KR0122756B1 - 마스크 롬 제조방법 - Google Patents
마스크 롬 제조방법Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 230000001590 oxidative effect Effects 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 5
- 230000003064 anti-oxidating effect Effects 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 34
- 229920005591 polysilicon Polymers 0.000 abstract description 34
- 150000004767 nitrides Chemical class 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 239000003963 antioxidant agent Substances 0.000 description 2
- 230000003078 antioxidant effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
본 발명은 전도막(34)의 소정부위를 식각하여 이부위에 롬 코드를 형성하는 마스크 롬 제조방법에 있어서, 상기 전도막(34)상에 산화 방지막(39)을 형성하는 단계; 롬 코드를 형성할 상기 한화 방지막(39)의 예정된 부위를 선택 제거한후 노출된 상기 전도막(34)의 전체 두께중 일부 두께를 제거하는 단계; 상기 노출부위의 잔류전도막을 산화(34)시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 마스크 롬 제조방법에 관한 것으로, 상기 전도막(34)의 예정된 부위를 부분산화(34')시킴으로써 전기적으로 완전히 절연 및 차단시켜 단란현상 및 마이크로 브리지의 발생으로 인한 누설 전류 발생을 방지할 수 있는 마스크 롬 제조방법에 관한 것이다.
Description
제1도는 종래의 폴리실리콘 식각을 이용하는 마스크 롬 제조방법에 사용되는 레이아웃(lay-out).
제2도는 제1도의 레이아웃을 이용하는 종래의 방법에 따른 마스크 롬의 단면도.
제3도는 본 발명의 일실시예에 따른 부분산화를 이용하는 마스크 롬의 단면도.
* 도면의 주요부분에 대한 부호의 설명
11,21, 31 : N+영역 20,30 : 실리콘 기판
12 : 필드 산화막 13,23,33,14,24,34 : 폴리실리콘막
25,35 : 게이트산화막 26,36 : 질화산화막
27,37 : 질화막 스페이서 39 : 질화막
34' : 산화폴리실리콘막
본 발명은 마스크(MASK) 롬(ROM; Read Only Memory) 제조방법에 관한 것으로, 특히, 고집적화에 용이한 마스크 롬 제조방법에 관한 것이다.
일반적으로, 불활성 메모리 소자인 마스크 롬에 있어서, 저장될 데이터(ROM Code; 이하 롬 코드라 칭함)을 기록하는 방법으로는 고에너지 이온을 이온주입하는 이온주입식 마스크 롬 제조방법과 폴리실리콘막 식각을 이용하는 마스크 롬 제조방법 등이 있으나, 특히 폴리실리콘막을 데이터 전송라인으로 이용함으로써 셀(cell)전류가 이온주입식 마스크 롬 제조방법에 의한 마스크 롬 내의 셀 전류보다 크기 때문에 바이어스(bias) 라인당 나열되는 셀의 개수를 증가시키는 동시에 누설전류를 감소시킬 수 있는 폴리실리콘막 식각을 이용하는 마스크 롬 제조방법이 개발되었다.
종래의 마스크 롬 제조방법 중 특히, 폴리실리콘막 식각을 이용하는 마스크 롬 제조방법을 첨부된 도면 제1도 및 제2도를 참조하여 설명하면 다음과 같다.
먼저, 첨부된 도면 제1도는 폴리실리콘막 식각을 이용하는 마스크 롬 제조방법에 사용되는 레이아웃(lay-out)을 나타내는 도면으로, 도면에 도시된 바와 같이 N+영역(11), 필드 산화막(12), 게이트 전극인 제1폴리실리콘막(13), 데이터 전송라인인 제2폴리실리콘막(14)이 형성되는 영역을 각각 나타내는 것으로, 상기 제2폴리실리콘막(14)이 형성되는 영역을 나타내는 것을 예정된 부위를 끊어 줌으로써 롬 코드를 기록한다.
그리고, 제2도는 상기 제1도의 레이아웃을 이용하여 마스크 롬을 제조하는 방법을 나타낸 제조 공정 단면도로서, 도면에 도시된 바와 같이 실리콘 기판(20)상에 게이트 산화막(25), 게이트 전극인 제1폴리실리콘막(23), 절연막인 질화산화막(26)을 차례로 형성한 다음 예정된 부위에 N+영역(21) 및 단차를 줄이는 질화막 스페이서(27)를 각각 형성한다. 이어서, 전체 구조 상부에 제2폴리실리콘막(24)을 형성한 다음 필드산화막 상부 및 예정된 게이트 전극(23,26) 상부의 제2폴리실리콘막(24)을 식각 제거한다. 여기서, 상기 예정된 게이트 전극(23,26) 상부의 제2폴리실리콘막(24)은 일정거리(28)를 가지도록 제거됨으로써, 롬 코드를 형성하게 된다.
그러나, 상기 종래의 마스크 롬 제조방법으로 형성되는 롬 코드는 소자의 고집적화시 폴리실리콘막의 식각해야될 부위가 작기 때문에 폴리실리콘막이 완전히 제거되지 않아 단락(short)현상이 발생하거나 마이크로 브리지(micro bridge)의 발생으로 인한 누설(leakage)전류가 발생하는 문제점을 초래했다.
따라서, 상기 문제점을 해결하기 위하여 안출된 본 발명은 전도막인 폴리실리콘막의 예정된 부위를 부분산화 시킴으로써 전기적으로 완전히 절연 및 차단시켜 단락현상 및 마이크로 브리지의 발생을 방지하는 마스크 롬 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 전도막의 소정 부위를 식각하여 이 부위에 롬 코드를 형성하는 마스크 롬 제조방법에 있어서, 상기 전도막 상에 산화 방지막을 형성하는 단계; 롬 코드를 형성할 상기 산화 방지막의 예정된 부위를 선택 제거한후 노출된 상기 전도막의 전체 두께중 일부 두께를 제거하는 단계; 상기 노출 부위의 잔류 전도막을 산화시키는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면 제3도를 참조하여 본 발명의 일실시예인 부분산화를 이용하는 마스크 롬 제조방법을 상세히 설명한다.
먼저, 도면에 도시된 바와 같이 실리콘 기판(30)상에 게이트 산화막(35), 게이트 전극인 제1폴리실리콘막(33), 절연막인 질화산화막(36)을 차례로 형성한 다음 예정된 부위에 N+영역(31) 및 단차를 줄이는 질화막 스페이서(37)를 각각 형성한다.
이어서, 전체 구조 상부에 제2폴리실리콘막(34)을 1000Å 내지 1500Å두께로 형성한후 제2폴리실리콘막(34)상에 질화막(39)을 형성한다. 이때, 상기 질화막(39)은 제2폴리실리콘막(34)이 산화 하는 것을 방지하는 산화 방지막이다.
그리고, 상기 질화막(39)중에서 롬 코드를 형성할 예정된 부위를 선택 제거하여 제2폴리실리콘막(34)을 일부 노출시킨 후 상기 노출된 제2폴리실리콘막(34)을 부분식각하여 500Å 내지 1000Å의 두께만큼 제2폴리실리콘막(34)을 남긴다.
끝으로, 상기 부분식각되어 노출된 제2폴리실리콘막을 질화산화막(34)까지 산화시켜 산화 폴리실리콘막(34')을 형성함으로써 롬 코드의 형성을 완료한다.
참고적으로, 상기 제2폴리실리콘막(34)의 두께를 1000Å 내지 1500Å으로 하는 것은 부분산화된 산화 폴리실리콘막(34')이 많은 나열된 셀(이하 셀 스트링이라 함)과 산화 폴리실리콘막(34')이 적은 셀 스트링간의 셀 전류차이를 줄일 수 있는 최적의 두께이기 때문이다.
결국, 본 발명은 종래의 폴리실리콘막 식각을 이용하는 마스크 롬 제조방법을 응용하되, 폴리실리콘막을 완전히 제거시키지 않고 일부 두께만큼 남긴후 부분적으로 산화시켜 전기적으로 분리하는 방법이다.
상기와 같이 이루어지는 본 발명은 전도막인 폴리실리콘막의 예정된 부위를 부분산화 시킴으로써 전기적으로 완전히 절연 및 차단시켜 단락현상 및 마이크로 브리지의 발생으로 인한 누설 전류 발생을 방지할 수 있다.
Claims (3)
- 전도막(34)의 소정부위를 식각하여 이 부위에 롬 코드를 형성하는 마스크 롬 제조방법에 있어서, 상기 전도막(34)상에 산화 방지막(39)을 형성하는 단계; 롬 코드를 형성할 상기 산화 방지막(39)의 예정된 부위를 선택 제거한 후 노출된 상기 전도막(34)의 전체 두께중 일부 두께를 제거하는 단계; 상기 노출 부위의 잔류 전도막을 산화(34')시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 마스크 롬 제조방법.
- 제1항에 있어서, 상기 전도막(34)은 1000Å 내지 1500Å 두께중에서 어느 하나의 두께로 형성되는 것을 특징으로 하는 마스크 롬 제조방법.
- 제1항에 있어서, 노출된 상기 전도막(34)의 전체 두께중 일부 두께를 제거하는 단계는 전도막(34)을 500Å 내지 1000Å 두께 중에서 어느 하나의 두께인 것을 특징으로 하는 마스크 롬 제조방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940011979A KR0122756B1 (ko) | 1994-05-30 | 1994-05-30 | 마스크 롬 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940011979A KR0122756B1 (ko) | 1994-05-30 | 1994-05-30 | 마스크 롬 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR950034799A KR950034799A (ko) | 1995-12-28 |
KR0122756B1 true KR0122756B1 (ko) | 1997-11-12 |
Family
ID=19384194
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019940011979A KR0122756B1 (ko) | 1994-05-30 | 1994-05-30 | 마스크 롬 제조방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR0122756B1 (ko) |
-
1994
- 1994-05-30 KR KR1019940011979A patent/KR0122756B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR950034799A (ko) | 1995-12-28 |
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