KR0147251B1 - 이피롬의 제조방법 - Google Patents

이피롬의 제조방법

Info

Publication number
KR0147251B1
KR0147251B1 KR1019940022146A KR19940022146A KR0147251B1 KR 0147251 B1 KR0147251 B1 KR 0147251B1 KR 1019940022146 A KR1019940022146 A KR 1019940022146A KR 19940022146 A KR19940022146 A KR 19940022146A KR 0147251 B1 KR0147251 B1 KR 0147251B1
Authority
KR
South Korea
Prior art keywords
oxide film
gate
semiconductor substrate
floating gate
nitride film
Prior art date
Application number
KR1019940022146A
Other languages
English (en)
Other versions
KR960012527A (ko
Inventor
박홍식
Original Assignee
문정환
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체주식회사 filed Critical 문정환
Priority to KR1019940022146A priority Critical patent/KR0147251B1/ko
Publication of KR960012527A publication Critical patent/KR960012527A/ko
Application granted granted Critical
Publication of KR0147251B1 publication Critical patent/KR0147251B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명에서는 기판 표면의 소자 형성영역에 제1산화막과 질화막을 순차적으로 형성시킨 후에, 사진식각공정으로 이피롬의 게이트영역이 될 부위의 질화막을 식각하고, 게이트영역의 노출된 제1산화막을 통하여 기판상에 산화막을 두껍게 형성시킨 후에, 질화막을 마스크로하여 게이트영역의 두꺼운 산화막을 습식식각하여 기판표면에 굴곡홈을 형성시키고, 게이트영역의 굴곡홈에 모서리가 예각 또는 둥근모양인 플로팅게이트를 형성시켜서 이피롬 소자의 데이타 유지 개선 및 기판 표면의 토포로지 개선에 적합한 것이다.

Description

이피롬의 제조방법
제1도는 종래의 이피롬의 단면구조도를 도시한 도면.
제2도는 본 발명에 의한 이피롬의 제조단계를 도시한 도면.
*도면의 주요부분에 대한 부호의 설명
10.20:이피롬 11.21:반도체기판
12.22:필드산화막 13.26-1:게이트산화막
14.27-1:플로팅게이트 15.28:불순물영역
16.29:층간산화막 17.30:콘트롤게이트
18.31:측면산화막 18-1.32:층간절연막
19.33:메탈층 23:제1산화막
24:질화막 25:굴곡홈
26:제2산화막 27:제1폴리실리콘층
A:게이트영역
본 발명은 이피롬(EPROM; E rasable Programmable Read Only Memory)의 제조방법에 관한 것으로 특히 이피롬의 게이트전극에서 플로팅게이트(floatinggate)를 반도체기판표면의 굴곡홈 내에 형성시켜 이피롬 소자의 데이타 유지 개선 및 기판 표면의 토포로지(topology) 개선에 적합하도록 한 이피롬의 제조방법에 관한 것이다.
반도체 메모리 소자인 이피롬은 게이트전극이 콘트롤게이트와 플로팅게이트의 두층으로 형성되어 있고, 그 중에 플로팅게이트는 외부와 연결되어 있지 않은 플로팅(floating)상태에 있으며, 콘트로게이트와 기판과는 얇은 절연막으로 분리되어 있고, 기판표면 내부의 소오스 및 드레인의 불순물영역은 플로팅게이트와 좌우 대칭적으로 일정부위가 중첩되도록 형성되어 있다.
제1도는 종래 이피롬의 단면구조도를 도시한 도면으로, 도면을 참고하여 종래 이피롬의 제조방법을 설명하면 다음과 같다.
우선, 반도체기판(11)에 필드산화막(12)으로 이피롬과 주변회로를 형성시킬 소자형성영역과 소자분리영역으로 구분한 후에, 반도체기판상의 소자형성영역에 산화막과 플로팅게이트용 폴리실리콘층을 차례대로 형성시키고, 사진식각하여 게이트산화막(13)에 의해 기판과 절연되는 이피롬(10)의 플로팅게이트(14)를 형성한다.
그 후에는 플로팅게이트를 마스크로 적용하여 플로팅게이트의 양 쪽의 기판표면 내부에 이온주입공정 및 확산공정으로 소오스 및 드레인의 불순물영역(15)을 형성시킨다.
그리고, 플로팅게이트 전면에 층간산화막과 콘트롤게이트용 폴리실리콘층을 형성시킨 후에, 사진식각하여 층간산화막(16)에 의해 플로팅게이트와 절연되는 콘트로게이트(17)와 플로팅게이트(14)로 구성된 이피롬의 게이트전극을 형성시킨다.
이때, 플로팅게이트용 폴리실리콘층과 콘트롤게이트용 폴리실리콘층에 POCl3에 의한 도핑(dopping) 혹은 이온주입공정에 의한 도핑으로 전도성을 향상시킨 폴리실리콘층이다.
이어서, 게이트전극상에 산화막을 형성시키고 에치백하여 게이트전극의 양측면에 측면산화막(18)을 형성시키고 기판전면에 층간절연막(18-1)인 BPSG(Boropho spher Silicate Glass)을 형성시킨 후에, 기판전면에 메탈층(19)을 드레인과 소오스의 불순물영역(15)과 접촉하도록 형성시켜서 이피롬(10)을 제조하였다.
그러나, 종래의 이피롬에서는 플로팅게이트의 두께가 2500Å 정도이고 층간산화막의 두께는 250Å 내지 500Å 정도이다.
또한 기판상에서 콘트롤게이트용 폴리실리콘층은 주변회로부위에 형성시킬 트랜지시터의 게이트전극과 이피롬의 콘트롤게이트를 동시에 형성시키게 되어 있으며, 그 두께는 통상 4000Å 정도 내외이다.
즉, 주변회로로서 트랜지스터를 형성시키고, 이피롬을 형성시킨 기판상에서 일반적인 다층구조로 형성된 트랜지스터의 두께는 10000Å 정도인데 비하여 이피롬의 두께는 13000Å 정도이므로, 이피롬과 트랜지스터가 형성된 기판 표면의 토포로지 및 금속 스텝커버리지(metal step coverage)측면에서 심각한 어려움을 갖게 되었다.
또한, 종래의 이피롬에서 게이트산화막을 통하여 플로팅게이트와 간접적으로 접촉하는 드레인의 불순물영역의 접촉부위에서 이피롬의 데이타 기록(data writing)후에 플로팅게이트에 축적된 전자들이 데이타 판독모드(data read mode)에서 드레인에서 발생되는 전압에 의해 플로팅게이트의 모서리부위(ⓐ )에 높은 전계가 걸리고 이로 인해 플로팅게이트의 전자가 드레인 쪽으로 방출되는 현상이 발생되어 기억된 데이타가 변형되었으며, 이러한 데이타 유지실패는 이피롬의 신뢰성에 악영향을 끼치게 되었다.
본 발명에서는 이러한 문제를 해결하기 위해 제2도에 도시된 바와 같이, 이피롬의 플로팅게이트를 반도체기판표면의 굴곡홈에 형성시켜서, 기판 표면의 토포로지와 스텝커버리지를 개선하고 이피롬 소자의 기억된 데이타가 지속적으로 유지되도록 하는데 그 목적이 있다.
본 발명에 의한 이피롬의 제조방법은 반도체기판 상에 제1산화막과 질화막을 순차적으로 형성시키고 질화막의 소정 부분을 식각하여 제1산화막을 노출하는 단계와, 상기 제1산화막의 노출된 부분을 통하여 상기 반도체기판을 산화하여 산화막을 두껍게 형성하는 단계와, 상기 질화막을 마스크로하여 상기 두꺼운 산화막을 제거하여 상기 반도체기판에 굴곡홈을 형성하고 상기 질화막과 제1산화막을 제거하는 단계와, 상기 굴곡홈을 포함하는 반도체기판 상에 제2산화막과 제1폴리실리콘층을 순차적으로 형성하는 단계와, 상기 제1폴리실리콘층과 제2산화막을 패터닝하여 상기 굴곡홈 내에 게이트산화막과 플로팅게이트를 형성하는 단계와, 상기 반도체기판에 상기 플로팅게이트를 마스크로 해서 상기 반도체기판과 반대 도전형의 불순물을 이온주입하여 소오스 및 드레인의 불순물영역을 형성하는 단계와, 상기 반도체기판 및 플로팅게이트 상에 제3산화막과 제2폴리실리콘층을 순차적으로 형성하고 패터닝하여 상기 플로트게이트위에 층강산화막과 콘트롤게이트 전극을 형성하는 단계를 포함한다.
제2도는 본 발명에 의한 이피롬의 제조단계를 도시한 도면으로, 도면을 참고로 본 이피롬의 제조방법을 설명하면 다음과 같다.
우선, 반도체기판(21)상에 선택산화공정으로 필드산화막(22)을 형성시켜 소자형성영역을 정의한 후에, 제2도의 (a)와 같이, 기판(21) 표면의 소자 형성영역에 제1산화막(23)과 질화막(24)을 순차적으로 형성시킨 후에, 질화막(24)을 포토레지스트로 이피롬의 게이트영역(A)을 정의한다.
이어서 질화막(24)을 식각하여 기판상에 정의된 게이트영역(A)의 노출된 제1산화막(23)을 통하여 두꺼운 산화막을 형성한다. 그리고, 질화막(24)을 마스크로 적용하여 게이트영역(A)의 두꺼운 산화막을 습식식각하여 제2도의 (b)와 같이, 기판(21)표면에 굴곡홈(25)을 형성한 후 질화막(24)과 제1산화막(23)을 습식식각 방법으로 스트립한다. 이 때, 굴곡홈(25)은 내부 표면이 완만한 원호 현상으로 형성된다.
그리고 제2도의 (c)와 같이, 이피롬의 게이트영역(A)에 굴곡홈(25)을 형성시킨 기판(21)표면에 제2산화막(26)과 제1폴리실리콘층(27)을 순차적으로 형성시킨다.
그 후에는 기판(21) 표면의 제2산화막(26)과 제1폴리실리콘층(27)을 사진식각방법으로 패터닝하여, 제2도의 (d)와 같이, 게이트영역(A)의 굴곡홈(25) 표면에 게이트산화막(26-1)과 플로팅게이트(27-1)를 차례대로 형성시킨다.
이때 원호 형상의 굴곡홈(25)에 의해 플로팅게이트(27-1) 하부의 양쪽 모서리는 예각 또는 둥근모양으로 형성된다.
그리고, 기판(21)의 굴곡홈(25) 내에 형성시킨 플로팅게이트(27-1)를 마스크로 해서 기판(21)과 반대 도전형의 불순물을 이온주입하여 플로팅게이트(27-1)의 좌우대칭적으로 소오스와 드레인의 불순물영역(28)을 형성시킨다.
이어서, 제2도의 (e)와 같이, 기판(21)과 플로팅게이트(27-1) 전면에 제3산화막과 제2폴리실리콘층을 차례대로 형성시킨 후에, 사진식각하여 플로팅게이트(27-1)위에 층간산화막(29)과 콘트롤게이트(30)를 형성한다.
이때, 기판(21)의 주변회로영역에는 트랜지스터용 게이트전극을 형성시키며, 제1폴리실리콘층과 제2폴리실리콘층은 POCl3에 의한 도핑 혹은 이온주입공정에 의한 도핑으로 전도성을 향상시킨 폴리실리콘층이다.
그 후에는 이피롬의 게이트전극상에 산화막을 형성시키고 에치백하여 게이트전극의 양측면에 측면산화막(31)을 형성시키고, 기판(21) 전면에 층간절연막(32)인 BPSG를 형성시킨 후에, 제2도의 (f)와 같이, 기판전면에 메탈층(33)을 드레인과 소오스의 불순물영역(28)과 접촉하도록 형성시켜서 이피롬(20)을 제조한다.
본 발명에 의한 제조방법에 의해 제조된 이피롬에서는 기판표면의 굴곡홈에 맞추어서 플로팅게이트가 형성되도록하고, 그 상면에 이피롬의 콘트롤게이트와 주변회로에 형성시킬 트랜지스터의 게이트전극을 동시에 제조함으로써 주변회로의 트랜지스터와의 단차가 감소되어 기판표면의 토포로지가 개선되며, 플로팅게이트를 완만한 원호 상의 굴곡홈 내에 형성하므로 하부의 모서리가 예각 또는 둥근 모양으로 형성되므로 데이타 기록 후에 플로팅게이트에 축적된 전자들의 방출을 최소화시켜서, 이피롬의 신뢰도가 향상된다.
또한, 이피롬의 플로팅게이트와 드레인의 불순물영역과의 접촉부위(ⓑ )가 종래의 이피롬에 비해 더 넓게 증가되어 이피롬의 데이타 기억 및 판독시간이 감소된다.

Claims (3)

  1. 반도체기판 상에화막과 질화막을 순차적으로 형성시키고 질화막의 소정 부분을 식각하여 제1산화막을 노출하는 단계와, 상기 제1산화막의 노출된 부분을 통하여 상기 반도체기판을 산화하여 산화막을 두껍게 형성하는 단계와, 상기 질화막을 마스크로하여 상기 두꺼운 산화막을 제거하여 상기 반도체기판에 굴곡홈을 형성하고 상기 질화막과 제1산화막을 제거하는 단계와, 상기 굴곡홈을 포함하는 반도체기판 상에 제2산화막과 제1폴리실리콘층을 순차적으로 형성하는 단계와, 상기 제1폴리실리콘층과 제2산화막을 패터닝하여 상기 굴곡홈 내에 게이트산화막과 플로팅게이트를 형성하는 단계와, 상기 반도체기판에 상기 플로팅게이트를 마스크로 해서 상기 반도체기판과 반대 도전형의 불순물을 이온주입하여 소오스 및 드레인의 불순물영역을 형성하는 단계와, 상기 반도체기판 및 플로팅게이트 상에 제3산화막과 제2폴리실리콘층을 순차적으로 형성하고 패터닝하여 상기 플로트게이트위에 층간산화막과 콘트롤게이트 전극을 형성하는 단계를 포함하는 이피롬의 제조방법.
  2. 제1항에 있어서, 상기 두꺼운 산화막을 상기 질화막을 마스크로 하여 습식식각하는 이피롬의 제조방법.
  3. 제1항에 있어서, 상기 플로팅게이트를 하부의 양쪽 모서리가 예각 또는 둥근 원호를 이루도록 형성하는 이피롬의 제조방법.
KR1019940022146A 1994-09-02 1994-09-02 이피롬의 제조방법 KR0147251B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940022146A KR0147251B1 (ko) 1994-09-02 1994-09-02 이피롬의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940022146A KR0147251B1 (ko) 1994-09-02 1994-09-02 이피롬의 제조방법

Publications (2)

Publication Number Publication Date
KR960012527A KR960012527A (ko) 1996-04-20
KR0147251B1 true KR0147251B1 (ko) 1998-08-01

Family

ID=19391940

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940022146A KR0147251B1 (ko) 1994-09-02 1994-09-02 이피롬의 제조방법

Country Status (1)

Country Link
KR (1) KR0147251B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100819793B1 (ko) * 2002-01-12 2008-04-07 삼성테크윈 주식회사 서로 다른 위치에서 측정된 두 직류 전압 레벨들을 이용한인버터용 직류 전압 제어 회로

Also Published As

Publication number Publication date
KR960012527A (ko) 1996-04-20

Similar Documents

Publication Publication Date Title
KR100317532B1 (ko) 반도체 소자 및 그 제조방법
KR100239459B1 (ko) 반도체 메모리 소자 및 그 제조방법
KR910001426B1 (ko) 반도체장치의 제조방법
JPH09283760A (ja) 半導体素子の製造方法
JPH05218451A (ja) 不揮発性半導体記憶装置およびその製造方法
US5780911A (en) Thin film transistor and method for fabricating the same
JPH0414880A (ja) 不揮発性半導体メモリ装置の製造方法
KR100495662B1 (ko) 반도체 소자 제조 방법
KR20050115822A (ko) 트랜지스터의 매몰 게이트 전극 및 그 형성방법
KR0147251B1 (ko) 이피롬의 제조방법
JPH05218329A (ja) 半導体装置とその製造方法
KR100543637B1 (ko) 플래쉬 메모리 소자의 제조 방법
US5998262A (en) Method for manufacturing ETOX cell having damage-free source region
KR100330948B1 (ko) 비휘발성 반도체 메모리 장치 및 그 제조방법
KR100800467B1 (ko) 스플릿 게이트 플래쉬 메모리 소자의 제조방법
KR100255514B1 (ko) 반도체 메모리 장치 제조방법
KR100321758B1 (ko) 반도체소자의제조방법
KR0122756B1 (ko) 마스크 롬 제조방법
KR100219069B1 (ko) 반도체장치 제조방법
KR100199365B1 (ko) 반도체 소자의 제조방법
KR100248622B1 (ko) 반도체장치의 제조방법
KR960006716B1 (ko) 반도체 집적회로 제조 방법
KR0150687B1 (ko) 플래쉬 이이피롬 제조방법
JPH06196497A (ja) 半導体装置の製造方法
KR100399965B1 (ko) 반도체 장치의 전하저장 전극 콘택 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080418

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee