TW202347842A - 半導體元件的形成方法 - Google Patents

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Abstract

揭露一種半導體元件的形成方法。此方法包含形成多個絕緣區於半導體基材上，形成保護層於半導體基材的電阻區中，在形成保護層後，蝕刻閘極介電層，以形成電晶體的第一閘極介電層及第二閘極介電層於半導體基材的電晶體區中，移除保護層，分別形成第一虛設閘極堆疊及第二虛設閘極堆疊於第一虛設閘極堆疊及第二閘極介電層上，形成電阻於電阻區中，形成第三虛設閘極堆疊及第四虛設閘極堆疊於電阻上，以及以導電材料取代第一虛設閘極堆疊、第二虛設閘極堆疊、第三虛設閘極堆疊及第四虛設閘極堆疊的每一者。

Description

具有電晶體的半導體元件的形成方法
本揭露是有關於一種薄膜電阻，特別是關於一種形成於淺溝槽絕緣區上的薄膜電阻。
半導體的製造流程包含數個製造步驟或製程，其每一者有助於形成一個或多個半導體層。有些層是導電的而提供電子系統的元件間之電性連接。一些層可例如藉由摻雜結晶半導體基材之部分形成。此外，藉由如添加導電層、電阻層及/或絕緣層於結晶半導體基材上，可形成一個或多層。
半導體裝置適用於多種電子元件中，如行動電話、筆記型電腦、桌上型電腦、平板電腦、手錶、遊戲系統及其他不同的工業、商業及消費電子產品。半導體裝置一般包含半導體部分及接線部分，其中接線部分是形成於半導體部分之內。
薄膜電阻可形成於淺溝槽絕緣區上。
以下揭露內容提供了各種實施例或例示，以實現本揭露內容的不同特徵。以下所述之元件與配置的具體例子係用以簡化本揭露內容。當可想見，此等敘述僅為例示，其本意並非用於限制本揭露內容。舉例而言，在下文的描述中，將第一特徵形成於第二特徵上或上方，可能包含某些實施例其中所述的第一特徵與第二特徵彼此直接接觸；亦可能包含某些實施例其中於上述第一特徵與第二特徵之間還形成其他特徵，而使得第一與第二特徵可能沒有直接接觸。此外，本揭露內容可能會在多個實施例中重複使用元件符號及/或標號。此種重複使用乃是基於簡化與清楚之目的，且其本身不代表所討論的不同實施例及/或組態之間的關係。
再者，在此處可使用空間對應詞彙，例如「之下」、「下方」、「低於」、「之上」、「上方」等類似詞彙，以方便說明圖中所繪示的一元件或特徵相應於另一個或多個元件或特徵之間的關係。此等空間對應詞彙其本意除了圖中所繪示的位向之外，還涵蓋了裝置在使用或操作中所處的多種不同位向。可將所述設備放置於其他位向(如：旋轉90度或處於其他位向)，並可相應解釋本揭露內容使用的空間對應描述。
數個說明的實施例會參考附圖而描述，其中附圖構成本文的一部份。隨後的描述僅提供實施例，而非意圖限制本揭露之範圍、適用性或配置。相反地，實施例的隨後描述將為本領域具有通常知識者提供用於實施本揭露的實施例之可據以實現的描述。應當理解，可在不脫離本揭露的精神和範圍的情況下對要素的功能和配置做出不同改變。以下以闡釋為目的的描述中，具體的細節係按順序排列，以提供對於發明性實施例的透徹瞭解。然而，顯然不同實施例可在不具此些特定的細節之情況下實踐。圖式及說明非意圖為限制性的。詞彙「例示」或「例示性」於本文是指「作為例示、實例或說明」。本文描述為「例示」或「例示性」的任何實施例或設計不一定被視為較佳的或勝過其他實施例或設計。
本揭露提供包含薄膜電阻之半導體元件之不同實施例。在一些實施例中，所揭露的薄膜電阻包含金屬薄膜及兩個連接結構，其中金屬薄膜係設置於半導體基材的淺溝槽絕緣(shallow trench isolation，STI)區上，且兩個連接結構位於金屬薄膜的相對末端，其中在一些在半導體基材上形成電晶體之一些步驟中，淺溝槽絕緣區是被保護層所覆蓋。因此，淺溝槽絕緣層不被過度蝕刻。相反地，形成有被過度蝕刻之淺溝槽絕緣層的薄膜電阻可能無法形成適當的電性連接至其他電路。如此一來，因畸形或未成形的電性連接所導致的製造產量損失可因為本文所述之製程特徵而顯著下降。
其次，在一些實施例中，所揭露的薄膜電阻係形成於半導體基材上的電阻區中，且在另一方面，在半導體基材上的電晶體區中，一個或多個金屬氧化半導體場效電晶體(metal-oxide-semiconductor field-effect transistor，MOSFETs)與薄膜電阻可同時形成。具體而言，在一些實施例中，在電晶體區中的p型金屬氧化半導體場效電晶體形成的同時，可形成薄膜電阻的連接結構，且在電晶體區中的n型金屬氧化半導體場效電晶體之金屬閘極的形成的同時，可以電阻材料填充電阻區。因此，可用與電流互補式金屬氧化物半導體(complementary MOS，CMOS)之製造技術相容之製造步驟形成所揭露的薄膜電阻，且所揭露之薄膜電可用於大多數圖案，以界定虛設層中的電阻區。
圖1A、圖1B及圖1C皆係繪示根據本揭露的一些實施例繪示之形成半導體元件的方法100之流程圖，其中半導體元件包含薄膜電阻。值得注意的是，方法100僅為一例示，而不意圖限制本揭露。因此，應理解在圖1A至圖1C的方法100之前、期間或之後，可提供額外的操作，且可省略一些其他的操作。可進一步理解本文所述之一些操作僅係被簡單描述。在一些實施例中，方法100的操作可分別與圖2A、圖2B、圖2C、圖2D、圖2E、圖2F、圖2G、圖2H、圖2I、圖2J、圖2K、圖2L、圖2M、圖2N及圖2O所示之在不同製造階段的半導體元件之剖面圖相關，且其細節會在下面進一步描述。
參閱圖1A，方法100始於操作102，其係提供半導體基材。在一些實施例中，當提供半導體基材，多個絕緣結構[如：淺溝槽絕緣區(shallow trench isolation，STI)]可形成於半導體基材的主要表面上。因此，藉由多個絕緣結構，半導體基材可分為至少二區域，電晶體區及電阻區。方法100接著進行操作103，其係分別形成第一半導體井及第二半導體井於半導體基材的電晶體區中。在一些實施例中，第一半導體井及第二半導體井係各自以不同的摻雜型形成，其中藉由多個絕緣特徵的至少一個，第一半導體井及第二半導體井係橫向相間隔。舉例而言，第一半導體井係由第一摻雜型(如：n型)所摻雜，且第二半導體井係由第二摻雜型(如：p型)所摻雜。方法100接續進行操作104，其係以保護塗層覆蓋電阻區。方法100繼續進行操作105，其係以閘極氧化介電材料覆蓋電晶體區及電阻區兩者。方法100接著進行操作106，其係形成第一閘極介電層及第二閘極介電層。方法100接續進行操作108，其係形成金屬薄膜於半導體基材的電阻區中。方法100接著進行操作110，其係形成虛設層於電晶體區及電阻區上。在一些實施例中，虛設層可由多晶矽材料形成，其中多晶矽材料係用以分別形成虛設閘極堆疊於第一半導體區及第二半導體區上，其細節會在下面進一步描述。
接著，根據圖1B，方法100接續進行操作112，其係分別形成虛設閘極堆疊於電晶體及電阻區上。在一些實施例中，第一虛設閘極堆疊係設置於第一半導體區的中間部分，且第二虛設閘極堆疊係設置於第二半導體區的中間部分，其中第一虛設閘極堆疊包含虛設層的第一部分及第一閘極介電層，第一閘極介電層係在虛設層的第一部分的正下方，第二虛設閘極堆疊包含虛設層的第二部分及第二閘極介電層，且第二閘極介電層係在虛設層的第二部分的正下方。方法100接續進行操作114，其係分別形成源極及汲極特徵於第一半導體井及第二半導體井中。在一些實施例中，在第一半導體井中，源極及汲極特徵係形成於第一虛設閘極堆疊之各個側面，且在第二半導體井中，源極及汲極特徵係形成第二虛設閘極堆疊之各個側面。在虛設閘極堆疊之側面上形成相應的特徵，其中虛設閘極堆疊係形成於電阻區中。方法100接續進行操作116，其係形成介電層於半導體基材上。在一些實施例中，介電層可為層間介電(inter-layer dielectric，ILD)層，其中介電層填充第一間隙、第二間隙及電阻區中的虛設閘極堆疊間之至少一者。第一間隙是在第一虛設閘極堆疊及第二虛設閘極堆疊間，第二間隙是在第一虛設閘極堆疊及第二虛設閘極堆疊至少一者與電阻區中的虛設閘極堆疊間。方法100接續進行操作118，其係移除第一虛設閘極堆疊的虛設層，以於第一虛設閘極堆疊形成第一閘極溝渠，並移除電阻區中覆蓋虛設閘極之虛設層，以形成閘極溝渠，其中閘極溝渠是用以連接電阻區中的金屬薄膜。因此，可再暴露第一虛設閘極堆疊的閘極介電層，亦可再暴露金屬薄膜的頂面之部分(如：金屬薄膜的頂面在各端之部分)。方法100接續進行操作120，其係以第一導電層再填充電阻區中的第一閘極溝渠及兩個接觸窗的每一者，以形成p型金屬閘極結構。在一些實施例中，第一導電層(即p型金屬閘極)可包含二個或多個互相堆疊的金屬材料層，如：p型功函數層(一般稱為p金屬)及一個或多個其他導電層。
接著參閱圖1C，方法100接續進行操作122，其係移除第二虛設閘極堆疊的虛設層，以形成第二閘極溝渠於第二虛設閘極堆疊中。如此一來，可再暴露第二虛設閘極堆疊的閘極介電層。方法100接續進行操作124，其係以第二導電層再填充第二閘極溝渠。在一些實施例中，第二導電層可包含兩個或多個互相堆疊的金屬材料層，舉例而言，n型功函數層(一般稱為n金屬)及一個或多個其他導電層。方法100接續進行操作126，其係進行額外的製程，以提供用以電性連接其他電路之金屬閘極結構，並電性連接金屬閘極至其他電路。
如上所述，圖2A至圖2O係繪示在圖1A至圖1C之方法100在不同製造階段的半導體元件200之部分的剖面圖，其中半導體元件200包含薄膜電阻。半導體元件200可包含於微處理器、儲存單元及/或另一積體電路(integrated circuit，IC)。其次，圖2A至圖2O係簡化以使本揭露的概念能被較佳的理解。儘管圖式繪示半導體元件200，應可理解積體電路包含數個其他元件，如：電阻、電容、電感及保險絲等，其為了清楚說明，未繪示於圖2A及圖2O。
對應圖1A之操作102，圖2A是根據一些實施例的半導體元件200於不同製造階段之一階段的剖面圖，其中半導體元件200包含半導體基材202。如所示，當提供半導體基材202，半導體基材202可包含多個絕緣結構(如：淺溝槽絕緣結構)203、205及209於半導體基材202的主要表面上。在一些實施例中，在絕緣結構203及205間(如：被絕緣結構203及209所環繞)可界定電晶體區211，其中電晶體區211將會形成一個或多個金屬氧化半導體場效電晶體，且絕緣結構209可界定電阻區213，其中電阻區213將會形成一個或多個電阻。
在一些實施例中，絕緣結構203、205及209係利用化學機械平坦化(chemical-mechanical planarization，CMP)或其他製程形成，以拋光絕緣結構203、205及209，直到絕緣結構203、205及209具有與半導體基材202的頂面大致上共平面的頂面。舉例而言，在化學機械平坦化製程後，絕緣結構203、205及209的頂面可為在半導體基材202的頂面上約25Å、25Å或約75Å處。在一些實施例中，在化學機械平坦化製程後，絕緣結構203、205及209頂面可為在半導體基材202的頂面上約25Å、約25Å或約75ű約200Å。
在一實施例中，半導體基材202包含磊晶層。另外，半導體基材202包含其他元素半導體，如鍺，舉例而言。半導體基材202以可包含化合物半導體，如碳化矽、砷化鎵、砷化銦及磷化銦。半導體基材202可包含合金半導體，如矽鍺、碳化矽鍺、磷化砷化鎵及磷化銦鎵。在一實施例中，半導體基材202包含磊晶層。舉例而言，基材可具有覆蓋塊體半導體之磊晶層。其次，半導體基材202可包含矽上絕緣體(semiconductor-on-insulator，SOI)結構。舉例而言，基材可包含埋入氧化(buried oxide，BOX)層，其中埋入氧化層係藉由如佈植氧(implanted oxygen，SIMOX)或其他適合技術(如：晶片接合及研磨)之製程形成。
對應圖1A的操作103，圖2B是根據一些實施例的半導體元件200於不同製造階段之一個或多個階段的剖面圖，其中半導體元件200包含第一半導體井210及第二半導體井214。如所示，第一半導體井210係橫向形成於絕緣結構203及205(即在電晶體區211中)間，其中第一半導體井210垂直延伸至半導體基材202中，且第二半導體井214係橫向形成於絕緣結構205及207(在電晶體區211中)間，其中第二半導體井214垂直延伸至半導體基材202中。在一些實施例中，第一半導體井210係以第一摻雜型的摻質(如：n型)摻雜，舉例而言，磷(P)、砷(As)、銻(Sb)等，且第二半導體井214係以第二摻雜型的摻質(如：p型)摻雜，其中第二摻雜型與第一摻雜型不同(如：p型)。例示性p型摻質包含硼(B)、鎵(Ga)、鋁(Al)等。
在一些實施例中，可先以一系列形成製程第一半導體井210，並可接著以相同系列的製程形成第二半導體井214。為達簡化，本文與此僅描述第一半導體井210的形成。在一些實施例中，可藉由進行至少一些下述的製程，以形成第一半導體井210：形成可移除層(如：光阻層、硬遮罩層等)221於半導體基材202上，以暴露意圖形成第一半導體井210的區域，進行摻雜製程(如：離子佈植製程、擴散製程等)，以併入多個具有第一摻雜型(n型)的摻質至半導體基材202中，移除可移除層221，並可選擇性進行退火步驟，以活化所併入的摻質。
對應圖1A之操作104，圖2C是根據一些實施例的半導體元件200於不同製造階段之一個階段的剖面圖，其中半導體元件200包含保護層220。如所示，保護層220係形成於電阻區213上。保護層220至少保護電阻區213(如：電阻區213的淺溝槽絕緣)不被製程的後續階段之進一步的製程所影響。在一些實施例中，保護層220包含一個或多個光阻層、硬遮罩層、氧化層及例如其他於後續會被移除但不損壞其他半導體元件200所要的特徵之形成。
對應圖1A之操作105，圖2D是根據一些實施例的半導體元件200於不同製造階段之一個階段的剖面圖，其中半導體元件200包含閘極介電層228。如所示，閘極介電層228是設置於第一半導體井210及第二半導體井214上的電晶體區211中，且閘極介電層228是設置於保護層220上的電阻區213中。儘管在圖2D所繪示的實施例(及後續的圖式)顯示閘極介電層228是單一層，應理解的是，在本揭露的範圍內，閘極介電層228可包含多個剩餘的堆疊層於彼此之上。
在一些實施例中，閘極介電層228可由高介電材料所形成。因此，閘極介電層228包含介電材料，其中介電材料具有高於熱氧化矽之介電常數，其係約3.9。在一例示中，閘極介電層228包含氧化鉿(HfO)。在不同例示中，閘極介電層228包含金屬氧化物、金屬氮化物或其組合。在一些實施例中，如所示，閘極介電層228可藉由利用下述沉積技術之一者形成：化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、旋轉塗布及/或其他適合的金屬材料沉積技術，以沉積上述介電材料，如圖2D所示。在一例示中，閘極介電層228的厚度之範圍是約5埃(angstrom)至約100埃間。
對應圖1A之操作106，圖2E是根據一些實施例的半導體元件200於不同製造階段之一個階段的剖面圖，其中半導體元件200包含第一閘極介電層232-2及第二閘極介電層234-2，且第一閘極介電層232-2及第二閘極介電層234-2係由閘極介電層228所形成。如所示，第一閘極介電層232-2及第二閘極介電層234-2係分別形成於第一半導體井210及第二半導體井214上。可藉由如進行一個或多個乾式及/或濕式蝕刻製程於閘極介電層228上，以形成第一閘極介電層232-2及第二閘極介電層234-2，同時使用可移除層(如：光阻層、硬遮罩層等)作為遮罩。因為保護層220，淺溝槽絕緣區209不被蝕刻製程所影響。
其次，在操作106中，藉由使用與蝕刻閘極介電層228不同之蝕刻方法(如：乾式及/或濕式蝕刻製程)，亦移除保護層220。在一些實施例中，用以移除保護層220之蝕刻製程不影響淺溝槽絕緣區209。在一些實施例中，所使用的蝕刻製程不後續影響淺溝槽絕緣區209。舉例而言，N-甲基吡咯烷酮(N-Methylpyrrolidone，NMP)或二甲基亞碸(dimethyl sulfoxide，DMSO)可用以移除保護層220。在一些實施例中，可使用其他蝕刻製程及材料。
在一些實施例中，在移除保護層220後，絕緣結構209可具有在半導體基材202之頂面下小於約5 nm的頂面。
對應圖1A之操作108，圖2F是根據一些實施例的半導體元件200於不同製造階段之一個階段的剖面圖，其中半導體元件200包含金屬薄膜226作為電阻。如所示，金屬薄膜226是設置在電阻區213中，且更具體的，金屬薄膜226是設置在電阻區213的淺溝槽絕緣上。
在一些實施例中，金屬薄膜226係由金屬材料所形成，且金屬材料是選自於由鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)、鎢(W)、氮化鎢(WN)、鎳鉻(NiCr)、矽鉻(SiCr)及其組合所組成之至少一者。在一些實施例中，金屬薄膜226可由下述沉積技術之一者形成：化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、旋轉塗布、電子槍、濺射及/或其他適合的金屬材料沉積技術，以沉積上述金屬材料於半導體基材202(在電阻區213中)上。在一例示中，金屬薄膜226的厚度範圍是約5埃至約50埃間。
對應圖1A之操作110，圖2G是根據一些實施例的半導體元件200於不同製造階段之一個階段的剖面圖，其中半導體元件200包含虛設層230。如所示，根據一些實施例，虛設層230覆蓋電晶體區211及電阻區213兩者。在一些實施例中，虛設層230係由未摻雜多晶矽所形成。在一些實施例中，虛設層230可由下述沉積技術之一者形成：化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、旋轉塗布及/或其他適合的沉積技術，以沉積多晶矽，從而覆蓋電晶體區211及電阻區213。
對應圖1B之操作112，圖2H是根據一些實施例的半導體元件200於不同製造階段之一個階段的剖面圖，其中半導體元件200包含第一虛設閘極堆疊232及第二虛設閘極堆疊234於電晶體區211上，且半導體元件200包含第三虛設閘極堆疊231及第四虛設閘極堆疊233於電阻區上。在一些實施例中，藉由進行一個或多個乾式/濕式蝕刻製程，第一虛設閘極堆疊232、第二虛設閘極堆疊234、第三虛設閘極堆疊231及第四虛設閘極堆疊233係形成於虛設層230上，同時使用可移除層(如：光阻層、 硬遮罩層等)235作為硬遮罩。
如此一來，在一些實施例中，所形成之第一虛設閘極堆疊232包含第一虛設部分232-1及第一閘極介電層232-2，其中第一虛設部分232-1是虛設層230的一部份，且第一閘極介電層232-2是閘極介電層228的一部份。第二虛設閘極堆疊234包含第二虛設部分234-1及第二閘極介電層234-2，其中第二虛設部分234-1是虛設層230的一部份，且第二閘極介電層234-2是閘極介電層228的一部份。第三虛設閘極堆疊231包含第三虛設部分231-1，其中第三虛設部分231-1覆蓋金屬薄膜226，且第三虛設部分231-1是虛設層230的一部份。第四虛設閘極堆疊233包含第四虛設部分233-1，其中第四虛設部分233-1覆蓋金屬薄膜226，且第四虛設部分233-1是虛設層230的一部份。再者，在一實施例中，第一虛設閘極堆疊232是實質上設置在第一半導體井210的中間部分，以暴露出第一半導體井210的各個側面部分。第二虛設閘極堆疊234是實質上設置在第二半導體井214的中間部分，以暴露出第二半導體井214的各個側面部分。
對應圖1B的操作114，圖2I是根據一些實施例的半導體元件200於不同製造階段之一個階段的剖面圖，其中半導體元件200包含源極/汲極結構238及源極/汲極結構240。如所示，源極/汲極結構238係形成於第一半導體井210中，且具體而言，源極/汲極結構238係橫向設置在第一虛設閘極堆疊232的側邊。源極/汲極結構240係形成於第二半導體井214中，且具體而言，源極/汲極結構240係橫向設置在第二虛設閘極堆疊234的側邊。進一步地，在一些實施例中，可選擇性沿著第一虛設閘極232、第二虛設閘極234、第三虛設閘極231及第四虛設閘極堆疊233的各個側壁形成介電質間隙壁239。介電間隙壁可例如允許輕摻雜(lightly doped drain，LDD)特徵(未繪示於圖中)形成於源極/汲極結構238及源極/汲極結240中。
在一些實施例中，在第一半導體井210中的源極/汲極結構238係摻雜以第二摻雜型的摻質(即相對於第一半導體井210的第一摻雜型)，且第二半導體井214中的源極/汲極結構240係摻雜以第一摻雜型的摻質(即相對於第二半導體井214的第二摻雜型)。其次，相較於第一半導體井210，源極/汲極結構238可摻雜以較高的摻雜濃度，且相較於第二半導體井214，源極/汲極結構240可摻雜以較高的摻雜濃度。在一些實施例中，第一半導體井210、第一虛設部分232-1(其會被p金屬閘極取代)、第一閘極介電層232-2及源極/汲極結構238可形成p型金屬氧化半導體場效電晶體的部分，且第二半導體井214、第二虛設部分234-1(其會被n金屬閘極取代)、第二閘極介電層234-2及源極/汲極結構240可形成n型金屬氧化半導體場效電晶體的部分，如下所述。
在一些實施例中，藉由進行至少一些下述的製程，可形成源極/汲極結構238及源極/汲極結構240：形成可移除層(如：光阻層、硬遮罩層等)於半導體基材202上，以暴露意圖形成源極/汲極結構238或源極/汲極結構240的區域，進行摻雜製程(如：離子佈植製程、擴散製程等)，以併入多個具有第二摻雜型(p型)或第一摻雜型(n型)的摻質至第一半導體井210或第二半導體井214中，移除可移除層，且可選擇性進行退火步驟，以活化併入的摻質。
對應圖1B的操作116，圖2J是根據一些實施例的半導體元件200於不同製造階段之一個階段的剖面圖，其中半導體元件200包含介電層244。如所示，介電層244是形成於半導體基材202上，且更具體的是，介電層244填充閘極堆疊232、234、231及233之間及之外的空間。
如上所述，介電層244可為層間介電層，其中層間介電層是由設置在不同高度/層級之絕緣導電結構所構成。在一些實施例中，介電層244包含材料，其中材料是下述材料的至少一者，包含氧化矽、低介電(低k)材料、其他適合的介電材料或其組合。低介電材料可包含氟化矽玻璃(fluorinated silica glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、碳摻雜氧化矽(SiOxCy)、黑鑽石®(美國加州聖塔克拉拉應用材料公司)、乾凝膠、氣凝膠、氟化非晶質碳、派瑞林(Parylene)、雙苯並環丁烯(bis-benzocyclobutenes，BCB)、SiLK(美國密西根州密德蘭郡陶氏化學)、聚醯亞胺及/或其他未來開發的低介電材料。在一些實施例中，介電層244可以下述沉積技術之一者形成：化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、旋轉塗布及/或其他適合的介電材料沉積技術，以沉積上述介電材料於半導體基材202上。
在一些實施例中，藉由化學機械平坦化(chemical-mechanical planarization，CMP)或其他製程形成，以拋光介電層244，直到介電層244的頂面實質與第一虛設部分232-1、第二虛設部分234-1、第三虛設部分231-1及第四虛設部分233-1共平面。
在一些實施例中，在化學機械平坦化製程後，第三虛設部分231-1及第四虛設部分233-1的頂面在介電層244的頂面上小於約14 nm。
因為閘極介電層228被蝕刻，以形成具有保護層220之電晶體閘極氧化物，其中保護層220覆蓋電阻區213中的淺溝槽絕緣，且電阻區213中的淺溝槽絕緣被保護而不被過度蝕刻。因此，如下所述，不被介電層244覆蓋而保持暴露的第三虛設閘極堆疊231及第四虛設閘極堆疊233可被移除，並以例如下述討論的金屬閘極結構取代。如此一來，由於成功形成電性連接金屬薄膜226之金屬連接，因畸形或未成形的電性連接所導致的製造產量損失可顯著降低。
對應圖1B的操作118，圖2K是根據一些實施例的半導體元件200於不同製造階段之一個階段的剖面圖，其中半導體元件200包含第一閘極溝渠250(在電晶體區211中)及兩個接觸窗252及254(在電阻區213中)。如所示，第一閘極溝渠250是藉由移除第一虛設閘極堆疊232的第一虛設部分232-1形成，且接觸窗252及254係藉由移除第三虛設閘極堆疊231及第四虛設閘極堆疊233形成。因此，分別再暴露第一閘極介電層232-2及金屬薄膜226的端部。
在一些實施例中，藉由進行至少一些下述製程，可同時形成第一閘極溝渠250及接觸窗252/254：形成可移除層(如：光阻層、硬遮罩層等)255於介電層244上，以暴露意圖形成第一閘極溝渠250及接觸窗252/254之區域，進行一個或多個乾式/濕式蝕刻製程，以移除第一虛設部分232-1、第三虛設部分231-及第四虛設部分233-1，移除可移除層255，以及進行清潔製程。
對應圖1B的操作120，圖2L是根據一些實施例的半導體元件200於不同製造階段之一個階段的剖面圖，其中半導體元件200包含多個金屬結構260、262及264。如所示，藉由一個或多個導電層再填充第一閘極溝渠250、接觸窗252及254，形成金屬結構260、262及264，如下所述。在一些實施例中，因為金屬結構260可和第一半導體井210、第一閘極介電層232-2及源極/汲極結構238一起形成p型金屬氧化半導體場效電晶體，且金屬結構260係作為p型金屬氧化半導體場效電晶體的金屬閘極，金屬結構260/262/264在本文中亦稱為p型金屬結構。
儘管圖2L (及後續的圖式)所繪示的實施例中，顯示p型金屬結構260/262/264為單一層，在一些實施例中，p型金屬結構260/262/264可包含兩個或多個互相堆疊的金屬材料層(如：p或n型功函數層、導電層等)。舉例而言，p型金屬結構260/262/264之每一者包含p型功函數層(一般稱為p金屬)及導電層，其中導電層是由導電材料形成[如：鋁(Al)]，且覆蓋p金屬。在一些實施例中，p金屬的功函數是約為或大於5.2 eV。在一實施例中，p金屬是由導電材料所形成，其中p金屬係選自於由氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)及其組合所組成之一族群。在一些實施例中，p型金屬結構260/262/264可藉由利用下述沉積技術之一者形成：化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、旋轉塗布、電子槍、濺射及/或其他適合的金屬材料沉積技術，以用一個或多個上述金屬材料層分別覆蓋閘極溝渠250及接觸窗252及254。
在一些實施例中，在形成p型金屬結構260/262/264前，可形成導電接著劑層於金屬薄膜226上。導電接著劑層可有效將接著形成於導電接著劑層上的金屬薄膜226接著至p型金屬結構262/264。在一些實施例中，導電接著劑層可包含一個或多個本領域具有通常知識者所知之導電接著材料，且可藉由利用下述沉積技術之一者形成：化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、旋轉塗布、電子槍、濺射及/或其他適合的導電接著材料沉積技術。
對應圖1C的操作122，圖2M是根據一些實施例的半導體元件200於不同製造階段之一個階段的剖面圖，其中半導體元件200包含第二閘極溝渠266(在電晶體區211中)。如所示，移除第二虛設閘極堆疊234的第二虛設部分234-1，以形成第二閘極溝渠266。因此，暴露第二閘極介電層234-2。
在一些實施例中，第二閘極溝渠266可藉由利用下述至少一些沉積技術形成：形成可移除層(如：光阻層、硬遮罩層等)269於介電層244上，以暴露第二閘極溝渠266意圖形成的區域，進行一個或多個乾式/濕式蝕刻製程，以移除第二虛設部分234-1，移除可移除層269，以及進行清潔製程。
對應圖1C的操作124，圖2N是根據一些實施例的半導體元件200於不同製造階段之一個階段的剖面圖，其中半導體元件200包含導電層270。如所示，導電層270覆蓋電晶體區211及電阻區213的部分，以再填充第二閘極溝渠266。
儘管圖2N (及後續的圖式)所繪示的實施例顯示導電層270為單一層，在一些實施例中，導電層270可包含兩個或多個互相堆疊的金屬材料層(如：p或n型功函數層、導電層等)。舉例而言，導電層270包含n型功函數層(一般稱為n金屬)及導電層，其中導電層是由導電材料形成[如：鋁(Al)]，且覆蓋n金屬。在一些實施例中，n金屬的功函數是約為或小於為4.2 eV。在一實施例中，n金屬是由導電材料所形成，其中導電材料係選自於由鉭(Ta)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)及其組合所組成之一族群。在一些實施例中，導電層270可藉由利用下述沉積技術之一者形成：化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、旋轉塗布、電子槍、濺射及/或其他適合的金屬材料沉積技術，以用一個或多個上述金屬材料層分別再填充第二閘極溝渠266。
對應圖1C的操作126，圖2O是根據一些實施例的半導體元件200於不同製造階段之一個階段的剖面圖，其中半導體元件200包含金屬閘極272。在一些實施例中，金屬閘極272是藉由利用化學機械研磨製程形成，以拋光導電層270，直到金屬閘極272具有與金屬閘極260大致上共平面的頂面。在一些實施例中，這樣的頂面275可與每個其他特徵(如：244、262、264等)的頂面共平面。在一些實施例中，由於金屬閘極272可和第二半導體井214、第二閘極介電層234-2、源極/汲極結構240一起形成n型金屬氧化半導體場效電晶體的一部份，金屬閘極272在本文中又稱為n型金屬閘極272。
對應圖1C的操作128，雖然未顯示，多個接觸插塞(如：鎢接觸插塞)可形成於另一低介電層，其中此低介電層覆蓋所拋光的共平面之頂面，以電性耦接導電結構238、240、260、262、264及272之每一者。如此一來，由第一半導體井210、p型金屬閘極260、第一閘極介電層232-2及源極/汲極結構238形成之p型金屬氧化半導體場效電晶體可透過每個接觸插塞電性耦接一個或多個其他電子元件。由第二半導體井214、n型金屬閘極272、第二閘極介電層234-2及源極/汲極結構240所形成之n型金屬氧化半導體場效電晶體可透過每個接觸插塞電性耦接一個或多個其他電子元件，且由金屬薄膜226及連接結構262及264所形成之薄膜電阻可透過每個接觸插塞電性耦接一個或多個其他電子元件。
儘管薄膜電阻的上述連接結構262及264與p型金屬氧化半導體場效電晶體及n型金屬氧化半導體場效電晶體的閘極係同時形成，應理解的是，在形成p型金屬氧化半導體場效電晶體及n型金屬氧化半導體場效電晶體的閘極後形成連接結構262及264 [如：在後段(back-end-of-line，BEOL)製程]仍在本揭露之範圍中。再者，儘管上面討論是指向同時形成p型金屬結構260/262/264，再形成n型金屬閘極272，應理解的是，交換金屬結構260/262/264及金屬閘極272的摻雜極性仍在本揭露之範圍中。也就是藉由使用所揭露之方法100，可同時形成「n型」金屬結構260/262/264，再形成「p型」金屬閘極。
儘管上述金屬薄膜226、連接結構262及264係形成於單一個連續的淺溝槽絕緣結構209上，在另一種實施例中，金屬薄膜自淺溝槽絕緣結構橫跨半導體基材沒有淺溝槽絕緣結構的部分，而延伸至另一淺溝槽絕緣結構，或延伸至同一淺溝槽絕緣結構之其他部分，其中連接結構係形成於在金屬薄膜上，且金屬薄膜係在至少一淺溝槽絕緣上。
如上進一步討論的細節，因為電晶體的閘極氧化層之蝕刻有保護層覆蓋電阻區中的淺溝槽絕緣，電阻區中的淺溝槽絕緣不過度蝕刻。因此，第三虛設閘極堆疊231及第四虛設閘極堆疊233未被介電層244覆蓋，且持續暴露並移除，再以金屬閘極結構取代。因此，由於本文所述之製程特徵，因畸形或未成形的電性連接所導致的製造產量損失可顯著降低。
一種啟迪性態樣是一種半導體元件的形成方法。此方法包含形成多個絕緣區於半導體基材上；形成保護層於半導體基材的電阻區中；在形成保護層後，蝕刻閘極介電層，以形成電晶體的第一閘極介電層及第二閘極介電層於半導體基材的電晶體區中；移除保護層；分別形成第一虛設閘極堆疊及第二虛設閘極堆疊於第一閘極介電層及第二閘極介電層上；形成電阻於電阻區中，形成第三虛設閘極堆疊及第四虛設閘極堆疊於電阻上，以及以導電材料取代第一虛設閘極堆疊、第二虛設閘極堆疊、第三虛設閘極堆疊及第四虛設閘極堆疊的每一者。
在一些實施例中，絕緣區係多個淺溝槽絕緣區。
在一些實施例中，保護層包含光阻層。
在一些實施例中，閘極介電層包含材料，且材料具有大於熱氧化矽之介電常數。
在一些實施例中，第一虛設閘極堆疊及第二虛設閘極堆疊的至少一部份與第三虛設閘極堆疊及第四虛設閘極堆疊的至少一部份是同時形成。
在一些實施例中，第一虛設閘極堆疊及第二虛設閘極堆疊的至少一部份與第三虛設閘極堆疊及第四虛設閘極堆疊的至少一部份是同時被取代。
在一些實施例中，以導電材料取代第三虛設閘極堆疊及第四虛設閘極堆疊的每一者之操作包含形成導電接著材料於電阻上。
另一種啟迪性態樣是一種半導體元件的形成方法。方法包含形成多個第一絕緣區於半導體基材的電晶體區中，形成一或多個第二絕緣區於半導體基材的電阻區中，形成閘極介電層於半導體基材的電晶體區及電阻區中，及蝕刻閘極介電層，以形成電晶體的第一閘極介電層及第二閘極介電層於半導體基材的電晶體區中，其中此些第二絕緣區係避免被蝕刻。此方法亦包含形成第一虛設閘極堆疊及第二虛設閘極堆疊於電晶體區中，形成電阻於電阻區中，形成第三虛設閘極堆疊及第四虛設閘極堆疊於電阻上，以及以導電材料取代第一虛設閘極堆疊、第二虛設閘極堆疊、第三虛設閘極堆疊及第四虛設閘極堆疊的每一者。
在一些實施例中，第一虛設閘極堆疊及第二虛設閘極堆疊係多個淺溝槽絕緣區。
在一些實施例中，此些第二絕緣區係藉由保護層避免被蝕刻，其中保護層包含光阻層。
在一些實施例中，閘極介電層包含材料，且材料具有大於熱氧化矽之介電常數。
在一些實施例中，第一虛設閘極堆疊及第二虛設閘極堆疊的至少一部份與第三虛設閘極堆疊及第四虛設閘極堆疊的至少一部份是同時形成。
在一些實施例中，第一虛設閘極堆疊及第二虛設閘極堆疊的至少一部份與第三虛設閘極堆疊及第四虛設閘極堆疊的至少一部份是同時被取代。
在一些實施例中，以導電材料取代第三虛設閘極堆疊及第四虛設閘極堆疊的每一者之操作包含形成導電接著材料於電阻上。
另一種啟迪性態樣是一種半導體元件的形成方法。方法包含形成多個絕緣區於半導體基材上，形成電阻於半導體基材的電阻區中，其中電阻具有保護層，形成電阻後，蝕刻閘極介電層，以形成電晶體的第一閘極介電層及第二閘極介電層於半導體基材的電晶體區中，分別形成第一虛設閘極堆疊及第二虛設閘極堆疊於第一閘極介電層及第二閘極介電層上，形成第三虛設閘極堆疊及第四虛設閘極堆疊於電阻上，以及以導電材料取代第一虛設閘極堆疊、第二虛設閘極堆疊、第三虛設閘極堆疊及第四虛設閘極堆疊的每一者。
在一些實施例中，絕緣區係多個淺溝槽絕緣區。
在一些實施例中，保護層包含光阻層。
在一些實施例中，第一虛設閘極堆疊及第二虛設閘極堆疊的至少一部份與第三虛設閘極堆疊及第四虛設閘極堆疊的至少一部份是同時形成。
在一些實施例中，第一虛設閘極堆疊及第二虛設閘極堆疊的至少一部份與第三虛設閘極堆疊及第四虛設閘極堆疊的至少一部份是同時被取代。
在一些實施例中，以導電材料取代第三虛設閘極堆疊及第四虛設閘極堆疊的每一者之操作包含形成導電接著材料於電阻上。上述摘要許多實施例的特徵，因此本領域具有通常知識者可更了解本揭露的態樣。本領域具有通常知識者應理解利用本揭露為基礎可以設計或修飾其他製程和結構以實現和所述實施例相同的目的及/或達成相同優勢。本領域具有通常知識者也應了解與此同等的架構並沒有偏離本揭露的精神和範圍，且可以在不偏離本揭露的精神和範圍下做出各種變化、交換和取代。
在上文描述中及在發明申請專利範圍中，可出現諸如「至少一」或「一個或多個」之片語，其後接著元件或特徵之一連接清單。術語「及/或」亦可出現在兩個或兩個以上元件或特徵之一清單中。除非藉由其中使用此一片語之上下文另外含蓄或明確地反駁，否則此一片語意欲意謂單獨列出元件或特徵之任一者或結合其他敘述元件或特徵之任一者之敘述元件或特徵之任一者。舉例而言，片語「A及B之至少一者」；「一個或多個A及B」及「A及/或B」各自意欲意謂「單獨A、單獨B，或A及B一起」。一類似解釋亦意欲用於包含三個或三個以上項之清單。舉例而言，片語「A、B及C之至少一者」；「一個或多個A、B及C」及「A、B及/或C」各自意欲意謂「單獨A、單獨B、單獨C、A及B一起、A及C一起、B及C一起，或A及B及C一起」。在上文中及在發明申請專利範圍中使用術語「基於」意欲意謂「至少部分基於」，使得一未敘述特徵或元件亦係可允許的。
上述摘要許多實施例的特徵，因此本領域具有通常知識者可更了解本揭露的態樣。本領域具有通常知識者應理解利用本揭露為基礎可以設計或修飾其他製程和結構以實現和所述實施例相同的目的及/或達成相同優勢。本領域具有通常知識者也應了解與此同等的架構並沒有偏離本揭露的精神和範圍，且可以在不偏離本揭露的精神和範圍下做出各種變化、交換和取代。
100:方法 102,103,104,105,106,108,110,112,114,116,118,120,122,124,126,128:操作 200:半導體元件 202:半導體基材 203,205,209:絕緣結構 210:第一半導體井 211:電晶體區 213:電阻區 214:第二半導體井 220:保護層 226:金屬薄膜 228:閘極介電層 230:虛設層 231,232,233,234:虛設閘極堆疊 231-1,232-1,233-1,234-1:虛設部分 232-2,234-2:閘極介電層 221,235,255,269:可移除層 238,240:源極/汲極結構 239:介電質間隙壁 244:介電層 250, 266:閘極溝渠 252,254:接觸窗 260,262,264:金屬結構 270:導電層 272:金屬閘極
根據以下詳細說明並配合附圖閱讀，使本揭露內容的態樣獲致較佳的理解。需注意的是，如同業界的標準作法，許多特徵並未按照比例繪示。事實上，為了清楚討論，許多特徵的尺寸可被任意縮放。 圖1A、圖1B及圖1C係根據一些實施例繪示之形成半導體元件的例示性方法之流程圖。 圖2A、圖2B、圖2C、圖2D、圖2E、圖2F、圖2G、圖2H、圖2I、圖2J、圖2K、圖2L、圖2M、圖2N及圖2O係根據一些實施例繪示之圖1A至圖1C的方法於不同製造階段製得之例示性半導體元件之剖面圖。 當實際實施時，類似符號表示類似結構、特徵或元件。
200:半導體元件
202:半導體基材
203,205,209:絕緣結構
210:第一半導體井
211:電晶體區
213:電阻區
214:第二半導體井
226:金屬薄膜
232-2,234-2:閘極介電層
238,240:源極/汲極結構
239:介電質間隙壁
244:介電層
260,262,264:金屬結構
272:金屬閘極

Claims (20)

  1. 一種半導體元件的形成方法，包含： 形成複數個絕緣區於一半導體基材上； 形成一保護層於該半導體基材的一電阻區中； 在形成該保護層後，蝕刻一閘極介電層，以形成一電晶體的一第一閘極介電層及一第二閘極介電層於該半導體基材的一電晶體區中； 移除該保護層； 分別形成一第一虛設閘極堆疊及一第二虛設閘極堆疊於該第一閘極介電層及該第二閘極介電層上； 形成一電阻於該電阻區中； 形成一第三虛設閘極堆疊及一第四虛設閘極堆疊於該電阻上；以及 以一導電材料取代該第一虛設閘極堆疊、該第二虛設閘極堆疊、該第三虛設閘極堆疊及該第四虛設閘極堆疊的每一者。
  2. 如請求項1所示之方法，其中該絕緣區係複數個淺溝槽絕緣區。
  3. 如請求項1所示之方法，其中該保護層包含一光阻層。
  4. 如請求項1所示之方法，其中該閘極介電層包含一材料，且該材料具有大於熱氧化矽之一介電常數。
  5. 如請求項1所示之方法，其中該第一虛設閘極堆疊及該第二虛設閘極堆疊的至少一部份與該第三虛設閘極堆疊及該第四虛設閘極堆疊的至少一部份是同時形成。
  6. 如請求項1所示之方法，其中該第一虛設閘極堆疊及該第二虛設閘極堆疊的至少一部份與該第三虛設閘極堆疊及該第四虛設閘極堆疊的至少一部份是同時被取代。
  7. 如請求項1所示之方法，其中以該導電材料取代該第三虛設閘極堆疊及該第四虛設閘極堆疊的每一者之操作包含形成一導電接著材料於該電阻上。
  8. 一種半導體元件的形成方法，包含： 形成複數個第一絕緣區於一半導體基材的一電晶體區中； 形成一或複數個第二絕緣區於該半導體基材的一電阻區中； 形成一閘極介電層於該半導體基材的該電晶體區及該電阻區中； 蝕刻該閘極介電層，以形成一電晶體的一第一閘極介電層及一第二閘極介電層於該半導體基材的該電晶體區中，其中該些第二絕緣區係避免被蝕刻； 形成一第一虛設閘極堆疊及一第二虛設閘極堆疊於該電晶體區中； 形成一電阻於該電阻區中； 形成一第三虛設閘極堆疊及一第四虛設閘極堆疊於該電阻上；以及 以一導電材料取代該第一虛設閘極堆疊、該第二虛設閘極堆疊、該第三虛設閘極堆疊及該第四虛設閘極堆疊的每一者。
  9. 如請求項8所示之方法，其中該第一虛設閘極堆疊及該第二虛設閘極堆疊係複數個淺溝槽絕緣區。
  10. 如請求項8所示之方法，其中該些第二絕緣區係藉由一保護層避免被蝕刻，且該保護層包含一光阻層。
  11. 如請求項8所示之方法，其中該閘極介電層包含一材料，且該材料具有大於熱氧化矽之一介電常數。
  12. 如請求項8所示之方法，其中該第一虛設閘極堆疊及該第二虛設閘極堆疊的至少一部份與該第三虛設閘極堆疊及該第四虛設閘極堆疊的至少一部份是同時形成。
  13. 如請求項8所示之方法，其中該第一虛設閘極堆疊及該第二虛設閘極堆疊的至少一部份與該第三虛設閘極堆疊及該第四虛設閘極堆疊的至少一部份是同時被取代。
  14. 如請求項8所示之方法，其中以該導電材料取代該第三虛設閘極堆疊及該第四虛設閘極堆疊的每一者之操作包含形成一導電接著材料於該電阻上。
  15. 一種半導體元件的形成方法，包含： 形成複數個絕緣區於一半導體基材上； 形成一電阻於該半導體基材的一電阻區中，其中該電阻具有一保護層； 形成該電阻後，蝕刻一閘極介電層，以形成一電晶體的一第一閘極介電層及一第二閘極介電層於該半導體基材的一電晶體區中； 分別形成該第一虛設閘極堆疊及該第二虛設閘極堆疊於該第一閘極介電層及該第二閘極介電層上； 形成一第三虛設閘極堆疊及一第四虛設閘極堆疊於該電阻上；以及 以一導電材料取代該第一虛設閘極堆疊、該第二虛設閘極堆疊、該第三虛設閘極堆疊及該第四虛設閘極堆疊的每一者。
  16. 如請求項15所示之方法，其中該絕緣區係複數個淺溝槽絕緣區。
  17. 如請求項15所示之方法，其中該保護層包含一光阻層。
  18. 如請求項15所示之方法，其中該第一虛設閘極堆疊及該第二虛設閘極堆疊的至少一部份與該第三虛設閘極堆疊及該第四虛設閘極堆疊的至少一部份是同時形成。
  19. 如請求項15所示之方法，其中該第一虛設閘極堆疊及該第二虛設閘極堆疊的至少一部份與該第三虛設閘極堆疊及該第四虛設閘極堆疊的至少一部份是同時被取代。
  20. 如請求項15所示之方法，其中以該導電材料取代該第三虛設閘極堆疊及該第四虛設閘極堆疊的每一者之操作包含形成一導電接著材料於該電阻上。
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US20130270647A1 (en) * 2012-04-17 2013-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for nfet with high k metal gate
KR102282195B1 (ko) * 2014-07-16 2021-07-27 삼성전자 주식회사 저항 구조체를 갖는 반도체 장치의 제조 방법
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