CN116761505A - 半导体元件的形成方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 198
- 238000000034 method Methods 0.000 title claims abstract description 88
- 239000010410 layer Substances 0.000 claims abstract description 219
- 239000000758 substrate Substances 0.000 claims abstract description 72
- 239000011241 protective layer Substances 0.000 claims abstract description 30
- 238000005530 etching Methods 0.000 claims abstract description 22
- 239000004020 conductor Substances 0.000 claims abstract description 17
- 238000002955 isolation Methods 0.000 claims description 20
- 239000000463 material Substances 0.000 claims description 16
- 229920002120 photoresistant polymer Polymers 0.000 claims description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 238000002161 passivation Methods 0.000 claims 2
- 229910052751 metal Inorganic materials 0.000 description 75
- 239000002184 metal Substances 0.000 description 75
- 238000004519 manufacturing process Methods 0.000 description 25
- 239000010408 film Substances 0.000 description 24
- 238000000231 atomic layer deposition Methods 0.000 description 15
- 238000005229 chemical vapour deposition Methods 0.000 description 15
- 238000000151 deposition Methods 0.000 description 15
- 238000005240 physical vapour deposition Methods 0.000 description 15
- 239000007769 metal material Substances 0.000 description 13
- 239000010409 thin film Substances 0.000 description 12
- 239000003989 dielectric material Substances 0.000 description 10
- 239000002019 doping agent Substances 0.000 description 9
- 229910044991 metal oxide Inorganic materials 0.000 description 8
- 150000004706 metal oxides Chemical class 0.000 description 8
- IAZDPXIOMUYVGZ-UHFFFAOYSA-N Dimethylsulphoxide Chemical compound CS(C)=O IAZDPXIOMUYVGZ-UHFFFAOYSA-N 0.000 description 7
- 230000005669 field effect Effects 0.000 description 7
- 238000004528 spin coating Methods 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- 239000012790 adhesive layer Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 239000005360 phosphosilicate glass Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- SECXISVLQFMRJM-UHFFFAOYSA-N N-Methylpyrrolidone Chemical compound CN1CCCC1=O SECXISVLQFMRJM-UHFFFAOYSA-N 0.000 description 2
- 229910018487 Ni—Cr Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 2
- VNNRSPGTAMTISX-UHFFFAOYSA-N chromium nickel Chemical compound [Cr].[Ni] VNNRSPGTAMTISX-UHFFFAOYSA-N 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910005540 GaP Inorganic materials 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000004964 aerogel Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- DYRBFMPPJATHRF-UHFFFAOYSA-N chromium silicon Chemical compound [Si].[Cr] DYRBFMPPJATHRF-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229920000052 poly(p-xylylene) Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000011253 protective coating Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 150000004760 silicates Chemical class 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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Abstract
揭露一种半导体元件的形成方法。此方法包含形成多个绝缘区于半导体基材上，形成保护层于半导体基材的电阻区中，在形成保护层后，蚀刻栅极介电层，以形成晶体管的第一栅极介电层及第二栅极介电层于半导体基材的晶体管区中，移除保护层，分别形成第一虚设栅极堆叠及第二虚设栅极堆叠于第一虚设栅极堆叠及第二栅极介电层上，形成电阻于电阻区中，形成第三虚设栅极堆叠及第四虚设栅极堆叠于电阻上，以及以导电材料取代第一虚设栅极堆叠、第二虚设栅极堆叠、第三虚设栅极堆叠及第四虚设栅极堆叠的每一者。
Description
技术领域
本揭露是有关于一种薄膜电阻，特别是关于一种形成于浅沟槽绝缘区上的薄膜电阻。
背景技术
半导体的制造流程包含数个制造步骤或工艺，其每一者有助于形成一个或多个半导体层。有些层是导电的而提供电子系统的元件间的电性连接。一些层可例如通过掺杂结晶半导体基材的部分形成。此外，通过如添加导电层、电阻层及/或绝缘层于结晶半导体基材上，可形成一个或多层。
半导体装置适用于多种电子元件中，如移动电话、笔记型电脑、桌上型电脑、平板电脑、手表、游戏系统及其他不同的工业、商业及消费电子产品。半导体装置一般包含半导体部分及接线部分，其中接线部分是形成于半导体部分之内。
薄膜电阻可形成于浅沟槽绝缘区上。
发明内容
本揭露的一态样提供一种半导体元件的形成方法。此方法包含形成多个绝缘区于半导体基材上；形成保护层于半导体基材的电阻区中；在形成保护层后，蚀刻栅极介电层，以形成晶体管的第一栅极介电层及第二栅极介电层于半导体基材的晶体管区中；移除保护层；分别形成第一虚设栅极堆叠及第二虚设栅极堆叠于第一栅极介电层及第二栅极介电层上；形成电阻于电阻区中，形成第三虚设栅极堆叠及第四虚设栅极堆叠于电阻上，以及以导电材料取代第一虚设栅极堆叠、第二虚设栅极堆叠、第三虚设栅极堆叠及第四虚设栅极堆叠的每一者。
本揭露的另一态样提供一种半导体元件的形成方法。方法包含形成多个第一绝缘区于半导体基材的晶体管区中，形成一或多个第二绝缘区于半导体基材的电阻区中，形成栅极介电层于半导体基材的晶体管区及电阻区中，及蚀刻栅极介电层，以形成晶体管的第一栅极介电层及第二栅极介电层于半导体基材的晶体管区中，其中此些第二绝缘区是避免被蚀刻。此方法亦包含形成第一虚设栅极堆叠及第二虚设栅极堆叠于晶体管区中，形成电阻于电阻区中，形成第三虚设栅极堆叠及第四虚设栅极堆叠于电阻上，以及以导电材料取代第一虚设栅极堆叠、第二虚设栅极堆叠、第三虚设栅极堆叠及第四虚设栅极堆叠的每一者。
本揭露的又一态样提供一种半导体元件的形成方法。方法包含形成多个绝缘区于半导体基材上，形成电阻于半导体基材的电阻区中，其中电阻具有保护层，形成电阻后，蚀刻栅极介电层，以形成晶体管的第一栅极介电层及第二栅极介电层于半导体基材的晶体管区中，分别形成第一虚设栅极堆叠及第二虚设栅极堆叠于第一栅极介电层及第二栅极介电层上，形成第三虚设栅极堆叠及第四虚设栅极堆叠于电阻上，以及以导电材料取代第一虚设栅极堆叠、第二虚设栅极堆叠、第三虚设栅极堆叠及第四虚设栅极堆叠的每一者。
附图说明
根据以下详细说明并配合附图阅读，使本揭露内容的态样获致较佳的理解。需注意的是，如同业界的标准作法，许多特征并未按照比例绘示。事实上，为了清楚讨论，许多特征的尺寸可被任意缩放。
图1A、图1B及图1C是根据一些实施例绘示的形成半导体元件的例示性方法的流程图；
图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I、图2J、图2K、图2L、图2M、图2N及图2O是根据一些实施例绘示的图1A至图1C的方法于不同制造阶段制得的例示性半导体元件的剖面图。
当实际实施时，类似符号表示类似结构、特征或元件。
【符号说明】
100:方法
102,103,104,105,106,108,110,112,114,116,118,120,122,124,126,128:操作
200:半导体元件
202:半导体基材
203,205,209:绝缘结构
210:第一半导体井
211:晶体管区
213:电阻区
214:第二半导体井
220:保护层
226:金属薄膜
228:栅极介电层
230:虚设层
231,232,233,234:虚设栅极堆叠
231-1,232-1,233-1,234-1:虚设部分
232-2,234-2:栅极介电层
221,235,255,269:可移除层
238,240:源极/漏极结构
239:介电质间隙壁
244:介电层
250,266:栅极沟渠
252,254:接触窗
260,262,264:金属结构
270:导电层
272:金属栅极
具体实施方式
以下揭露内容提供了各种实施例或例示，以实现本揭露内容的不同特征。以下所述的元件与配置的具体例子是用以简化本揭露内容。当可想见，此等叙述仅为例示，其本意并非用于限制本揭露内容。举例而言，在下文的描述中，将第一特征形成于第二特征上或上方，可能包含某些实施例其中所述的第一特征与第二特征彼此直接接触；亦可能包含某些实施例其中于上述第一特征与第二特征之间还形成其他特征，而使得第一与第二特征可能没有直接接触。此外，本揭露内容可能会在多个实施例中重复使用元件符号及/或标号。此种重复使用乃是基于简化与清楚的目的，且其本身不代表所讨论的不同实施例及/或组态之间的关系。
再者，在此处可使用空间对应词汇，例如“之下”、“下方”、“低于”、“之上”、“上方”等类似词汇，以方便说明图中所绘示的一元件或特征相应于另一个或多个元件或特征之间的关系。此等空间对应词汇其本意除了图中所绘示的位向之外，还涵盖了装置在使用或操作中所处的多种不同位向。可将所述设备放置于其他位向(如：旋转90度或处于其他位向)，并可相应解释本揭露内容使用的空间对应描述。
数个说明的实施例会参考附图而描述，其中附图构成本文的一部份。随后的描述仅提供实施例，而非意图限制本揭露的范围、适用性或配置。相反地，实施例的随后描述将为本领域具有通常知识者提供用于实施本揭露的实施例的可据以实现的描述。应当理解，可在不脱离本揭露的精神和范围的情况下对要素的功能和配置做出不同改变。以下以阐释为目的的描述中，具体的细节是按顺序排列，以提供对于发明性实施例的透彻了解。然而，显然不同实施例可在不具此些特定的细节的情况下实践。附图及说明非意图为限制性的。词汇“例示”或“例示性”于本文是指“作为例示、实例或说明”。本文描述为“例示”或“例示性”的任何实施例或设计不一定被视为较佳的或胜过其他实施例或设计。
本揭露提供包含薄膜电阻的半导体元件的不同实施例。在一些实施例中，所揭露的薄膜电阻包含金属薄膜及两个连接结构，其中金属薄膜是设置于半导体基材的浅沟槽绝缘(shallow trench isolation，STI)区上，且两个连接结构位于金属薄膜的相对末端，其中在一些在半导体基材上形成晶体管的一些步骤中，浅沟槽绝缘区是被保护层所覆盖。因此，浅沟槽绝缘层不被过度蚀刻。相反地，形成有被过度蚀刻的浅沟槽绝缘层的薄膜电阻可能无法形成适当的电性连接至其他电路。如此一来，因畸形或未成形的电性连接所导致的制造产量损失可因为本文所述的工艺特征而显著下降。
其次，在一些实施例中，所揭露的薄膜电阻是形成于半导体基材上的电阻区中，且在另一方面，在半导体基材上的晶体管区中，一个或多个金属氧化半导体场效晶体管(metal-oxide-semiconductor field-effect transistor，MOSFETs)与薄膜电阻可同时形成。具体而言，在一些实施例中，在晶体管区中的p型金属氧化半导体场效晶体管形成的同时，可形成薄膜电阻的连接结构，且在晶体管区中的n型金属氧化半导体场效晶体管的金属栅极的形成的同时，可以电阻材料填充电阻区。因此，可用与电流互补式金属氧化物半导体(complementary MOS，CMOS)的制造技术相容的制造步骤形成所揭露的薄膜电阻，且所揭露的薄膜电可用于大多数图案，以界定虚设层中的电阻区。
图1A、图1B及图1C皆是绘示根据本揭露的一些实施例绘示的形成半导体元件的方法100的流程图，其中半导体元件包含薄膜电阻。值得注意的是，方法100仅为一例示，而不意图限制本揭露。因此，应理解在图1A至图1C的方法100之前、期间或之后，可提供额外的操作，且可省略一些其他的操作。可进一步理解本文所述的一些操作仅是被简单描述。在一些实施例中，方法100的操作可分别与图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I、图2J、图2K、图2L、图2M、图2N及图2O所示的在不同制造阶段的半导体元件的剖面图相关，且其细节会在下面进一步描述。
参阅图1A，方法100始于操作102，其是提供半导体基材。在一些实施例中，当提供半导体基材，多个绝缘结构[如：浅沟槽绝缘区(shallow trench isolation，STI)]可形成于半导体基材的主要表面上。因此，通过多个绝缘结构，半导体基材可分为至少二区域，晶体管区及电阻区。方法100接着进行操作103，其是分别形成第一半导体井及第二半导体井于半导体基材的晶体管区中。在一些实施例中，第一半导体井及第二半导体井是各自以不同的掺杂型形成，其中通过多个绝缘特征的至少一个，第一半导体井及第二半导体井是横向相间隔。举例而言，第一半导体井是由第一掺杂型(如：n型)所掺杂，且第二半导体井是由第二掺杂型(如：p型)所掺杂。方法100接续进行操作104，其是以保护涂层覆盖电阻区。方法100继续进行操作105，其是以栅极氧化介电材料覆盖晶体管区及电阻区两者。方法100接着进行操作106，其是形成第一栅极介电层及第二栅极介电层。方法100接续进行操作108，其是形成金属薄膜于半导体基材的电阻区中。方法100接着进行操作110，其是形成虚设层于晶体管区及电阻区上。在一些实施例中，虚设层可由多晶硅材料形成，其中多晶硅材料是用以分别形成虚设栅极堆叠于第一半导体区及第二半导体区上，其细节会在下面进一步描述。
接着，根据图1B，方法100接续进行操作112，其是分别形成虚设栅极堆叠于晶体管及电阻区上。在一些实施例中，第一虚设栅极堆叠是设置于第一半导体区的中间部分，且第二虚设栅极堆叠是设置于第二半导体区的中间部分，其中第一虚设栅极堆叠包含虚设层的第一部分及第一栅极介电层，第一栅极介电层是在虚设层的第一部分的正下方，第二虚设栅极堆叠包含虚设层的第二部分及第二栅极介电层，且第二栅极介电层是在虚设层的第二部分的正下方。方法100接续进行操作114，其是分别形成源极及漏极特征于第一半导体井及第二半导体井中。在一些实施例中，在第一半导体井中，源极及漏极特征是形成于第一虚设栅极堆叠的各个侧面，且在第二半导体井中，源极及漏极特征是形成第二虚设栅极堆叠的各个侧面。在虚设栅极堆叠的侧面上形成相应的特征，其中虚设栅极堆叠是形成于电阻区中。方法100接续进行操作116，其是形成介电层于半导体基材上。在一些实施例中，介电层可为层间介电(inter-layer dielectric，ILD)层，其中介电层填充第一间隙、第二间隙及电阻区中的虚设栅极堆叠间的至少一者。第一间隙是在第一虚设栅极堆叠及第二虚设栅极堆叠间，第二间隙是在第一虚设栅极堆叠及第二虚设栅极堆叠至少一者与电阻区中的虚设栅极堆叠间。方法100接续进行操作118，其是移除第一虚设栅极堆叠的虚设层，以于第一虚设栅极堆叠形成第一栅极沟渠，并移除电阻区中覆盖虚设栅极的虚设层，以形成栅极沟渠，其中栅极沟渠是用以连接电阻区中的金属薄膜。因此，可再暴露第一虚设栅极堆叠的栅极介电层，亦可再暴露金属薄膜的顶面的部分(如：金属薄膜的顶面在各端的部分)。方法100接续进行操作120，其是以第一导电层再填充电阻区中的第一栅极沟渠及两个接触窗的每一者，以形成p型金属栅极结构。在一些实施例中，第一导电层(即p型金属栅极)可包含二个或多个互相堆叠的金属材料层，如：p型功函数层(一般称为p金属)及一个或多个其他导电层。
接着参阅图1C，方法100接续进行操作122，其是移除第二虚设栅极堆叠的虚设层，以形成第二栅极沟渠于第二虚设栅极堆叠中。如此一来，可再暴露第二虚设栅极堆叠的栅极介电层。方法100接续进行操作124，其是以第二导电层再填充第二栅极沟渠。在一些实施例中，第二导电层可包含两个或多个互相堆叠的金属材料层，举例而言，n型功函数层(一般称为n金属)及一个或多个其他导电层。方法100接续进行操作126，其是进行额外的工艺，以提供用以电性连接其他电路的金属栅极结构，并电性连接金属栅极至其他电路。
如上所述，图2A至图2O是绘示在图1A至图1C的方法100在不同制造阶段的半导体元件200的部分的剖面图，其中半导体元件200包含薄膜电阻。半导体元件200可包含于微处理器、储存单元及/或另一集成电路(integrated circuit，IC)。其次，图2A至图2O是简化以使本揭露的概念能被较佳的理解。尽管附图绘示半导体元件200，应可理解集成电路包含数个其他元件，如：电阻、电容、电感及保险丝等，其为了清楚说明，未绘示于图2A及图2O。
对应图1A的操作102，图2A是根据一些实施例的半导体元件200于不同制造阶段的一阶段的剖面图，其中半导体元件200包含半导体基材202。如所示，当提供半导体基材202，半导体基材202可包含多个绝缘结构(如：浅沟槽绝缘结构)203、205及209于半导体基材202的主要表面上。在一些实施例中，在绝缘结构203及205间(如：被绝缘结构203及209所环绕)可界定晶体管区211，其中晶体管区211将会形成一个或多个金属氧化半导体场效晶体管，且绝缘结构209可界定电阻区213，其中电阻区213将会形成一个或多个电阻。
在一些实施例中，绝缘结构203、205及209是利用化学机械平坦化(chemical-mechanical planarization，CMP)或其他工艺形成，以抛光绝缘结构203、205及209，直到绝缘结构203、205及209具有与半导体基材202的顶面大致上共平面的顶面。举例而言，在化学机械平坦化工艺后，绝缘结构203、205及209的顶面可为在半导体基材202的顶面上约或约/>处。在一些实施例中，在化学机械平坦化工艺后，绝缘结构203、205及209顶面可为在半导体基材202的顶面上约/>约/>或约/>±约/>
在一实施例中，半导体基材202包含磊晶层。另外，半导体基材202包含其他元素半导体，如锗，举例而言。半导体基材202以可包含化合物半导体，如碳化硅、砷化镓、砷化铟及磷化铟。半导体基材202可包含合金半导体，如硅锗、碳化硅锗、磷化砷化镓及磷化铟镓。在一实施例中，半导体基材202包含磊晶层。举例而言，基材可具有覆盖块体半导体的磊晶层。其次，半导体基材202可包含硅上绝缘体(semiconductor-on-insulator，SOI)结构。举例而言，基材可包含埋入氧化(buried oxide，BOX)层，其中埋入氧化层是通过如布植氧(implanted oxygen，SIMOX)或其他适合技术(如：晶片接合及研磨)的工艺形成。
对应图1A的操作103，图2B是根据一些实施例的半导体元件200于不同制造阶段的一个或多个阶段的剖面图，其中半导体元件200包含第一半导体井210及第二半导体井214。如所示，第一半导体井210是横向形成于绝缘结构203及205(即在晶体管区211中)间，其中第一半导体井210垂直延伸至半导体基材202中，且第二半导体井214是横向形成于绝缘结构205及207(在晶体管区211中)间，其中第二半导体井214垂直延伸至半导体基材202中。在一些实施例中，第一半导体井210是以第一掺杂型的掺质(如：n型)掺杂，举例而言，磷(P)、砷(As)、锑(Sb)等，且第二半导体井214是以第二掺杂型的掺质(如：p型)掺杂，其中第二掺杂型与第一掺杂型不同(如：p型)。例示性p型掺质包含硼(B)、镓(Ga)、铝(Al)等。
在一些实施例中，可先以一系列形成工艺第一半导体井210，并可接着以相同系列的工艺形成第二半导体井214。为达简化，本文与此仅描述第一半导体井210的形成。在一些实施例中，可通过进行至少一些下述的工艺，以形成第一半导体井210：形成可移除层(如：光阻层、硬遮罩层等)221于半导体基材202上，以暴露意图形成第一半导体井210的区域，进行掺杂工艺(如：离子布植工艺、扩散工艺等)，以并入多个具有第一掺杂型(n型)的掺质至半导体基材202中，移除可移除层221，并可选择性进行退火步骤，以活化所并入的掺质。
对应图1A的操作104，图2C是根据一些实施例的半导体元件200于不同制造阶段的一个阶段的剖面图，其中半导体元件200包含保护层220。如所示，保护层220是形成于电阻区213上。保护层220至少保护电阻区213(如：电阻区213的浅沟槽绝缘)不被工艺的后续阶段的进一步的工艺所影响。在一些实施例中，保护层220包含一个或多个光阻层、硬遮罩层、氧化层及例如其他于后续会被移除但不损坏其他半导体元件200所要的特征的形成。
对应图1A的操作105，图2D是根据一些实施例的半导体元件200于不同制造阶段的一个阶段的剖面图，其中半导体元件200包含栅极介电层228。如所示，栅极介电层228是设置于第一半导体井210及第二半导体井214上的晶体管区211中，且栅极介电层228是设置于保护层220上的电阻区213中。尽管在图2D所绘示的实施例(及后续的附图)显示栅极介电层228是单一层，应理解的是，在本揭露的范围内，栅极介电层228可包含多个剩余的堆叠层于彼此之上。
在一些实施例中，栅极介电层228可由高介电材料所形成。因此，栅极介电层228包含介电材料，其中介电材料具有高于热氧化硅的介电常数，其是约3.9。在一例示中，栅极介电层228包含氧化铪(HfO)。在不同例示中，栅极介电层228包含金属氧化物、金属氮化物或其组合。在一些实施例中，如所示，栅极介电层228可通过利用下述沉积技术的一者形成：化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapordeposition，PVD)、原子层沉积(atomic layer deposition，ALD)、旋转涂布及/或其他适合的金属材料沉积技术，以沉积上述介电材料，如图2D所示。在一例示中，栅极介电层228的厚度的范围是约5埃(angstrom)至约100埃间。
对应图1A的操作106，图2E是根据一些实施例的半导体元件200于不同制造阶段的一个阶段的剖面图，其中半导体元件200包含第一栅极介电层232-2及第二栅极介电层234-2，且第一栅极介电层232-2及第二栅极介电层234-2是由栅极介电层228所形成。如所示，第一栅极介电层232-2及第二栅极介电层234-2是分别形成于第一半导体井210及第二半导体井214上。可通过如进行一个或多个干式及/或湿式蚀刻工艺于栅极介电层228上，以形成第一栅极介电层232-2及第二栅极介电层234-2，同时使用可移除层(如：光阻层、硬遮罩层等)作为遮罩。因为保护层220，浅沟槽绝缘区209不被蚀刻工艺所影响。
其次，在操作106中，通过使用与蚀刻栅极介电层228不同的蚀刻方法(如：干式及/或湿式蚀刻工艺)，亦移除保护层220。在一些实施例中，用以移除保护层220的蚀刻工艺不影响浅沟槽绝缘区209。在一些实施例中，所使用的蚀刻工艺不后续影响浅沟槽绝缘区209。举例而言，N-甲基吡咯烷酮(N-Methylpyrrolidone，NMP)或二甲基亚砜(dimethylsulfoxide，DMSO)可用以移除保护层220。在一些实施例中，可使用其他蚀刻工艺及材料。
在一些实施例中，在移除保护层220后，绝缘结构209可具有在半导体基材202的顶面下小于约5nm的顶面。
对应图1A的操作108，图2F是根据一些实施例的半导体元件200于不同制造阶段的一个阶段的剖面图，其中半导体元件200包含金属薄膜226作为电阻。如所示，金属薄膜226是设置在电阻区213中，且更具体的，金属薄膜226是设置在电阻区213的浅沟槽绝缘上。
在一些实施例中，金属薄膜226是由金属材料所形成，且金属材料是选自于由钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钨(W)、氮化钨(WN)、镍铬(NiCr)、硅铬(SiCr)及其组合所组成的至少一者。在一些实施例中，金属薄膜226可由下述沉积技术的一者形成：化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、旋转涂布、电子枪、溅射及/或其他适合的金属材料沉积技术，以沉积上述金属材料于半导体基材202(在电阻区213中)上。在一例示中，金属薄膜226的厚度范围是约5埃至约50埃间。
对应图1A的操作110，图2G是根据一些实施例的半导体元件200于不同制造阶段的一个阶段的剖面图，其中半导体元件200包含虚设层230。如所示，根据一些实施例，虚设层230覆盖晶体管区211及电阻区213两者。在一些实施例中，虚设层230是由未掺杂多晶硅所形成。在一些实施例中，虚设层230可由下述沉积技术的一者形成：化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、旋转涂布及/或其他适合的沉积技术，以沉积多晶硅，从而覆盖晶体管区211及电阻区213。
对应图1B的操作112，图2H是根据一些实施例的半导体元件200于不同制造阶段的一个阶段的剖面图，其中半导体元件200包含第一虚设栅极堆叠232及第二虚设栅极堆叠234于晶体管区211上，且半导体元件200包含第三虚设栅极堆叠231及第四虚设栅极堆叠233于电阻区上。在一些实施例中，通过进行一个或多个干式/湿式蚀刻工艺，第一虚设栅极堆叠232、第二虚设栅极堆叠234、第三虚设栅极堆叠231及第四虚设栅极堆叠233是形成于虚设层230上，同时使用可移除层(如：光阻层、硬遮罩层等)235作为硬遮罩。
如此一来，在一些实施例中，所形成的第一虚设栅极堆叠232包含第一虚设部分232-1及第一栅极介电层232-2，其中第一虚设部分232-1是虚设层230的一部份，且第一栅极介电层232-2是栅极介电层228的一部份。第二虚设栅极堆叠234包含第二虚设部分234-1及第二栅极介电层234-2，其中第二虚设部分234-1是虚设层230的一部份，且第二栅极介电层234-2是栅极介电层228的一部份。第三虚设栅极堆叠231包含第三虚设部分231-1，其中第三虚设部分231-1覆盖金属薄膜226，且第三虚设部分231-1是虚设层230的一部份。第四虚设栅极堆叠233包含第四虚设部分233-1，其中第四虚设部分233-1覆盖金属薄膜226，且第四虚设部分233-1是虚设层230的一部份。再者，在一实施例中，第一虚设栅极堆叠232是实质上设置在第一半导体井210的中间部分，以暴露出第一半导体井210的各个侧面部分。第二虚设栅极堆叠234是实质上设置在第二半导体井214的中间部分，以暴露出第二半导体井214的各个侧面部分。
对应图1B的操作114，图2I是根据一些实施例的半导体元件200于不同制造阶段的一个阶段的剖面图，其中半导体元件200包含源极/漏极结构238及源极/漏极结构240。如所示，源极/漏极结构238是形成于第一半导体井210中，且具体而言，源极/漏极结构238是横向设置在第一虚设栅极堆叠232的侧边。源极/漏极结构240是形成于第二半导体井214中，且具体而言，源极/漏极结构240是横向设置在第二虚设栅极堆叠234的侧边。进一步地，在一些实施例中，可选择性沿着第一虚设栅极232、第二虚设栅极234、第三虚设栅极231及第四虚设栅极堆叠233的各个侧壁形成介电质间隙壁239。介电间隙壁可例如允许轻掺杂(lightly doped drain，LDD)特征(未绘示于图中)形成于源极/漏极结构238及源极/漏极结240中。
在一些实施例中，在第一半导体井210中的源极/漏极结构238是掺杂以第二掺杂型的掺质(即相对于第一半导体井210的第一掺杂型)，且第二半导体井214中的源极/漏极结构240是掺杂以第一掺杂型的掺质(即相对于第二半导体井214的第二掺杂型)。其次，相较于第一半导体井210，源极/漏极结构238可掺杂以较高的掺杂浓度，且相较于第二半导体井214，源极/漏极结构240可掺杂以较高的掺杂浓度。在一些实施例中，第一半导体井210、第一虚设部分232-1(其会被p金属栅极取代)、第一栅极介电层232-2及源极/漏极结构238可形成p型金属氧化半导体场效晶体管的部分，且第二半导体井214、第二虚设部分234-1(其会被n金属栅极取代)、第二栅极介电层234-2及源极/漏极结构240可形成n型金属氧化半导体场效晶体管的部分，如下所述。
在一些实施例中，通过进行至少一些下述的工艺，可形成源极/漏极结构238及源极/漏极结构240：形成可移除层(如：光阻层、硬遮罩层等)于半导体基材202上，以暴露意图形成源极/漏极结构238或源极/漏极结构240的区域，进行掺杂工艺(如：离子布植工艺、扩散工艺等)，以并入多个具有第二掺杂型(p型)或第一掺杂型(n型)的掺质至第一半导体井210或第二半导体井214中，移除可移除层，且可选择性进行退火步骤，以活化并入的掺质。
对应图1B的操作116，图2J是根据一些实施例的半导体元件200于不同制造阶段的一个阶段的剖面图，其中半导体元件200包含介电层244。如所示，介电层244是形成于半导体基材202上，且更具体的是，介电层244填充栅极堆叠232、234、231及233之间及之外的空间。
如上所述，介电层244可为层间介电层，其中层间介电层是由设置在不同高度/层级的绝缘导电结构所构成。在一些实施例中，介电层244包含材料，其中材料是下述材料的至少一者，包含氧化硅、低介电(低k)材料、其他适合的介电材料或其组合。低介电材料可包含氟化硅玻璃(fluorinated silica glass，FSG)、磷硅酸盐玻璃(phosphosilicateglass，PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、碳掺杂氧化硅(SiOxCy)、(美国加州圣塔克拉拉应用材料公司)、干凝胶、气凝胶、氟化非晶质碳、派瑞林(Parylene)、双苯并环丁烯(bis-benzocyclobutenes，BCB)、SiLK(美国密西根州密德兰郡陶氏化学)、聚酰亚胺及/或其他未来开发的低介电材料。在一些实施例中，介电层244可以下述沉积技术的一者形成：化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、旋转涂布及/或其他适合的介电材料沉积技术，以沉积上述介电材料于半导体基材202上。
在一些实施例中，通过化学机械平坦化(chemical-mechanical planarization，CMP)或其他工艺形成，以抛光介电层244，直到介电层244的顶面实质与第一虚设部分232-1、第二虚设部分234-1、第三虚设部分231-1及第四虚设部分233-1共平面。
在一些实施例中，在化学机械平坦化工艺后，第三虚设部分231-1及第四虚设部分233-1的顶面在介电层244的顶面上小于约14nm。
因为栅极介电层228被蚀刻，以形成具有保护层220的晶体管栅极氧化物，其中保护层220覆盖电阻区213中的浅沟槽绝缘，且电阻区213中的浅沟槽绝缘被保护而不被过度蚀刻。因此，如下所述，不被介电层244覆盖而保持暴露的第三虚设栅极堆叠231及第四虚设栅极堆叠233可被移除，并以例如下述讨论的金属栅极结构取代。如此一来，由于成功形成电性连接金属薄膜226的金属连接，因畸形或未成形的电性连接所导致的制造产量损失可显著降低。
对应图1B的操作118，图2K是根据一些实施例的半导体元件200于不同制造阶段的一个阶段的剖面图，其中半导体元件200包含第一栅极沟渠250(在晶体管区211中)及两个接触窗252及254(在电阻区213中)。如所示，第一栅极沟渠250是通过移除第一虚设栅极堆叠232的第一虚设部分232-1形成，且接触窗252及254是通过移除第三虚设栅极堆叠231及第四虚设栅极堆叠233形成。因此，分别再暴露第一栅极介电层232-2及金属薄膜226的端部。
在一些实施例中，通过进行至少一些下述工艺，可同时形成第一栅极沟渠250及接触窗252/254：形成可移除层(如：光阻层、硬遮罩层等)255于介电层244上，以暴露意图形成第一栅极沟渠250及接触窗252/254的区域，进行一个或多个干式/湿式蚀刻工艺，以移除第一虚设部分232-1、第三虚设部分231-及第四虚设部分233-1，移除可移除层255，以及进行清洁工艺。
对应图1B的操作120，图2L是根据一些实施例的半导体元件200于不同制造阶段的一个阶段的剖面图，其中半导体元件200包含多个金属结构260、262及264。如所示，通过一个或多个导电层再填充第一栅极沟渠250、接触窗252及254，形成金属结构260、262及264，如下所述。在一些实施例中，因为金属结构260可和第一半导体井210、第一栅极介电层232-2及源极/漏极结构238一起形成p型金属氧化半导体场效晶体管，且金属结构260是作为p型金属氧化半导体场效晶体管的金属栅极，金属结构260/262/264在本文中亦称为p型金属结构。
尽管图2L(及后续的附图)所绘示的实施例中，显示p型金属结构260/262/264为单一层，在一些实施例中，p型金属结构260/262/264可包含两个或多个互相堆叠的金属材料层(如：p或n型功函数层、导电层等)。举例而言，p型金属结构260/262/264的每一者包含p型功函数层(一般称为p金属)及导电层，其中导电层是由导电材料形成[如：铝(Al)]，且覆盖p金属。在一些实施例中，p金属的功函数是约为或大于5.2eV。在一实施例中，p金属是由导电材料所形成，其中p金属是选自于由氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)及其组合所组成的一族群。在一些实施例中，p型金属结构260/262/264可通过利用下述沉积技术的一者形成：化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、旋转涂布、电子枪、溅射及/或其他适合的金属材料沉积技术，以用一个或多个上述金属材料层分别覆盖栅极沟渠250及接触窗252及254。
在一些实施例中，在形成p型金属结构260/262/264前，可形成导电接着剂层于金属薄膜226上。导电接着剂层可有效将接着形成于导电接着剂层上的金属薄膜226接着至p型金属结构262/264。在一些实施例中，导电接着剂层可包含一个或多个本领域具有通常知识者所知的导电接着材料，且可通过利用下述沉积技术的一者形成：化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、旋转涂布、电子枪、溅射及/或其他适合的导电接着材料沉积技术。
对应图1C的操作122，图2M是根据一些实施例的半导体元件200于不同制造阶段的一个阶段的剖面图，其中半导体元件200包含第二栅极沟渠266(在晶体管区211中)。如所示，移除第二虚设栅极堆叠234的第二虚设部分234-1，以形成第二栅极沟渠266。因此，暴露第二栅极介电层234-2。
在一些实施例中，第二栅极沟渠266可通过利用下述至少一些沉积技术形成：形成可移除层(如：光阻层、硬遮罩层等)269于介电层244上，以暴露第二栅极沟渠266意图形成的区域，进行一个或多个干式/湿式蚀刻工艺，以移除第二虚设部分234-1，移除可移除层269，以及进行清洁工艺。
对应图1C的操作124，图2N是根据一些实施例的半导体元件200于不同制造阶段的一个阶段的剖面图，其中半导体元件200包含导电层270。如所示，导电层270覆盖晶体管区211及电阻区213的部分，以再填充第二栅极沟渠266。
尽管图2N(及后续的附图)所绘示的实施例显示导电层270为单一层，在一些实施例中，导电层270可包含两个或多个互相堆叠的金属材料层(如：p或n型功函数层、导电层等)。举例而言，导电层270包含n型功函数层(一般称为n金属)及导电层，其中导电层是由导电材料形成[如：铝(Al)]，且覆盖n金属。在一些实施例中，n金属的功函数是约为或小于为4.2eV。在一实施例中，n金属是由导电材料所形成，其中导电材料是选自于由钽(Ta)、钛铝(TiAl)、氮化钛铝(TiAlN)及其组合所组成的一族群。在一些实施例中，导电层270可通过利用下述沉积技术的一者形成：化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、旋转涂布、电子枪、溅射及/或其他适合的金属材料沉积技术，以用一个或多个上述金属材料层分别再填充第二栅极沟渠266。
对应图1C的操作126，图2O是根据一些实施例的半导体元件200于不同制造阶段的一个阶段的剖面图，其中半导体元件200包含金属栅极272。在一些实施例中，金属栅极272是通过利用化学机械研磨工艺形成，以抛光导电层270，直到金属栅极272具有与金属栅极260大致上共平面的顶面。在一些实施例中，这样的顶面275可与每个其他特征(如：244、262、264等)的顶面共平面。在一些实施例中，由于金属栅极272可和第二半导体井214、第二栅极介电层234-2、源极/漏极结构240一起形成n型金属氧化半导体场效晶体管的一部份，金属栅极272在本文中又称为n型金属栅极272。
对应图1C的操作128，虽然未显示，多个接触插塞(如：钨接触插塞)可形成于另一低介电层，其中此低介电层覆盖所抛光的共平面的顶面，以电性耦接导电结构238、240、260、262、264及272的每一者。如此一来，由第一半导体井210、p型金属栅极260、第一栅极介电层232-2及源极/漏极结构238形成的p型金属氧化半导体场效晶体管可通过每个接触插塞电性耦接一个或多个其他电子元件。由第二半导体井214、n型金属栅极272、第二栅极介电层234-2及源极/漏极结构240所形成的n型金属氧化半导体场效晶体管可通过每个接触插塞电性耦接一个或多个其他电子元件，且由金属薄膜226及连接结构262及264所形成的薄膜电阻可通过每个接触插塞电性耦接一个或多个其他电子元件。
尽管薄膜电阻的上述连接结构262及264与p型金属氧化半导体场效晶体管及n型金属氧化半导体场效晶体管的栅极是同时形成，应理解的是，在形成p型金属氧化半导体场效晶体管及n型金属氧化半导体场效晶体管的栅极后形成连接结构262及264[如：在后段(back-end-of-line，BEOL)工艺]仍在本揭露的范围中。再者，尽管上面讨论是指向同时形成p型金属结构260/262/264，再形成n型金属栅极272，应理解的是，交换金属结构260/262/264及金属栅极272的掺杂极性仍在本揭露的范围中。也就是通过使用所揭露的方法100，可同时形成“n型”金属结构260/262/264，再形成“p型”金属栅极。
尽管上述金属薄膜226、连接结构262及264是形成于单一个连续的浅沟槽绝缘结构209上，在另一种实施例中，金属薄膜自浅沟槽绝缘结构横跨半导体基材没有浅沟槽绝缘结构的部分，而延伸至另一浅沟槽绝缘结构，或延伸至同一浅沟槽绝缘结构的其他部分，其中连接结构是形成于在金属薄膜上，且金属薄膜是在至少一浅沟槽绝缘上。
如上进一步讨论的细节，因为晶体管的栅极氧化层的蚀刻有保护层覆盖电阻区中的浅沟槽绝缘，电阻区中的浅沟槽绝缘不过度蚀刻。因此，第三虚设栅极堆叠231及第四虚设栅极堆叠233未被介电层244覆盖，且持续暴露并移除，再以金属栅极结构取代。因此，由于本文所述的工艺特征，因畸形或未成形的电性连接所导致的制造产量损失可显著降低。
一种启迪性态样是一种半导体元件的形成方法。此方法包含形成多个绝缘区于半导体基材上；形成保护层于半导体基材的电阻区中；在形成保护层后，蚀刻栅极介电层，以形成晶体管的第一栅极介电层及第二栅极介电层于半导体基材的晶体管区中；移除保护层；分别形成第一虚设栅极堆叠及第二虚设栅极堆叠于第一栅极介电层及第二栅极介电层上；形成电阻于电阻区中，形成第三虚设栅极堆叠及第四虚设栅极堆叠于电阻上，以及以导电材料取代第一虚设栅极堆叠、第二虚设栅极堆叠、第三虚设栅极堆叠及第四虚设栅极堆叠的每一者。
在一些实施例中，绝缘区是多个浅沟槽绝缘区。
在一些实施例中，保护层包含光阻层。
在一些实施例中，栅极介电层包含材料，且材料具有大于热氧化硅的介电常数。
在一些实施例中，第一虚设栅极堆叠及第二虚设栅极堆叠的至少一部份与第三虚设栅极堆叠及第四虚设栅极堆叠的至少一部份是同时形成。
在一些实施例中，第一虚设栅极堆叠及第二虚设栅极堆叠的至少一部份与第三虚设栅极堆叠及第四虚设栅极堆叠的至少一部份是同时被取代。
在一些实施例中，以导电材料取代第三虚设栅极堆叠及第四虚设栅极堆叠的每一者的操作包含形成导电接着材料于电阻上。
另一种启迪性态样是一种半导体元件的形成方法。方法包含形成多个第一绝缘区于半导体基材的晶体管区中，形成一或多个第二绝缘区于半导体基材的电阻区中，形成栅极介电层于半导体基材的晶体管区及电阻区中，及蚀刻栅极介电层，以形成晶体管的第一栅极介电层及第二栅极介电层于半导体基材的晶体管区中，其中此些第二绝缘区是避免被蚀刻。此方法亦包含形成第一虚设栅极堆叠及第二虚设栅极堆叠于晶体管区中，形成电阻于电阻区中，形成第三虚设栅极堆叠及第四虚设栅极堆叠于电阻上，以及以导电材料取代第一虚设栅极堆叠、第二虚设栅极堆叠、第三虚设栅极堆叠及第四虚设栅极堆叠的每一者。
在一些实施例中，第一虚设栅极堆叠及第二虚设栅极堆叠是多个浅沟槽绝缘区。
在一些实施例中，此些第二绝缘区是通过保护层避免被蚀刻，其中保护层包含光阻层。
在一些实施例中，栅极介电层包含材料，且材料具有大于热氧化硅的介电常数。
在一些实施例中，第一虚设栅极堆叠及第二虚设栅极堆叠的至少一部份与第三虚设栅极堆叠及第四虚设栅极堆叠的至少一部份是同时形成。
在一些实施例中，第一虚设栅极堆叠及第二虚设栅极堆叠的至少一部份与第三虚设栅极堆叠及第四虚设栅极堆叠的至少一部份是同时被取代。
在一些实施例中，以导电材料取代第三虚设栅极堆叠及第四虚设栅极堆叠的每一者的操作包含形成导电接着材料于电阻上。
另一种启迪性态样是一种半导体元件的形成方法。方法包含形成多个绝缘区于半导体基材上，形成电阻于半导体基材的电阻区中，其中电阻具有保护层，形成电阻后，蚀刻栅极介电层，以形成晶体管的第一栅极介电层及第二栅极介电层于半导体基材的晶体管区中，分别形成第一虚设栅极堆叠及第二虚设栅极堆叠于第一栅极介电层及第二栅极介电层上，形成第三虚设栅极堆叠及第四虚设栅极堆叠于电阻上，以及以导电材料取代第一虚设栅极堆叠、第二虚设栅极堆叠、第三虚设栅极堆叠及第四虚设栅极堆叠的每一者。
在一些实施例中，绝缘区是多个浅沟槽绝缘区。
在一些实施例中，保护层包含光阻层。
在一些实施例中，第一虚设栅极堆叠及第二虚设栅极堆叠的至少一部份与第三虚设栅极堆叠及第四虚设栅极堆叠的至少一部份是同时形成。
在一些实施例中，第一虚设栅极堆叠及第二虚设栅极堆叠的至少一部份与第三虚设栅极堆叠及第四虚设栅极堆叠的至少一部份是同时被取代。
在一些实施例中，以导电材料取代第三虚设栅极堆叠及第四虚设栅极堆叠的每一者的操作包含形成导电接着材料于电阻上。上述摘要许多实施例的特征，因此本领域具有通常知识者可更了解本揭露的态样。本领域具有通常知识者应理解利用本揭露为基础可以设计或修饰其他工艺和结构以实现和所述实施例相同的目的及/或达成相同优势。本领域具有通常知识者也应了解与此同等的架构并没有偏离本揭露的精神和范围，且可以在不偏离本揭露的精神和范围下做出各种变化、交换和取代。
在上文描述中及在发明申请专利范围中，可出现诸如“至少一”或“一个或多个”的片语，其后接着元件或特征的一连接清单。术语“及/或”亦可出现在两个或两个以上元件或特征的一清单中。除非通过其中使用此一片语的上下文另外含蓄或明确地反驳，否则此一片语意欲意谓单独列出元件或特征的任一者或结合其他叙述元件或特征的任一者的叙述元件或特征的任一者。举例而言，片语“A及B的至少一者”；“一个或多个A及B”及“A及/或B”各自意欲意谓“单独A、单独B，或A及B一起”。一类似解释亦意欲用于包含三个或三个以上项的清单。举例而言，片语“A、B及C的至少一者”；“一个或多个A、B及C”及“A、B及/或C”各自意欲意谓“单独A、单独B、单独C、A及B一起、A及C一起、B及C一起，或A及B及C一起”。在上文中及在发明申请专利范围中使用术语“基于”意欲意谓“至少部分基于”，使得一未叙述特征或元件亦是可允许的。
上述摘要许多实施例的特征，因此本领域具有通常知识者可更了解本揭露的态样。本领域具有通常知识者应理解利用本揭露为基础可以设计或修饰其他工艺和结构以实现和所述实施例相同的目的及/或达成相同优势。本领域具有通常知识者也应了解与此同等的架构并没有偏离本揭露的精神和范围，且可以在不偏离本揭露的精神和范围下做出各种变化、交换和取代。
Claims (10)
1.一种半导体元件的形成方法，其特征在于，包含：
形成多个绝缘区于一半导体基材上；
形成一保护层于该半导体基材的一电阻区中；
在形成该保护层后，蚀刻一栅极介电层，以形成一晶体管的一第一栅极介电层及一第二栅极介电层于该半导体基材的一晶体管区中；
移除该保护层；
分别形成一第一虚设栅极堆叠及一第二虚设栅极堆叠于该第一栅极介电层及该第二栅极介电层上；
形成一电阻于该电阻区中；
形成一第三虚设栅极堆叠及一第四虚设栅极堆叠于该电阻上；以及
以一导电材料取代该第一虚设栅极堆叠、该第二虚设栅极堆叠、该第三虚设栅极堆叠及该第四虚设栅极堆叠的每一者。
2.如权利要求1所示的半导体元件的形成方法，其特征在于，其中该绝缘区是多个浅沟槽绝缘区。
3.如权利要求1所示的半导体元件的形成方法，其特征在于，其中该保护层包含一光阻层。
4.如权利要求1所示的半导体元件的形成方法，其特征在于，其中该栅极介电层包含一材料，且该材料具有大于热氧化硅的一介电常数。
5.一种半导体元件的形成方法，其特征在于，包含：
形成多个第一绝缘区于一半导体基材的一晶体管区中；
形成一或多个第二绝缘区于该半导体基材的一电阻区中；
形成一栅极介电层于该半导体基材的该晶体管区及该电阻区中；
蚀刻该栅极介电层，以形成一晶体管的一第一栅极介电层及一第二栅极介电层于该半导体基材的该晶体管区中，其中所述多个第二绝缘区是避免被蚀刻；
形成一第一虚设栅极堆叠及一第二虚设栅极堆叠于该晶体管区中；
形成一电阻于该电阻区中；
形成一第三虚设栅极堆叠及一第四虚设栅极堆叠于该电阻上；以及
以一导电材料取代该第一虚设栅极堆叠、该第二虚设栅极堆叠、该第三虚设栅极堆叠及该第四虚设栅极堆叠的每一者。
6.如权利要求5所示的半导体元件的形成方法，其特征在于，其中该第一虚设栅极堆叠及该第二虚设栅极堆叠是多个浅沟槽绝缘区。
7.如权利要求5所示的半导体元件的形成方法，其特征在于，其中所述多个第二绝缘区是通过一保护层避免被蚀刻，且该保护层包含一光阻层。
8.一种半导体元件的形成方法，其特征在于，包含：
形成多个绝缘区于一半导体基材上；
形成一电阻于该半导体基材的一电阻区中，其中该电阻具有一保护层；
形成该电阻后，蚀刻一栅极介电层，以形成一晶体管的一第一栅极介电层及一第二栅极介电层于该半导体基材的一晶体管区中；
分别形成该第一虚设栅极堆叠及该第二虚设栅极堆叠于该第一栅极介电层及该第二栅极介电层上；
形成一第三虚设栅极堆叠及一第四虚设栅极堆叠于该电阻上；以及
以一导电材料取代该第一虚设栅极堆叠、该第二虚设栅极堆叠、该第三虚设栅极堆叠及该第四虚设栅极堆叠的每一者。
9.如权利要求8所示的半导体元件的形成方法，其特征在于，其中该绝缘区是多个浅沟槽绝缘区。
10.如权利要求8所示的半导体元件的形成方法，其特征在于，其中该保护层包含一光阻层。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17/750,185 | 2022-05-20 | ||
| US17/750,185 US20230378244A1 (en) | 2022-05-20 | 2022-05-20 | Semiconductor device having a resistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116761505A true CN116761505A (zh) | 2023-09-15 |
Family
ID=87955891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310097379.1A Pending CN116761505A (zh) | 2022-05-20 | 2023-02-10 | 半导体元件的形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20230378244A1 (zh) |
| CN (1) | CN116761505A (zh) |
-
2022
- 2022-05-20 US US17/750,185 patent/US20230378244A1/en active Pending
-
2023
- 2023-02-10 CN CN202310097379.1A patent/CN116761505A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20230378244A1 (en) | 2023-11-23 |
| TW202347842A (zh) | 2023-12-01 |
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