CN114639644A - 用于半导体器件的散热隔离结构 - Google Patents

用于半导体器件的散热隔离结构 Download PDF

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Abstract

本公开提供了一种用于半导体器件的散热隔离结构。一种结构包括位于衬底的一区域上方的有源器件和与有源器件邻近的散热隔离结构。隔离结构包括位于导热层上方的电介质层。导热层可以包括多晶石墨。导热层提供散热器，其以低导电率为热提供高导热路径。导热层可以延伸到衬底中。衬底可以包括SOI衬底，在这种情况下，导热层可以延伸穿过其的掩埋绝缘体。

Description

用于半导体器件的散热隔离结构
技术领域
本公开涉及半导体器件，更具体地说，涉及在导热层上方具有电介质层的用于半导体器件的散热隔离结构。
背景技术
在半导体器件中积聚的热会劣化性能和可靠性。绝缘体上半导体(SOI)器件特别容易过热，因为离开SOI器件的主要导热路径穿过不良的导热结构。例如，一个主要导热路径竖直向下穿过SOI衬底的相对较厚的掩埋绝缘层。电介质层是不良的热导体。另一主要导热路径穿过经由小钨接触的布线，钨接触也是不良的热导体。已证明为半导体器件提供改善的导热性具有挑战性。
发明内容
本公开的一方面涉及一种结构，其包括：位于衬底的一区域上方的有源器件；以及与所述有源器件邻近的散热隔离结构，其中所述隔离结构包括位于导热层上方的电介质层。
本公开的另一方面包括一种散热隔离结构，其包括：主体，其位于衬底的沟槽中且与所述衬底上的有源器件邻近，所述主体包括：电介质层；以及位于所述电介质层下方的多晶石墨导热层。
本公开的一方面涉及一种方法，其包括：在邻近的半导体有源区之间形成沟槽；在所述沟槽中形成含烃材料；将掺杂剂引入到所述沟槽中的所述含烃材料的至少一部分中以将所述含烃材料的所述至少一部分转化为无序石墨；将所述无序石墨转化为多晶石墨导热层；以及在所述多晶石墨导热层上方形成电介质层。
通过下面对本公开的实施例的更具体的描述，本公开的上述以及其他特征将变得显而易见。
附图说明
将参考以下附图详细地描述本公开的实施例，其中相同的参考标号表示相同的元件，并且其中：
图1示出了根据本公开的实施例的在金属氧化物半导体(MOS)环境中包括散热隔离结构的结构的横截面图。
图2示出了根据本公开的实施例的方法的步骤的横截面图。
图3示出了根据本公开的实施例的方法的步骤的横截面图。
图4示出了根据本公开的实施例的在双极结型晶体管环境中包括散热隔离结构的结构的横截面图。
图5示出了根据本公开的实施例的包括散热隔离结构的结构的平面图。
图6示出了根据本公开的其他实施例的包括散热隔离结构的结构的平面图。
图7示出了根据本公开的实施例的包括散热隔离结构的结构的横截面图。
图8示出了根据本公开的其他实施例的包括散热隔离结构的结构的横截面图，该结构具有较宽的栅极导体并且栅极导体的端部在散热隔离结构上方延伸。
图9示出了根据本公开的又一些实施例的包括延伸到SOI衬底的基底半导体衬底中的散热隔离结构的结构的横截面图。
图10示出了根据本公开的实施例的包括热耦合到硅通孔的散热隔离结构的结构的横截面图。
图11示出了根据本公开的其他实施例的包括热耦合到硅通孔的散热隔离结构的结构的横截面图。
图12示出了根据本公开的又一些实施例的包括位于SOI衬底的SOI层上方的散热隔离结构的结构的横截面图。
图13示出了根据本公开的附加实施例的在双极环境中且在体半导体衬底上方包括散热隔离结构的结构的横截面图。
图14示出了根据本公开的实施例的在双极环境中且在体半导体衬底上方包括散热隔离结构的结构的横截面图。
图15示出了根据本公开的其他实施例的在横向双极环境中且在SOI衬底上方包括散热隔离结构的结构的横截面图。
应注意，本公开的附图不一定按比例绘制。附图仅旨在描绘本公开的典型方面，因此不应被视为对本公开的范围进行限制。在附图中，相似的标号表示附图之间的相似元件。
具体实施方式
在下面的描述中，参考了形成说明书一部分的附图，并且在附图中以图示的方式示出了可以实践本教导的特定示例性实施例。这些实施例的描述足够详细以使本领域技术人员能够实践本教导，并且应当理解，在不脱离本教导的范围的情况下，可以使用其他实施例并且可以进行更改。因此，以下描述仅是说明性的。
将理解，当诸如层、区域或衬底的元素被称为位于另一元素“上”或“上方”时，它可以直接地位于另一元素上、或者也可以存在中间元素。与此形成对比，当元素被称为“直接位于另一元素上”或“直接位于另一元素上方”时，不存在任何中间元素。还应当理解，当一个元素被称为“被连接”或“被耦接”到另一元素时，它可以被直接地连接或耦接到另一元素、或者可以存在中间元素。与此形成对比，当一个元素被称为“被直接连接”或“被直接耦接”到另一元素时，不存在任何中间元素。
说明书中对本公开的“一个实施例”或“实施例”及其的其他变型的提及意味着结合该实施例描述的特定特征、结构、特性等被包括在本公开的至少一个实施例中。因此，短语“在一个实施例中”或“在实施例中”以及出现在说明书各处的任何其他变型不一定都指同一实施例。应当理解，例如在“A/B”、“A和/或B”以及“A和B中的至少一个”的情况下使用“/”、“和/或”和“至少一个”中的任一个旨在包含仅选择第一个列出的选项(a)、或仅选择第二个列出的选项(B)、或同时选择这两个选项(A和B)。作为其他示例，在“A、B和/或C”和“A、B和C中的至少一个”的情况下，这些短语旨在包含仅选择第一个列出的选项(A)、或仅选择第二个列出的选项(B)、或仅选择第三个列出的选项(C)、或仅选择第一个和第二个列出的选项(A和B)、或仅选择第一个和第三个列出的选项(A和C)、或仅选择第二个和第三个列出的选项(B和C)、或选择所有这三个选项(A和B和C)。如本领域普通技术人员显而易见的，该情况可扩展用于所列出的许多项。
本公开的实施例提供了一种结构，该结构包括位于衬底的一区域上方的有源器件和与有源器件邻近的散热隔离结构。隔离结构包括位于导热层上方的电介质层。导热层可以包括多晶石墨。导热层提供散热器(heat sink)，其以低导电率为热提供高导热路径。导热层可以延伸到衬底中以将热引导到其中。衬底可以包括SOI衬底，在这种情况下，导热层可以可选地延伸穿过其的掩埋绝缘层。散热隔离结构提供穿过电介质层的短路径传导，不需要其他解决方案的电/寄生成本。
图1示出了根据本公开的实施例的结构100的横截面图。结构100包括位于衬底104的一区域上方的有源器件102。结构100还包括与有源器件102(示出了三个)邻近的至少一个散热隔离结构110(示出了两个)。散热隔离结构110包括位于导热层114上方的电介质层112。衬底104可以包括体半导体衬底(图1中未示出，参见图13-15)或者绝缘体上半导体(SOI)衬底116。SOI衬底116包括分层的半导体-绝缘体-半导体衬底，来代替更常规的硅衬底(体衬底)。SOI衬底116包括位于基底半导体衬底122上方的掩埋绝缘层120上方的绝缘体上半导体(SOI)层118。基底半导体衬底122也可称为处理晶片。SOI层118和基底半导体衬底122可以包括但不限于：硅、锗、硅锗、碳化硅以及基本上由具有由化学式AlX1GaX2InX3AsY1PY2NY3SbY4限定的组成的一种或多种III-V族化合物半导体构成的那些，其中X1、X2、X3、Y1、Y2、Y3和Y4表示相对比例，其分别大于或等于零并且X1+X2+X3+Y1+Y2+Y3+Y4＝1(1为总相对摩尔量)。其他合适的衬底包括具有组成ZnA1CdA2SeB1TeB2的II-VI族化合物半导体，其中A1、A2、B1和B2是相对比例，其分别大于或等于零并且A1+A2+B1+B2＝1(1为总摩尔量)。掩埋绝缘层120可以包括任何合适的电介质，例如但不限于二氧化硅，即，形成掩埋氧化物(BOX)层。一部分或整个半导体衬底可能发生应变。掩埋绝缘层120和SOI层118的精确厚度可随预期应用而广泛地变化。
在图1中，散热隔离结构110位于SOI层118的两个部分之间，即，通过该结构电隔离的两个半导体有源区124A-B或124B-C之间。在图1中，散热隔离结构110(例如，其导热层114)延伸穿过掩埋绝缘层120。导热层114接触基底半导体衬底122，从而提供从有源器件102到基底半导体衬底122的导热路径。(热传输在各种图中使用较粗的线型箭头表示)。导热层114的上表面126不与SOI层118的上表面128共面。在图1中，SOI层118的上表面128位于导热层114的上表面126上方。
结合图1，图2-3示出了根据本公开的一个实施例的形成散热隔离结构110的方法。出于描述的目的，将相对于金属氧化物半导体(MOS)环境来描述该方法。然而，应当理解，该方法以及本公开的其他教导同样适用于双极型器件和/或BiCMOS器件—参见图4和图13-15。图2示出了包括SOI衬底104的初始结构130，如本文所述。示出了在例如通过图案化掩模和蚀刻形成半导体有源区124A-C之后并且在氧化物衬里沉积之后的初始结构130。因此，SOI层118被分成邻近的半导体有源区124A-C。
图2还示出了根据本公开的实施例的方法的多个步骤。图2示出了在邻近的半导体有源区124A-B和124B-C之间形成沟槽132。沟槽132可以以任何现在已知的或以后开发的方式(例如，图案化掩模和蚀刻)形成在SOI衬底116内。沟槽132例如可以位于通常需要沟槽隔离来电隔离SOI层118内的半导体有源区124A-C的位置。沟槽132可以在SOI衬底104中形成到任何所需深度，其中导热层114被期望延伸到该深度。在图2中，类似于通常用于浅沟槽隔离的那样，沟槽132延伸穿过掩埋绝缘层120到达基底半导体衬底122。在其他实施例中，类似于通常用于深沟槽隔离的那样，沟槽132可以延伸到基底半导体衬底122中(图8)，或者沟槽132可以延伸到掩埋绝缘层120的顶部(图7)。如本文还将描述的，也可以控制沟槽132的宽度以选择导热层114的宽度。
蚀刻通常是指从衬底(或形成在衬底上的结构)中去除材料，并且通常利用在适当位置处的掩模来执行，以便选择性地从衬底的特定区域中去除材料，同时使得在衬底的其他区域中的材料不受影响。通常有两类蚀刻：(i)湿式蚀刻和(ii)干式蚀刻。湿式蚀刻利用溶剂(例如酸)执行，可以选择溶剂的选择性地溶解给定材料(例如氧化物)而同时使另一材料(例如多晶硅)保持相对完整的能力。这种选择性蚀刻给定材料的能力是许多半导体制造工艺的基础。湿式蚀刻通常各向同性地蚀刻均质材料(例如氧化物)，但是湿式蚀刻也可以各向异性地蚀刻单晶材料(例如硅晶片)。干式蚀刻可以利用等离子体执行。等离子体系统可以通过调整等离子体参数以若干种模式工作。普通等离子体蚀刻会产生中性带电的高能自由基，这些高能自由基在晶片表面发生反应。由于中性粒子从所有角度攻击晶片，因此该工艺是各向同性的。离子铣削或溅射蚀刻用稀有气体的高能离子轰击晶片，稀有气体的高能离子大致从一个方向接近晶片，因此该工艺是高度各向异性的。反应离子蚀刻(RIE)在介于溅射和等离子蚀刻之间的条件下操作，可用于产生深而窄的特征，诸如沟槽132。例如使用任何灰化工艺从图2中去除用于形成沟槽132的掩模。
图2还示出了在沟槽132中形成含烃材料134。含烃材料134可以包括含烃的任何材料，例如某些正性抗蚀剂材料或抗反射涂层(ARC)，其在被相对较重的离子(例如，氩(Ar)等惰性元素)进行离子注入时石墨化。例如，含烃材料114可以包括正性抗蚀剂材料，例如有机平坦化层(OPL)。可以以任何现在已知的或以后开发的方式沉积含烃材料134。“沉积”可以包括适合于待沉积的材料的任何现在已知的或以后开发的技术，其中包括但不限于例如：化学气相沉积(CVD)、低压CVD(LPCVD)、等离子体增强CVD(PECVD)、亚常压(semi-atmosphere)CVD(SACVD)和高密度等离子体CVD(HDPCVD)、快速热CVD(RTCVD)、超高真空CVD(UHVCVD)、有限反应处理CVD(LRPCVD)、金属有机CVD(MOCVD)、溅射沉积、离子束沉积、电子束沉积、激光辅助沉积、热氧化、热氮化、旋涂法、物理气相沉积(PVD)、原子层沉积(ALD)、化学氧化，分子束外延(MBE)、电镀、蒸镀。这里，例如，可以通过旋涂应用形成含烃材料134。
图2还示出了形成掩模136、暴露沟槽132中的含烃材料134的部分138。掩模136暴露期望在此处形成导热层114的部分138。在一个实施例中，如图2所示，部分138可以具有比典型的沟槽隔离小的宽度，即，SOI层118中有源区124A-B或124B-C之间的宽度。在其他实施例中，部分138可以具有与典型的沟槽隔离相同的宽度，即，SOI层118中有源区124之间的整个宽度—参见图7。在任一情况下，部分138与半导体有源区124A-C中的至少一个邻近，从而允许有源区124A-C和形成在部分138中的导热层114之间的热传导。
图3示出了在多个步骤之后的结构的横截面图，这些步骤包括将掺杂剂引入(直箭头，例如离子注入)到含烃材料134(图2)的至少一部分138(图2)中，以将含烃材料的该至少一部分转化为无序石墨。在通过注入掺杂的情况下，指定剂量和能级和/或可以指定最终掺杂水平。可以通过每平方厘米原子数(atoms/cm2)和能级(以keV(千电子伏特)为单位指定)来指定剂量，从而得到每立方厘米原子数(atoms/cm3)的掺杂水平(衬底中的浓度)。原子数通常以指数表示法指定，其中“3E15”之类的数字表示3乘以10的15次幂，或者“3”后跟15个零(3,000,000,000,000,000)。例如，每立方厘米(cm3)的水中大约有1E23(100,000,000,000,000,000,000)个氢和氧原子。掺杂的一个示例是注入剂量约为1E15至1E16 atoms/cm2、能量约为500至1000keV的氩(Ar)，以产生1E17至1E18 atoms/cm3的掺杂水平(atoms/cm3也可以写成cm3)。尽管示出为延伸至含烃材料134的整个深度，但可选择注入剂量和能级以创建在含烃材料134(图2)中到达任何期望深度的导热层114。在非限制性示例中，能量和剂量可以是900keV和5e14cm3；500kev和2e15 cm3；和/或130keV和1e16 cm3。
图3还示出了将无序石墨转化(曲线的箭头)为多晶石墨140，从而创建导热层114。该转化可以包括退火，例如快速热退火(RTA)工艺，并且该转化可以具有创建多晶石墨140所需的任何温度和持续时间。在一个非限制性示例中，温度可以是至少900摄氏度，并且持续大约为5分钟。导热层114可以具有至少50欧姆-厘米的电阻率。图3还示出了例如使用已知的灰化技术或用于含烃材料的适当湿蚀刻，来从沟槽132的上部去除掩模136和含烃材料134(图2)的剩余部分，从而留下多晶石墨导热层114。
返回图1，电介质层112形成在多晶石墨导热层114上方以完成散热隔离结构110。电介质层112可以通过用于所选材料的任何适当的沉积技术形成。电介质层112可以包括任何现在已知的或以后开发的用于提供电绝缘的物质，例如可以包括：氮化硅(Si3N4)、氧化硅(SiO2)(已示出)、氟化SiO2(FSG)、氢化碳氧化硅(SiCOH)、多孔SiCOH、硼磷硅酸盐玻璃(BPSG)、倍半硅氧烷、包括硅(Si)、碳(C)、氧(O)和/或氢(H)原子的碳(C)掺杂氧化物(即，有机硅酸盐)、热固性聚亚芳基醚、旋涂含硅碳聚合物材料、近无摩擦碳(NFC)或它们构成的层。在一个特定示例中，电介质层112可以包括氧化硅。
图1还示出了包括形成栅极导体142(示出了三个)的后续处理。在一个非限制性示例中，栅极导体142可以包括多晶硅。在另一示例中，栅极导体142可以包括金属栅极。尽管为清楚起见示出为单一材料，但金属栅极可以包括用于提供晶体管的栅极端子的一个或多个导电部件。例如，金属栅极可以包括高介电常数(高K)层、功函数金属层和导体层(为了清楚起见未全部示出)。高K层可以包括任何现在已知的或以后开发的通常用于金属栅极的高K材料，例如但不限于：金属氧化物，其例如氧化钽(Ta2O5)、氧化钡钛(BaTiO3)、氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)，或金属硅酸盐，其例如氧化铪硅(HfA1SiA2OA3)或氧氮化铪硅(HfA1SiA2OA3NA4)，其中A1、A2、A3和A4表示相对比例，每一者大于或等于零并且A1+A2+A3+A4(1为总相对摩尔量)。取决于用于NFET器件还是PFET器件，功函数金属层可以包括各种金属，但例如可以包括：铝(Al)、锌(Zn)、铟(In)、铜(Cu)、铟铜(InCu)、锡(Sn)、钽(Ta)、氮化钽(TaN)、碳化钽(TaC)、钛(Ti)、氮化钛(TiN)、碳化钛(TiC)、TiAlC、TiAl、钨(W)、氮化钨(WN)、碳化钨(WC)、多晶硅(poly-Si)和/或它们的组合。导体层可以包括任何现在已知的或以后开发的栅极导体，例如铜(Cu)。也可以在栅极上方形成例如氮化物的栅极帽(未示出)。栅极导体142还可以包括位于其周围的间隔物，例如氮化硅。可以使用任何现在已知的或以后开发的IC制造技术(例如，材料沉积、使用掩模的光刻图案化和蚀刻等)在衬底104上方形成栅极导体142。结构100包括MOS晶体管144形式的有源器件102。如本领域所理解的，并且如本文将描述的，在结构100用于双极型晶体管146(图4)的情况下，有源区结构和/或其子部件可以变化。
散热隔离结构110可以以图1所示之外的多种替代布置来提供，其中的一些在下文中被图示和描述。
散热隔离结构110与有源器件102邻近。如图5-6的平面图所示，散热隔离结构110还可以围绕有源器件102。在图5中，散热隔离结构110的链接阵列围绕有源区124，并且在图6中，单独的散热隔离结构110围绕单独的有源区124。有源器件102或有源区124的任何布置都可以通过散热隔离结构110电隔离，这类似于沟槽隔离。
如上所述，图4示出了用于双极型晶体管146的散热隔离结构110，并且在该示例中更具体地用于双极结型晶体管(BJT)。这里，散热隔离结构110延伸以接触基底半导体衬底122，其中一个结构110与集电极150的一(左)部分邻近，另一结构110与集电极152的另一(右)部分邻近。发射极154位于基极156上方。
图7示出了MOS环境中的散热隔离结构110的横截面图，其中导热层114位于掩埋绝缘层120直接上方，即，彼此接触。在这种情况下，图2中的沟槽132未延伸到掩埋绝缘层120中或穿过掩埋绝缘层120，而是仅到达其表面。图7还示出了与散热隔离结构110邻近的接触160。接触160可以位于任何空间，允许以最小的寄生损耗向邻近的有源区124和例如基底半导体衬底122和/或位于栅极导体142上方的后段制程互连层(虚线框)提供额外的导热性。可以提供任意数量的接触160。虽然为了清楚起见没有在所有实施例中示出，但是针对导热性而提供的接触160可以在本文描述的任何实施例中采用。可以使用任何现在已知的或以后开发的工艺形成接触160，例如图案化掩模、蚀刻接触开口到相应的深度、以及在开口中形成导体。导体可以包括难熔金属衬里和接触金属。难熔金属衬里(为清楚起见未标记)例如可以包括钌(Ru)、钽(Ta)、钛(Ti)、钨(W)、铱(Ir)、铑(Rh)和铂(Pt)等或它们的混合物。接触金属可以是任何现在已知的或以后开发的接触金属，例如但不限于铜(Cu)或钨(W)；或者它可以包括多晶硅。
图7还示出了具有比图1所示的范围更宽的导热层114。该配置可以通过使图2所示的由掩模136暴露的部分138加宽以暴露沟槽132的整个宽度来制造。这里，在完成相对于图1-3描述的步骤之后，导热层114在其中形成有含烃材料134的沟槽132的至少上部的整个宽度上延伸。如将容易认识到的，可根据本文所述的方法形成任何宽度和/或深度的导热层114。
图8示出了与图1类似的在MOS环境中的散热隔离结构110的横截面图，但是示出了栅极导体142也可以建立在散热隔离结构110上方。这里，栅极导体142的端部在散热隔离结构110上方延伸。
图9-11示出了在MOS环境中的散热隔离结构110的横截面图，其中导热层114延伸到基底半导体衬底122中。这里，导热层114可以将热直接传导到基底半导体衬底122中。图9示出了延伸到基底半导体衬底122中的导热层114；图10示出了两个散热隔离结构110，其导热层114延伸到基底半导体衬底122中，其中导热层114各自的下表面162接触基底半导体衬底122中的相应半导体通孔(through semiconductor via)(TSV)164；以及图11示出了两个散热隔离结构110，其导热层114延伸到基底半导体衬底122中，其中导热层114的下表面162接触基底半导体衬底122中的单个TSV 164。TSV 164提供穿过和/或离开基底半导体衬底122的额外的导热性。TSV 164可以使用任何现在已知的或以后开发的工艺形成。可以采用接触TSV 164的任何布置的导热层114。图9-11的实施例中的导热层114的形成可能需要多次将含烃材料134施加到沟槽内并且对其进行注入(如相对于图2-3所描述的)以实现期望的厚度。
图12示出了另一实施例的横截面图，其中散热隔离结构110位于SOI层118中的有源区124A-C之间的沟槽隔离166(例如，氧化硅)上方。这里，电介质层112通过导热层114上方的氮化物层168形成。接触160可以为下方的基底半导体衬底122和/或上方的BEOL层169提供额外的导热性。图12的实施例可以类似于相对于图1-3所描述的来形成，但没有沟槽132并且含烃材料134形成在沟槽隔离166上方。图2中的掩模136将暴露SOI层118和其中的沟槽隔离166上方的具有任何期望宽度的部分138。
图13-15示出了位于体半导体衬底170上方的在双极环境中的散热隔离结构110的其他实施例的横截面图。图13示出了位于基极172(其上方具有发射极174)下方且位于体半导体衬底170上方的散热隔离结构110。图14示出了位于基极176(其上方具有发射极178)下方且位于体半导体衬底170上方的沟槽隔离179上方的散热隔离结构110。图15示出了位于SOI衬底116中的散热隔离结构110，该衬底116具有横向双极型晶体管180及其邻近的NPN部分182(虚线框)。NPN部分182位于SOI衬底116的SOI层118(示出为大部分由沟槽隔离和NPN部分182代替)中。
如图1所示，实施例还包括散热隔离结构110，其位于衬底104的沟槽132中且与衬底上的有源器件102邻近，并且包括主体190，该主体190包括：电介质层112和位于电介质层112下方的多晶石墨导热层114。如本文所述，衬底104可以是SOI衬底116的形式并且包括位于基底半导体衬底122上方的掩埋绝缘层120上方的SOI层118。替代地，衬底104可以包括体半导体衬底170(图13-14)。主体190可以延伸穿过掩埋绝缘层120，并且如图5-6所示，主体190可以围绕有源器件102。替代地，主体190可以位于掩埋绝缘体层120上方，或穿过它并接触衬底104(例如，基底半导体衬底122)，或穿过它并进入衬底104中。如图10-11所示，多晶石墨导热层114的下表面162可以接触衬底104(例如，基底半导体衬底122)中的TSV 164。多晶石墨导热层114可以具有至少约50欧姆-厘米的电阻率。
虽然这里已经描述了本公开的分立实施例，但要强调的是，每个实施例的各种特征可以用于其他实施例中，以达到这里没有明确描述但在本公开范围内的布置。
散热隔离结构110的实施例提供穿过电介质的短路径传导，而不需要其他解决方案的电/寄生成本。更具体地，多晶石墨导热层114提供了与SOI或体衬底中的有源器件邻近的散热器材料。导热层114可以在各种位置处创建和以各种布置来创建，例如，掩埋绝缘体106之上或之内和/或有源器件周围的环，以将热从器件传导出去，并且可能朝向与基底衬底和/或BEOL层热连通的接触。在任一情况下，热传导具有以最小的电/寄生损耗通过更好的热导体的穿过电介质的较短路径。
上述方法用于集成电路芯片的制造。所得到的集成电路芯片可以由制造商以原始晶片形式(即，作为具有多个未封装芯片的单个晶片)，作为裸芯或以封装形式分发。在后一种情况下，芯片以单芯片封装(例如塑料载体，其引线固定到主板或其它更高级别的载体)或多芯片封装(例如陶瓷载体，其具有表面互连和/或掩埋互连)的形式被安装。在任何情况下，芯片然后与其它芯片、分立电路元件和/或其它信号处理器件集成，作为(a)中间产品(例如主板)或(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，从玩具和其它低端应用到具有显示器、键盘或其它输入设备以及中央处理器的高级计算机产品。
本文使用的术语仅用于描述特定实施例的目的，并不旨在限制本公开。如本文所使用的，单数形式“一”、“一个”和“该”也旨在包括复数形式，除非上下文另有明确说明。将进一步理解，当在本说明书中使用时，术语“包括”和/或“包含”规定所述特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或它们构成的组的存在或者添加。“可选的”或“可选地”表示随后描述的事件或情况可能发生或可能不发生，并且该描述包括事件发生的情况和事件不发生的情况。
在整个说明书和权利要求书中使用的近似语言可以被用于修饰任何定量表示，该定量表示可以允许在不导致其相关的基本功能变化的情况下改变。因此，由诸如“约”、“大约”和“基本上”的一个或多个术语修饰的值不限于指定的精确值。在至少一些情况下，近似语言可以对应于用于测量值的仪器的精度。在本文以及整个说明书和权利要求书中，范围限制可以被组合和/或互换，这样的范围被识别并且包括含在其中的所有子范围，除非上下文或语言另有说明。应用于范围的特定值的“近似”适用于两个值，并且除非另外取决于测量值的仪器的精度，否则可指示所述值的+/-10％。
以下权利要求中的所有装置或步骤加功能元件的对应结构、材料、动作和等同物旨在包括结合具体要求保护的其它要求保护的要素执行功能的任何结构、材料或动作。已经出于说明和描述的目的给出了对本公开的描述，但是该描述并不旨在是穷举的或将本公开限制于所公开的形式。在不脱离本公开的范围和精神的情况下，许多修改和变化对于本领域的普通技术人员将是显而易见的。选择和描述实施例是为了最好地解释本公开的原理和实际应用，并且使本领域的其他技术人员能够理解本公开的具有适合于预期的特定用途的各种修改的各种实施例。

Claims (20)

1.一种结构，包括：
位于衬底的一区域上方的有源器件；以及
与所述有源器件邻近的散热隔离结构，其中所述隔离结构包括位于导热层上方的电介质层。
2.根据权利要求1所述的结构，其中，所述衬底包括位于基底半导体衬底上方的掩埋绝缘层上方的绝缘体上半导体SOI层。
3.根据权利要求2所述的结构，其中，所述散热隔离结构位于所述SOI层的两个部分之间。
4.根据权利要求2所述的结构，其中，所述导热层位于所述掩埋绝缘层直接上方。
5.根据权利要求2所述的结构，其中，所述导热层的上表面不与所述SOI层的上表面共面。
6.根据权利要求2所述的结构，其中，所述散热隔离结构延伸穿过所述掩埋绝缘层。
7.根据权利要求6所述的结构，其中，所述导热层的下表面接触所述基底半导体衬底中的半导体通孔TSV。
8.根据权利要求1所述的结构，其中，所述导热层具有至少50欧姆-厘米的电阻率。
9.根据权利要求1所述的结构，其中，所述导热层包括多晶石墨。
10.根据权利要求1所述的结构，还包括与所述散热隔离结构邻近的接触。
11.根据权利要求1所述的结构，其中，所述有源器件是金属氧化物半导体MOS晶体管。
12.根据权利要求1所述的结构，其中，所述有源器件是双极型晶体管。
13.根据权利要求1所述的结构，其中，所述散热隔离结构围绕所述有源器件。
14.一种散热隔离结构，包括：
主体，其位于衬底的沟槽中且与所述衬底上的有源器件邻近，所述主体包括：
电介质层；以及
位于所述电介质层下方的多晶石墨导热层。
15.根据权利要求14所述的散热隔离结构，其中，所述衬底包括位于基底半导体衬底上方的掩埋绝缘层上方的绝缘体上半导体SOI，其中所述主体延伸穿过所述掩埋绝缘层。
16.根据权利要求15所述的散热隔离结构，其中，所述多晶石墨导热层的下表面接触所述基底半导体衬底中的半导体通孔TSV。
17.根据权利要求15所述的散热隔离结构，其中，所述多晶石墨导热层具有至少50欧姆-厘米的电阻率。
18.根据权利要求15所述的散热隔离结构，其中，所述主体围绕所述有源器件。
19.一种方法，包括：
在邻近的半导体有源区之间形成沟槽；
在所述沟槽中形成含烃材料；
将掺杂剂引入到所述沟槽中的所述含烃材料的至少一部分中以将所述含烃材料的所述至少一部分转化为无序石墨；
将所述无序石墨转化为多晶石墨导热层；以及
在所述多晶石墨导热层上方形成电介质层。
20.根据权利要求19所述的方法，其中，所述含烃材料包括正性抗蚀剂材料。
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