CN114664739A - 半导体器件、集成电路及其制造方法 - Google Patents

半导体器件、集成电路及其制造方法 Download PDF

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semiconductor device
semiconductor
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洪以则
周昂升
江宏礼
陈自强
郑兆钦
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开实施例提供一种半导体器件、集成电路及其制造方法。一种半导体器件包括栅极层、沟道材料层、第一介电层及多个源极/漏极端子。栅极层设置在衬底之上。沟道材料层设置在栅极层之上，其中沟道材料层的材料包括第一低维材料。第一介电层位于栅极层与沟道材料层之间。多个源极/漏极端子与沟道材料层接触，其中沟道材料层至少局部地设置在多个源极/漏极端子之间且位于栅极层之上，且栅极层设置在衬底与多个源极/漏极端子之间。

Description

半导体器件、集成电路及其制造方法
技术领域
本发明实施例是有关于一种半导体器件、集成电路及其制造方法。
背景技术
半导体器件及电子组件的尺寸缩小的发展使得向给定体积中整合更多的器件及组件成为可能，且实现各种半导体器件和/或电子组件的高整合密度。
发明内容
本发明实施例提供一种半导体器件包括栅极层、沟道材料层、第一介电层及多个源极/漏极端子。所述栅极层设置在衬底之上。所述沟道材料层设置在所述栅极层之上，其中所述沟道材料层的材料包括第一低维材料。所述第一介电层夹置在所述栅极层与所述沟道材料层之间。所述多个源极/漏极端子与所述沟道材料层接触，其中所述沟道材料层至少局部地夹置在所述多个源极/漏极端子之间且位于所述栅极层之上，且所述栅极层设置在所述衬底与所述多个源极/漏极端子之间。
本发明实施例提供一种集成电路包括半导体衬底、第一内连线结构、第一半导体器件及第二内连线结构。所述第一内连线结构设置在所述半导体衬底之上。所述第一半导体器件设置在所述第一内连线结构之上，其中所述第一半导体器件包括：导电层，设置在所述第一内连线结构之上且电耦合到所述第一内连线结构；介电层，设置在所述导电层上；半导体层，设置在所述介电层之上，其中所述半导体层的材料包括低维材料；以及多个导电端子，与所述半导体层接触。所述半导体层夹置在所述多个导电端子之间且位于所述导电层之上，且所述导电层设置在所述第一内连线结构与所述多个导电端子之间。所述第二内连线结构设置在所述第一半导体器件之上且电耦合到所述多个导电端子，其中所述第一半导体器件设置在所述第一内连线结构与所述第二内连线结构之间，且所述第一内连线结构设置在所述第一半导体器件与所述半导体衬底之间。
本发明实施例提供一种制造半导体器件的方法包括以下步骤：在衬底之上形成栅极层；在所述栅极层之上沉积第一介电层；使用第一低维材料在所述第一介电层之上形成沟道材料层，所述第一介电层夹置在所述沟道材料层与所述栅极层之间；以及在所述沟道材料层之上形成多个源极/漏极端子，所述沟道材料层至少局部地夹置在所述多个源极/漏极端子之间且位于所述栅极层之上，并且所述栅极层夹置在所述衬底与所述多个源极/漏极端子之间。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并未按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1是示出根据本公开一些实施例的制造半导体器件的方法的流程图。
图2到图7是示出根据本公开一些实施例的制造半导体器件的方法的示意性剖视图。
图8是图7中所绘示的半导体器件的示意性平面图。
图9是示出根据本公开一些替代实施例的半导体器件的示意性剖视图。
图10是图9中所绘示的半导体器件的示意性平面图。
图11是示出根据本公开一些实施例的半导体器件的示意性剖视图。
图12是图11中所绘示的半导体器件的示意性平面图。
图13是示出根据本公开一些替代实施例的半导体器件的示意性剖视图。
图14是图13中所绘示的半导体器件的示意性平面图。
图15是示出根据本公开一些替代实施例的半导体器件的示意性剖视图。
图16是示出根据本公开一些替代实施例的半导体器件的示意性剖视图。
图17是示出根据本公开一些替代实施例的半导体器件的示意性剖视图。
图18是示出根据本公开一些替代实施例的半导体器件的示意性剖视图。
图19是示出根据本公开一些实施例的其中具有半导体器件的集成电路的一部分的剖视图。
[符号的说明]
10A、10B、10C、10D、20A、20B、20C、20D：半导体器件
30：PMOS晶体管
40：NMOS晶体管
56：抗蚀剂层
56h、110h、OP：开口
100、200：下伏结构
102：隔离结构
104：连接结构
110：隔离层
120：导电层
130、150、150a、170、206：介电层
140、140a：半导体层
160：导电端子
202：衬底
204：隔离结构
208：接触插塞
210：半导体衬底
220、230：内连线结构
221、223、225、227、231、233：绝缘层
222、226、232：导通孔
224、228、234：导电迹线
310、410：栅极结构
312、412：栅极电极
314、414：栅极介电层
316、416：栅极间隔件
320、420：源极/漏极区
330：n阱区
430：p阱区
1000：方法
2000：集成电路(IC)
A-A’：线
DR：器件区
EC：边缘接触
L1、Lw-1：堆积层
P1、P2、RA：区域
R1、R2：凹槽
S1、S2、S3、S4：侧面
S10、S20、S30、S40、S50、S60、S70：步骤
S130t、S140t、S150t、S160t：顶表面
S140b、S150b、S160b：底表面
SW140、SW150、SW160：侧壁
T130、T140、T150：厚度
VC：垂直接触
X、Y、Z：方向
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件、值、操作、材料、排列等的具体实例以简化本公开。当然，这些仅为实例且并非旨在进行限制。预期存在其他组件、值、操作、材料、排列等。举例来说，在以下说明中，在第二特征之上或第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中在第一特征与第二特征之间可形成附加特征从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复使用参考编号和/或字母。此种重复使用是为了简明及清晰起见，且自身并不表示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在…之下(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示一个元件或特征与另一(其他)元件或特征的关系。除了图中所绘示的取向以外，所述空间相对性用语还旨在囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地作出解释。
另外，为易于说明，本文中可使用例如“第一(first)”、“第二(second)”、“第三(third)”、“第四(fourth)”等用语来阐述图中所示相似或不同的元件或特征，且可依据存在的次序或说明的上下文而互换地使用。
应理解，本公开的以下实施例提供可在各种各样的特定上下文中实施的可应用概念。本文中所论述的具体实施例仅为例示性的且涉及包含多于一种类型的半导体器件的整合结构(integration structure)，并且不旨在限制本公开的范围。举例来说，本公开的实施例阐述一个或多个半导体器件(例如晶体管)以及具有一个或多个此种半导体器件的一个或多个整合结构(例如集成电路结构)的示例性制造工艺。在本公开中，集成电路结构可被称为(半导体)集成电路或(半导体)集成电路结构。本公开的某些实施例涉及一种包括半导体晶体管及其他半导体器件的整合结构。示例性制造工艺中采用的衬底和/或晶片可包括一种或多种类型的集成电路或一种或多种类型的位于集成电路中的电子组件。半导体器件可形成在块状半导体衬底(bulk semiconductor substrate)或绝缘体上硅/锗衬底(silicon/germanium-on-insulator substrate)之上。在实施例中，制造方法是晶片级封装工艺的一部分。所述实施例旨在提供进一步的阐释，但并不用于限制本公开的范围。举例来说，一些动作可以通过不同的次序进行和/或与除本文中所示出和/或阐述的动作或事件以外的其他动作或事件同时进行。此外，可能并非需要所有所示出的动作来实施本文中所作说明的一个或多个方面或实施例，且本文中所绘示的动作中的一者或多者可以一个或多个单独的动作和/或阶段施行。
根据各种示例性实施例，提供一种半导体器件、具有所述半导体器件的集成电路(integrated circuit，IC)及其制造方法。在具体说明所示实施例之前，将大体说明所公开实施例的某些有利特征及方面。为实现高器件密度，可在IC的后端工艺(back-end-of-the-line，BEOL)结构处采用呈平面状(planar-like)场效晶体管(field effect transistor，FET)(平面状FET)形式的半导体器件。以下阐述的是以低维材料(low dimensionmaterial)充当沟道层的后侧栅极(back-gated)平面状FET的半导体器件，其中低维材料能够在FET的操作期间抑制与相邻层的界面处的界面散射(interface scattering)且高效地散热的同时在所述操作中为优异的静电控制(electrostatic control)提供理想的几何形状。使用此种低维材料，可在集成电路的BEOL结构中形成具有后侧栅极平面状FET的半导体器件，以获得高效地散热及高器件性能(例如，在集成电路的极小占用面积)。
另外，可进一步在以低维材料充当沟道层的后侧栅极平面状FET的半导体器件中采用散热层或膜。散热层或膜能够向半导体器件提供更好的散热，从而抑制由于散热不足而导致集成电路的器件性能的可能的劣化。散热层或膜可由低维材料形成。在本公开中，低维材料是二维(two-dimension，2D)材料。根据一些实施例示出形成半导体器件和/或集成电路的中间阶段。论述一些实施例的一些变化形式。在所有的各种视图及例示性实施例中，使用相同的参考编号指示相同的元件。
图1是示出根据本公开一些实施例的制造半导体器件的方法的流程图。图2到图7是示出根据本公开一些实施例的在整合结构(例如，图19所示集成电路2000)的器件区DR内制造半导体器件10A的方法的示意性剖视图。图8是图7中所绘示的半导体器件10A的示意性平面图，其中图2到图7是沿着图8中所绘示的线A-A’截取的剖视图。图19是示出根据本公开一些实施例的具有半导体器件10A的集成电路(IC)2000的一部分的剖视图。
参照图2，在一些实施例中，提供下伏结构100。在一些实施例中，下伏结构100包括一个或多于一个的隔离结构102及形成在其中的一个或多于一个的连接结构104，所述下伏结构100位于半导体衬底(未示出)之上，以用于向形成在半导体衬底中和/或半导体衬底上的一个或多个有源组件和/或一个或多个无源组件提供布线功能。在图2到图7中，出于例示目的，仅示出下伏结构100的器件区DR的一部分。在一个实施例中，所述一个或多个有源组件包括晶体管、二极管、光电器件。在一个实施例中，所述一个或多个无源组件包括电容器、电感器及电阻器。
在一些实施例中，图2所示的下伏结构100实质上相似于图19中所绘示的集成电路2000的下伏结构200，其中下伏结构200包括其中形成有一个或多个(半导体)器件(例如，PMOS晶体管30和/或NMOS晶体管40)的半导体衬底(例如，半导体衬底210)及堆叠在半导体衬底(例如，半导体衬底210)上的内连线结构(例如，内连线结构220)。在某些实施例中，下伏结构100是内连线结构的至少一部分(例如，最顶部堆积层(build-up layer))，其中内连线结构提供对(半导体)器件的电连接及内连。在一个方面，举例来说，下伏结构100充当刻蚀停止层/结构，以防止对下伏结构100之下的层(例如，下伏结构的其余部分)造成任何不期望的损坏或刻蚀。除图2到图7之外，稍后将结合图19更详细地论述集成电路2000的细节。
返回参照图2，举例来说，在器件区DR内的隔离结构102(仅示出一个)中形成连接结构104(仅示出一个)。应理解，隔离结构102的数目和/或连接结构104的数目可多于一个，且隔离结构102的数目或配置和/或连接结构104的数目或配置不应受本公开的示例性实施例或图式的限制。在一个实施例中，隔离结构102的材料包括介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、旋涂玻璃(spin-on glass，SOG)、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、氟化二氧化硅玻璃(fluorinated silica glass，FSG)、经碳掺杂氧化硅(例如，SiCOH)、聚酰亚胺和/或其组合。在替代实施例中，隔离结构102的材料包括低介电常数(low-k)介电材料。低介电常数介电材料的实例可包括BLACK
Figure BDA0003530666280000061
(加利福尼亚州(Calif.)圣克拉拉(Santa Clara)的应用材料公司(Applied Materials))、干凝胶(Xerogel)、气凝胶(Aerogel)、非晶氟化碳、聚对二甲苯(Parylene)、双苯并环丁烯(bis-benzocyclobutene，BCB)、
Figure BDA0003530666280000062
(密歇根州(Mich.)米德兰(Midland)的陶氏化学公司(DowChemical))、氢硅倍半氧烷(hydrogen silsesquioxane，HSQ)或氟化氧化硅(SiOF)和/或其组合。在某些实施例中，隔离结构102的材料包括半导体材料，例如硅(Si)或锗(Ge)。在替代实施例中，隔离结构102的材料包括金属氧化物材料，例如蓝宝石(Al2O3)、氧化铟锡(indiumtin oxide，ITO)等。可通过任何合适的形成技术(例如沉积、旋转涂布、溅镀或其他合适的方法)形成隔离结构102。
在一个实施例中，连接结构104的材料包括铜(Cu)、铜合金、铝(Al)、铝合金、镍(Ni)、锰(Mn)、镁(Mg)、银(Ag)、金(Au)、钨(W)及其组合等。可通过沉积及图案化工艺形成连接结构104。所述沉积可包括电镀、无电镀覆、化学气相沉积(chemical vapor deposition)(CVD，例如等离子体增强型化学气相沉积(plasma enhanced CVD，PE-CVD)及激光辅助化学气相沉积(laser-assisted CVD))、原子层沉积(atomic layer deposition，ALD)及物理气相沉积(physical vapor deposition，PVD)(例如溅镀及电子束蒸镀(e-beamevaporation))、其组合等。所述图案化工艺可包括光刻工艺及刻蚀工艺。所述刻蚀工艺可包括干式刻蚀、湿式刻蚀或其组合。下伏结构100可被称为半导体器件10A的基层(baselayer)或衬底。
继续参照图2，在一些实施例中，根据图1中所示的方法1000的步骤S10，在下伏结构100上形成导电层120。在一些实施例中，导电层120被称为半导体器件10A的栅极电极或栅极。举例来说，如图2中所示，导电层120嵌置在位于下伏结构100之上的隔离层110中，且导电层120电连接到连接结构104。在一个实施例中，导电层120与连接结构104进行实体(或直接)接触。在一些实施例中，方向Z是导电层120与下伏结构100的堆叠方向。在本公开中，方向Z可被称为垂直方向。
在一些实施例中，隔离层110的材料包括介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、SOG、PSG、BPSG、FSG、经碳掺杂氧化硅(例如，SiCOH)、聚酰亚胺、高介电常数(high-k)介电材料、绝缘体类低维材料和/或其组合。应注意，高介电常数介电材料一般是介电常数大于4或甚至大于约10的介电材料。高介电常数介电材料包括金属氧化物。用于高介电常数介电材料的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物和/或其组合。在一些实施例中，绝缘体类低维材料包括具有绝缘体带隙性质的2D材料(被称为“绝缘体类2D材料”)，例如六方氮化硼(hexagonal born nitride，h-BN)。在一个实施例中，隔离层110的材料与隔离结构102的材料相同。在替代实施例中，隔离层110的材料与隔离结构102的材料不同。
可通过CVD(例如，可流动化学气相沉积(flowable chemical vapor deposition，FCVD)、PE-CVD、高密度等离子体化学气相沉积(high density plasma CVD，HDP-CVD)或次大气压化学气相沉积(sub-atmospheric CVD，SACVD))、分子层沉积(molecular layerdeposition，MLD)、旋转涂布、溅镀、剥脱(exfoliation)(例如机械剥脱及液相剥脱)及转移(transfer)、气相外延(gas phase epitaxy)或其他合适的方法形成隔离层110。在一个实施例中，隔离层110可为单层结构(one-layer structure)。在另一实施例中，隔离层110可为多层结构。本公开并不仅限于此。在一些实施例中，隔离层110充当绝缘层，所述绝缘层被称为金属间介电(inter-metal dielectric，IMD)层。
在一些实施例中，导电层120形成在隔离层110中。举例来说，如图2中所示，导电层120的表面从隔离层110的所示顶表面暴露出。在某些实施例中，通过单镶嵌(singledamascene)工艺形成导电层120。举例来说，在隔离层110中形成开口110h且使开口110h贯穿隔离层110，并且使用导电材料填充开口110h。在后续步骤中，执行图案化工艺(例如，研磨工艺、化学机械平坦化(chemical-mechanical planarization，CMP)工艺、刻蚀工艺或其组合)以移除多余的导电材料，从而形成导电层120。在某些实施例中，在平坦化工艺之后，导电层120的顶表面与隔离层110的顶表面实质上共面。
导电层120可包含一种或多种导电材料。换句话说，导电层120可为单层结构(具有一种材料)或多层结构(具有一种材料或者具有两种或更多种不同材料)。在一些实施例中，导电材料的形成包括选自CVD(例如PE-CVD及激光辅助CVD)、ALD、PVD(例如溅镀及电子束蒸镀)等中的一种或多种沉积工艺。在一些实施例中，导电材料的形成包括镀覆工艺，例如电镀或无电镀覆。图案化工艺可包括光刻工艺及刻蚀工艺。刻蚀工艺可包括干式刻蚀、湿式刻蚀或其组合。举例来说，图案化工艺可为各向异性刻蚀(anisotropic etching)。
在一些实施例中，导电层120的材料包括铜(Cu)、铝(Al)、钛(Ti)、钨(W)、钽(Ta)、其氮化物、一些其他低电阻材料、其组合和/或其合金。举例来说，导电层120可包括Cu、TiN、TaN、W/TiN、TiN/TiAl/TiN或TiN/TiAl/TaN的一个或多个堆叠层。导电层120在俯视图(例如，X-Y平面)中可具有矩形、正方形、多边形或圆形轮廓。在一些实施例中，方向X与方向Y不同，且方向X及方向Y与方向Z不同。举例来说，方向X垂直于方向Y，且方向X及方向Y垂直于方向Z。在一个实施例中，导电层120的材料与连接结构104的材料相同。在替代实施例中，导电层120的材料与连接结构104的材料不同。
另外，可视需要在隔离层110与导电层120之间形成阻挡层(barrier layer)(未示出)。举例来说，阻挡层位于导电层120的侧壁处以将隔离层110与导电层120在实体上隔开。在一些实施例中，阻挡层包含防止导电层120扩散到与导电层120相邻的层的材料。阻挡层的材料可包括Ti、Ta、TiN、TaN或其他合适的材料且可使用CVD、ALD、PVD、其组合等形成。事实上，阻挡层具有与导电层120的材料不同的材料。举例来说，阻挡层包含TaN，而导电层120包含TiN。在一些实施例中，还视需要在隔离结构102与连接结构104之间形成阻挡层，以用于防止连接结构104扩散到隔离结构102。
在一些实施例中，在一个步骤中形成(例如，通过双镶嵌(dual damascene)工艺)连接结构104与导电层120，其中连接结构104的材料与导电层120的材料相同。在替代实施例中，在不同的步骤中形成连接结构104与导电层120，其中连接结构104的材料与导电层120的材料不同。
继续参照图2，在一些实施例中，根据图1中所示的方法1000的步骤S20，在形成导电层120之后，在导电层120之上形成介电层130。在一些实施例中，上覆在导电层120上的介电层130被称为半导体器件10A的栅极介电层。举例来说，介电层130整体地(globally)形成在下伏结构100之上，以覆盖隔离层110及导电层120。在某些实施例中，介电层130与隔离层110及导电层120进行实体(或直接)接触。在一些实施例中，介电层130的厚度T130近似介于从0.5nm到15nm的范围内。
介电层130可包括单层结构或多层结构。介电层130的材料可包括介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、高介电常数介电材料、绝缘体类2D材料(例如h-BN)或其组合。应注意，高介电常数介电材料一般是介电常数大于4或甚至大于约10的介电材料。高介电常数介电材料包括金属氧化物。用于高介电常数介电材料的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物和/或其组合。在某些实施例中，介电层130的材料包括热导率大于200W/(m*k)且介电常数大于4的材料，例如氮化铝(AlN)等。在介电层130的材料是导热材料的实施例中，介电层130热耦合到导电层120且还被认为是半导体器件10A的散热器或散热层。在一个实施例中，介电层130的材料与隔离层110的材料相同。在替代实施例中，介电层130的材料与隔离层110的材料不同。
举一例来说，介电层130的材料是由SiOx(其中x大于0)、SiyNz(其中y及z独立地大于0)、HfO2、Al2O3等制成的单层，所述单层通过CVD(例如，FCVD、PE-CVD、HDP-CVD或SACVD)、ALD、溅镀或其他合适的方法形成。另举例来说，介电层130的材料是由h-BN制成的单层或多层结构，所述单层或多层结构通过剥脱(例如机械剥脱及液相剥脱)及转移、气相外延、CVD或其他合适的方法形成。再举例来说，通过ALD沉积HfO2/Al2O3的复合层来形成介电层130的材料。
参照图3，在一些实施例中，根据图1中所示的方法1000的步骤S30，在介电层130之上形成半导体层140a。举例来说，半导体层140a电耦合到导电层120。举例来说，半导体层140a形成在介电层130的顶表面S130t上。在某些实施例中，半导体层140a与介电层130进行实体(或直接)接触。如图3中所示，举例来说，半导体层140a在方向Z上与导电层120交叠。
在一些实施例中，半导体层140a的材料包括碳纳米管(nanotube)、碳纳米带(nanoribbon)、半导体类低维材料和/或其组合。在一些实施例中，半导体类低维材料包括具有半导体带隙性质的2D材料(被称为“半导体类2D材料”)，例如过渡金属二硫化物(transition metal dichalcogenide)等。在一些实施例中，过渡金属二硫化物由通式NX2表示，其中N是选自元素周期表的第IVB族、第VB族或第VIB族的过渡金属，且X是选自由硫(S)、硒(Se)及碲(Te)组成的群组的一种元素。举例来说，半导体层140a可为WS2、WSe2或MoS2的2D半导体层，然而本公开并不仅限于此。在一些实施例中，半导体层140a的材料具有大约1eV的带隙大小。在一些实施例中，可通过剥脱(例如机械剥脱及液相剥脱)及转移、CVD、气相外延或其他合适的形成技术来形成半导体层140a。
在一些实施例中，半导体层140a包括单层结构或多层结构。举例来说，每一层均为具有多个纳米晶体(nanocrystal)的单一层(monolayer)。在一些实施例中，半导体层140a的形成包括但不限于执行机械剥脱以从2D半导体材料的原生多层结构(native multi-layer structure)获得单层奈米晶体或几层奈米晶体，且接着通过临时载体(未示出)将所述单层奈米晶体或几层奈米晶体转移到介电层130上。在转移期间，通过使用电化学脱层(electrochemical delamination)从临时载体脱层而将所述单层奈米晶体或几层奈米晶体放置到介电层130上，且通过例如热轧叠层(hot roll lamination)而将所述单层奈米晶体或几层奈米晶体叠层到介电层130。在某些实施例中，如果需要更多层来形成半导体层140a，则可重复进行以上步骤多于一次。
在一些实施例中，半导体层140a的厚度T140近似介于从0.3nm到4nm的范围内。举例来说，半导体层140a包括2D半导体材料的约1个到约4个奈米晶体单层的结构(例如包括3个到4个单层的多层结构)。在某些实施例中，半导体层140a的厚度T140近似介于从0.3nm到3nm的范围内。举例来说，半导体层140a包括2D半导体材料的约1个到约3个奈米晶体单层的结构(例如包括2个到3个单层的多层结构)。在替代实施例中，半导体层140a的厚度T140近似介于从0.3nm到2nm的范围内。举例来说，半导体层140a包括2D半导体材料的约1个到约2个奈米晶体单层的结构。然而，本公开并不仅限于此；作为另外一种选择，基于需求及设计要求，半导体层140a可包括任意数目的单层，例如1个、2个、3个、4个、5个、6个、7个、8个、9个、10个、15个、20个、25个、30个、35个、40个、45个、50个或更多个。在一个实施例中，关于2D半导体材料的每一奈米晶体单层在方向Z上具有近似介于从约0.3nm到1nm的厚度。
参照图4，在一些实施例中，根据图1中所示的方法1000的步骤S40，在半导体层140a之上形成介电层150a。在一些实施例中，介电层150a由热导率大于5W/(m*k)的介电材料制成。介电层150a的材料可包括Al2O3、氮化硅、MgO、AlN、绝缘体类2D材料(例如h-BN)等。举例来说，介电层150a整体地形成在半导体层140a的顶表面S140t上。在某些实施例中，介电层150a与半导体层140a进行实体(或直接)接触。举例来说，介电层150a热耦合到半导体层140a。
在一些实施例中，介电层150a的厚度T150近似介于从0.3nm到9nm的范围内。举例来说，介电层150a包括约1个到约30个h-BN奈米晶体单层的多层结构(例如，包括30个单层的多层结构)。在某些实施例中，介电层150a的厚度T150近似介于从0.3nm到6nm的范围内。举例来说，介电层150a包括约1个到约20个h-BN奈米晶体单层的多层结构(例如，包括20个单层的多层结构)。在替代实施例中，介电层150a的厚度T150近似介于从0.3nm到3nm的范围内。举例来说，介电层150a包括约1个到约10个h-BN奈米晶体单层的多层结构(例如，包括10个单层的多层结构)。然而，本公开并不仅限于此；作为另外一种选择，基于需求及设计要求，介电层150a可包括任意数目的单层，例如1个、2个、10个、15个、20个、25个、30个、35个、40个、45个、50个或更多个。在一个实施例中，关于h-BN的每一奈米晶体单层在方向Z上具有约0.3nm的厚度。
参照图5，在一些实施例中，在介电层150a上形成抗蚀剂层(resist layer)56，其中抗蚀剂层56包括贯穿抗蚀剂层56的至少一个开口56h。举例来说，如图5中所示，在抗蚀剂层56中形成多个开口56h且使所述多个开口56h贯穿抗蚀剂层56。在一些实施例中，介电层150a的顶表面S150t的一些部分分别被形成在抗蚀剂层56中的开口56h暴露出。在一个实施例中，通过涂布工艺及光刻工艺等形成抗蚀剂层56；然而，本公开并不仅限于此。抗蚀剂层56的材料例如包括适用于图案化工艺(例如具有掩模的光刻工艺或无掩模的光刻工艺(例如，电子束(e-beam)写入或离子束写入))的正型抗蚀剂材料或负型抗蚀剂材料。在本公开中，抗蚀剂层56被称为光刻胶层(photoresist layer)。
出于例示目的，在图5中仅示出两个开口56h，然而本公开并不仅限于此。开口56h在俯视图(例如，X-Y平面)中可具有矩形、正方形、多边形或圆形轮廓。开口56h的数目及定位位置对应于稍后形成的导电结构(例如半导体器件10A的导电支柱或导通孔，例如导电端子(例如，图7中的导电端子160))的数目及定位位置。在一些实施例中，在下伏结构100上的沿着方向Z的垂直投影中，开口56h的定位位置处于导电层120的定位位置内。
参照图5及图6，在一些实施例中，根据图1中所示的方法1000的步骤S50及步骤S60，将介电层150a及半导体层140a图案化以形成介电层150及半导体层140。介电层150及半导体层140的形成可包括：通过使用抗蚀剂层56作为掩模来将介电层150a图案化以形成介电层150，且接着通过使用抗蚀剂层56及介电层150作为掩模来将半导体层140a图案化以形成半导体层140。举例来说，如图5及图6中所示，通过刻蚀来移除被抗蚀剂层56暴露出的介电层150a的部分以形成多个凹槽R1，且通过刻蚀来移除被抗蚀剂层56及介电层150暴露出的半导体层140a的部分以形成多个凹槽R2。刻蚀工艺可包括干式刻蚀、湿式刻蚀或其组合。所述刻蚀可为各向异性的。
如图6中所示，在一些实施例中，凹槽R1形成在介电层150中且贯穿介电层150，且凹槽R2形成在半导体层140中且贯穿半导体层140，其中凹槽R1与凹槽R2在空间上连通。举例来说，一个凹槽R1及与所述一个凹槽R1在空间上连通的相应一个凹槽R2一同被称为一个开口OP，所述开口OP贯穿介电层150及半导体层140且暴露出介电层130的顶表面S130t。在一些实施例中，在剖视图中，开口OP的侧壁(未标记)包括实质上垂直的侧壁。然而，本公开并不仅限于此；作为另外一种选择，开口OP的侧壁可包括倾斜的侧壁。
可在一个刻蚀工艺中形成介电层150与半导体层140。在同一刻蚀工艺中形成介电层150与半导体层140的实施例中，刻蚀工艺对介电层150a的材料及半导体层140a的材料具有选择性(例如，以比刻蚀介电层130的材料快的速率选择性地刻蚀介电层150a的材料及半导体层140a的材料)。
作为另外一种选择，可在不同的刻蚀工艺中形成介电层150与半导体层140。在不同的刻蚀工艺(例如，第一刻蚀工艺与第二刻蚀工艺)中形成介电层150与半导体层140的实施例中，第一刻蚀工艺对介电层150a的材料具有选择性(例如，以比刻蚀半导体层140a的材料快的速率选择性地刻蚀介电层150a的材料)，且第二刻蚀工艺对半导体层140a的材料具有选择性(例如，以比刻蚀介电层130的材料及介电层150的材料快的速率选择性地刻蚀半导体层140a的材料)。
参照图7，在一些实施例中，根据图1中所示的方法1000的步骤S70，在导电层120之上形成多个导电端子160。在一些实施例中，导电端子160被称为半导体器件10A的源极/漏极端子。举例来说，导电端子160立在介电层130的顶表面S130t上。在某些实施例中，导电端子160与介电层130进行实体(或直接)接触。如图7中所示，举例来说，导电端子160的底表面S160b与介电层130的顶表面S130t进行实体接触。在一些实施例中，在导电端子160与半导体层140之间的界面处存在边缘接触(edge contact)EC。也就是说，在导电端子160与半导体层140之间建立适当的接触。如图7中所示，举例来说，导电端子160的侧壁SW160至少局部地与介电层150及半导体层140进行实体接触。
在一些实施例中，导电端子160在方向Z上与导电层120交叠。在一些实施例中，半导体层140的介于导电端子160之间且与导电层120交叠的一部分被称为半导体器件10A的沟道层或沟道。由于半导体层140的半导体类2D材料，在半导体器件10A的操作中会获得优异的静电控制，从而改善器件性能。至此，已制造出半导体器件10A。半导体器件10A的沟道的导电状态由被施加到导电层120上的电压控制。换句话说，充当半导体器件10A的栅极的导电层120提供半导体器件10A的沟道控制(例如，接通或关断半导体器件10A的沟道)。在一些实施例中，热耦合到半导体层140的介电层150被称为半导体器件10A的散热器或散热层。由于介电层150，会实现半导体器件10A的更好的散热，从而抑制迁移率劣化且因此进一步改善器件性能。另外，如果考虑到介电层150的材料是绝缘体类2D材料，则可抑制介电层150及与介电层150的相邻层之间的表面散射。
导电端子160的形成可包括但不限于：在形成在抗蚀剂层56中的开口56h以及形成在介电层150及半导体层140中的开口OP中形成导电材料以形成导电端子160，且接着移除抗蚀剂层56。在一些实施例中，通过镀覆、沉积或任何其他合适的方法形成导电材料。镀覆工艺可包括电镀、无电镀覆等。沉积工艺可包括CVD、ALD、PVD等。在一些实施例中，导电材料是包括金属或金属合金的金属化材料(metallic material)。在某些实施例中，导电材料包括选自周期表的第IIIB族、第IVB族、第VB族、第VIB族、第VIIIB族、第IB族或第IIIA族的金属。举例来说，导电端子160的材料包括Sc、Ti、Nb、Cr、W、Ni、Pd、Pt、Ag、Au、Al等。在一个实施例中，例如使用氧等离子体等通过可接受的灰化工艺和/或光刻胶剥除工艺移除抗蚀剂层56。本公开从不仅限于此。
在一些实施例中，在导电端子160的形成中，在开口56h及开口OP中形成导电材料之前，在开口56h及开口OP之上依序形成阻挡材料(未示出)与晶种材料(未示出)，且阻挡材料及晶种材料共形地覆盖被开口56h及开口OP暴露出的介电层130的顶表面S130t及开口56h与开口OP的侧壁；接着，将导电材料(未示出)填充到开口56h及开口OP中，以形成导电端子160。也就是说，导电端子160可各别地包含导电材料、覆盖导电材料的底表面及侧壁的晶种材料、以及覆盖晶种材料的外底表面及外侧壁的阻挡材料，其中晶种材料介于导电材料与阻挡材料之间，且阻挡材料位于晶种材料与抗蚀剂层56之间。举例来说，阻挡材料及晶种材料可各别地包括选自钨(W)、钌(Ru)、钼(Mo)、钽(Ta)、钛(Ti)、其合金及其氮化物中的一种或多种材料。在一些实施例中，通过CVD或PVD形成阻挡材料。在一些实施例中，通过CVD或PVD形成晶种材料。在某些实施例中，阻挡材料是可选的，其中晶种材料介于导电材料与抗蚀剂层56之间。
在一些实施例中，可通过执行平坦化工艺、刻蚀工艺、其他合适的工艺或其组合来移除额外的阻挡材料、额外的晶种材料及额外的导电材料。在一些实施例中，平坦化工艺可包括执行研磨工艺、CMP工艺或其组合。
参照图7及图8，在一些实施例中，半导体器件10A包括从底部到顶部依序堆叠的导电层120、介电层130、半导体层140、介电层150及导电端子160。举例来说，导电层120用作栅极，位于导电层120上的导电端子160用作源极及漏极，位于导电端子160之间且与导电层120交叠的半导体层140的部分用作沟道，且夹置在半导体层140的所述部分与导电层120之间的介电层130用作栅极介电质。在某些实施例中，半导体器件10A还包括隔离层110，其中导电层120在侧向上被隔离层110包绕，且隔离层110用作导电层120的保护层。在一些实施例中，半导体器件10A是底部栅极(bottom-gated)晶体管结构或后侧栅极(back-gated)晶体管结构。举例来说，半导体器件10A是底部栅极平面状FET或后侧栅极平面状FET。
在一些实施例中，导电端子160的底表面S160b位于半导体器件10A内部，且导电端子160的顶表面S160t位于半导体器件10A外部(例如，不接触介电层150及半导体层140)。如图7中所示，举例来说，导电端子160的底表面S160b与半导体层140的底表面S140b在介电层130的顶表面S130t处实质上彼此共面。在一个实施例中，导电端子160立在介电层130上，延伸且贯穿半导体层140及介电层150，且远离介电层150突出。举例来说，如图7中所示，导电端子160中的每一者的侧壁SW160的一部分连接到介电层150，导电端子160中的每一者的侧壁SW160的另一部分连接到半导体层140，且导电端子160中的每一者的侧壁SW160的其余部分不接触介电层150及半导体层140。由于半导体层140与导电端子160的侧壁SW160(例如在侧面S1处，其中侧壁SW160各自包括多个侧面S1、S2、S3及S4)之间的边缘接触EC(例如，平面内接触(in-plane contact))，导电端子160与半导体层140之间的接触得到增强以改善电流注入效率，从而改善器件性能。另外，由于边缘接触EC，从导电层120产生的热量在不通过半导体层140的情况下被传输到导电端子160，且因此散热也得到改善。
继续参照图7及图8，举例来说，介电层150沿着方向X延伸，而导电端子160沿着方向Y延伸。在一个实施例中，在俯视图中沿着导电端子160的延伸方向(例如，方向Y)，导电端子160的尺寸大于介电层150的尺寸，如图8中所示。然而，本公开并不仅限于此；作为另外一种选择，在俯视图中沿着导电端子160的延伸方向(例如，方向Y)，导电端子160的尺寸可小于或实质上等于介电层150的尺寸。在一个实施例中，在俯视图中沿着方向X，介电层150的定位位置延伸超过由导电端子160的定位位置限定的区域RA，如图8中所示。作为另外一种选择，在俯视图中沿着方向X，介电层150的定位位置可实质上与由导电端子160的定位位置限定的区域RA对准或者位于所述区域RA内。在一个实施例中，在俯视图中沿着方向X，半导体层140的定位位置延伸超过由导电端子160的定位位置限定的区域RA。作为另外一种选择，在俯视图中沿着方向X，半导体层140的定位位置可实质上与由导电端子160的定位位置限定的区域RA对准或者位于所述区域RA内。
在一些实施例中，在俯视图中，半导体器件10A中的半导体层140的形状与介电层150的形状共享相同的轮廓(contour)。也就是说，举例来说，在俯视图中，半导体层140的定位位置与介电层150的定位位置完全交叠。作为另外一种选择，在俯视图中，介电层150的定位位置可处于半导体层140的定位位置内。或者，半导体层140的定位位置可延伸超过介电层150的定位位置。本公开并不仅限于此，只要适当地建立半导体层140(其在堆叠方向上与导电层120交叠)与导电端子160之间的接触即可。在横截面中，半导体层140的侧壁与介电层150的侧壁对齐，例如如图19中所绘示。在一个实施例中，半导体层140的侧壁及介电层150的侧壁是实质上垂直的侧壁。在替代实施例中，如果可行，半导体层140的侧壁及介电层150的侧壁可形成有倾斜的侧壁。
在一些实施例中，如图7及图8中所示，半导体器件10A形成在下伏结构100之上，以用于进一步内连至下伏结构100下伏的其他(半导体)器件。在一些实施例中，附加的内连线结构可堆叠在半导体器件10A上且通过导电端子160电连接到半导体器件10A。在某些实施例中，半导体器件10A夹置在BEOL工艺期间形成的两个内连线结构之间且电耦合到所述两个内连线结构。参照图19，举例来说，集成电路(IC)2000包括半导体衬底210、堆叠在半导体衬底210上的内连线结构220、形成在内连线结构220之上的至少一个半导体器件10A(在图7中绘示出)以及堆叠在所述至少一个半导体器件10A上的内连线结构230。举例来说，在图19所示集成电路2000中包括多个半导体器件10A；然而，本公开并不仅限于此。基于需求或设计要求，半导体器件10A的数目可为一个或多于一个。在一些实施例中，在BEOL工艺期间，内连线结构220、半导体器件10A及内连线结构230依序形成在半导体衬底210之上(从底部到顶部)。集成电路2000可被称为整合结构。半导体衬底210及内连线结构220可一同被称为下伏结构200。在一些实施例中，图2所示下伏结构100实质上相似于图19中所绘示的集成电路2000的下伏结构200。
参照图2及图19，在一些实施例中，下伏结构100或下伏结构200包括半导体衬底。在一个实施例中，下伏结构100或下伏结构200包括结晶硅衬底或经掺杂半导体衬底(例如，p型半导体衬底或n型半导体衬底)。在某些实施例中，依据设计要求，下伏结构100或下伏结构200包括一个或多个掺杂区或各种类型的掺杂区。在一些实施例中，掺杂区经p型掺杂剂和/或n型掺杂剂掺杂。举例来说，p型掺杂剂是硼或BF2且n型掺杂剂是磷或砷。掺杂区可被配置用于n型金属氧化物半导体(n-type metal-oxide-semiconductor，NMOS)晶体管或p型金属氧化物半导体(p-type MOS，PMOS)晶体管。在一些替代实施例中，下伏结构100或下伏结构200包括由以下材料制成的半导体衬底：其他合适的元素半导体，例如金刚石或锗；合适的化合物半导体，例如砷化镓、碳化硅、磷化镓、磷化铟、砷化铟及锑化铟；合金半导体，例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及GaInAsP；或其组合。
在一些实施例中，如图19中所示，下伏结构200包括半导体衬底210，其中半导体衬底210包括形成在衬底202中的各种各样的器件(也被称为半导体器件)。所述器件可包括有源组件、无源组件或其组合。所述器件可包括集成电路器件。所述器件可包括晶体管、电容器、电阻器、二极管、光电二极管、熔丝器件或其他相似的器件。所述器件的功能可包括存储器、处理器、传感器、放大器、电力分配、输入/输出电路系统等。
举例来说，如图19中所示，在衬底202中形成有例如PMOS晶体管30及NMOS晶体管40等器件。如图19中所示，在一些实施例中，在衬底202中形成有多于一个的隔离结构204，以用于将PMOS晶体管30与NMOS晶体管40隔开。在某些实施例中，隔离结构204是沟槽隔离(trench isolation)结构。在其他实施例中，隔离结构204包括硅的局部氧化(localoxidation of silicon，LOCOS)结构。在一些实施例中，隔离结构204的绝缘体材料包括氧化硅、氮化硅、氮氧化硅、旋涂介电材料或低介电常数介电材料。在一个实施例中，绝缘体材料可通过例如HDP-CVD及SACVD等化学气相沉积(CVD)形成或者通过旋转涂布形成。在某些实施例中，所述器件(例如PMOS晶体管30及NMOS晶体管40)及隔离结构204在前端工艺(front-end-of-line，FEOL)期间形成在下伏结构200中。在一个实施例中，遵循互补金属氧化物半导体(complementary MOS，CMOS)工艺形成PMOS晶体管30及NMOS晶体管40。形成在衬底202中的器件的数目及配置不应受本公开的实施例或图式的限制。应理解，器件的数目及配置可依据产品设计而具有不同的材料或配置。
在一些实施例中，PMOS晶体管30包括栅极结构310及位于栅极结构310的两个相对的侧处的多个源极/漏极区320，其中栅极结构310形成在n阱区330上，且源极/漏极区320形成在n阱区330中。在一个实施例中，栅极结构310包括栅极电极312、栅极介电层314及栅极间隔件316。栅极介电层314可在栅极电极312与衬底202之间伸展，且可进一步覆盖或可不进一步覆盖栅极电极312的侧壁。栅极间隔件316可在侧向上环绕栅极电极312及栅极介电层314。在一个实施例中，源极/漏极区320包括通过离子植入而形成在n阱区330中的具有p型掺杂剂的多个掺杂区。在替代实施例中，源极/漏极区320包括形成在衬底202中且从衬底202的表面突出的多个外延结构(epitaxial structure)，所述外延结构通过外延生长形成。
在一些实施例中，NMOS晶体管40包括栅极结构410及位于栅极结构410的两个相对的侧处的多个源极/漏极区420，其中栅极结构410形成在p阱区430上，且源极/漏极区420形成在p阱区430中。在一个实施例中，栅极结构410包括栅极电极412、栅极介电层414及栅极间隔件416。栅极介电层414可在栅极电极412与衬底202之间伸展，且可进一步覆盖或可不进一步覆盖栅极电极412的侧壁。栅极间隔件416可在侧向上环绕栅极电极412及栅极介电层414。在一个实施例中，源极/漏极区420包括通过离子植入而形成在p阱区430中的具有n型掺杂剂的多个掺杂区。在替代实施例中，源极/漏极区420包括形成在衬底202中且从衬底202的表面突出的多个外延结构，所述外延结构通过外延生长形成。
如图19中所示，举例来说，半导体衬底210还包括堆叠在衬底202上的介电层206及贯穿介电层206以电连接到PMOS晶体管30及NMOS晶体管40的多个接触插塞208。在某些实施例中，介电层206及接触插塞208也在FEOL工艺期间形成在下伏结构200中。介电层206可在侧向上环绕栅极结构310、410且覆盖源极/漏极区320、420，以用于为形成在衬底202中/衬底202上的器件提供保护。为了提供用于与稍后形成的组件(例如，内连线结构220)或外部组件的电连接的多个端子，接触插塞208中的一些接触插塞208可贯穿介电层206，以建立与源极/漏极区320、420的电连接，而接触插塞208中的其他接触插塞208(未示出)可贯穿介电层206，以建立与栅极结构310、410的栅极电极(例如，栅极电极312、412)的电连接。
介电层206可被称为层间介电(interlayer dielectric，ILD)层，而接触插塞208可被称为金属接触件或金属化接触件。举例来说，电连接到源极/漏极区320、420的接触插塞208被称为源极/漏极接触件，且电连接到栅极电极312、412的接触插塞208被称为栅极接触件。在一些实施例中，接触插塞208可包含铜(Cu)、铜合金、镍(Ni)、铝(Al)、锰(Mn)、镁(Mg)、银(Ag)、金(Au)、钨(W)、其组合等。可通过例如镀覆(例如电镀或无电镀覆)、CVD(例如PE-CVD)、ALD、PVD、其组合等形成接触插塞208。
在一些实施例中，介电层206包含氧化硅、氮化硅、碳化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、SOG、PSG、BPSG、FSG、经碳掺杂氧化硅(例如，SiCOH)、聚酰亚胺和/或其组合。在替代实施例中，介电层206包含低介电常数介电材料。低介电常数介电材料的实例可包括BLACK
Figure BDA0003530666280000181
(加利福尼亚州圣克拉拉的应用材料公司)、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯、BCB、
Figure BDA0003530666280000182
(密歇根州米德兰的陶氏化学公司)、氢硅倍半氧烷(HSQ)或氟化氧化硅(SiOF)和/或其组合。应理解，介电层206可包含一种或多种介电材料。举例来说，介电层206包括单层结构或多层结构。在一些实施例中，通过CVD(例如FCVD、HDP-CVD、SACVD)、旋转涂布、溅镀或其他合适的方法将介电层206形成至合适的厚度。
在一些实施例中，如图19中所示，内连线结构220形成在半导体衬底210之上且堆叠在半导体衬底210上，并且通过接触插塞208电连接到例如PMOS晶体管30及NMOS晶体管40等器件，以向所述器件提供布线功能。内连线结构220可被称为集成电路2000的第一内连线结构或(第一)重布线电路结构。在一些实施例中，内连线结构220包括由绝缘层及导电层形成的一个或多个堆积层(L1、...、Lw-1，其中w是2或大于2的正整数)，其中导电层包括水平延伸(例如，在方向X和/或方向Y上延伸)的多个导电迹线和/或垂直延伸(例如，在方向Z上延伸)的多个导通孔。堆积层也可被称为堆积层级(build-up tier)。内连线结构220中的堆积层/层级的数目或配置不应受本公开的实施例或图式的限制。
举例来说，内连线结构220至少包括多个绝缘层221、223、225、227、多个导通孔222、226及多个导电迹线224、228。在一个实施例中，导通孔222设置在PMOS晶体管30及NMOS晶体管40上且通过嵌置在介电层206中的接触插塞208电连接到PMOS晶体管30及NMOS晶体管40。导电迹线224设置在导通孔222上且电连接到导通孔222。绝缘层221、223被统称为IMD层，所述IMD层在侧向上包绕导通孔222及导电迹线224以构成堆积层L1。在一个实施例中，导电迹线228设置在导通孔226上且电连接到导通孔226。绝缘层225、227被统称为IMD层，所述IMD层在侧向上包绕导通孔226及导电迹线228，以构成另一堆积层Lw-1。如图19中所示，举例来说，堆积层L1通过其他堆积层(未示出)电连接到堆积层Lw-1。作为另外一种选择，堆积层L1可直接电连接到堆积层Lw-1。作为另外一种选择，可省略堆积层L1，其中堆积层Lw-1可在堆积层Lw-1与接触插塞208之间不具有其他导电元件的情况下直接电耦合到接触插塞208。
在一些实施例中，在形成内连线结构220之后，半导体器件10A与内连线结构230沿着方向Z(例如，BEOL结构的堆积方向)依序堆叠在内连线结构220上，如图19中所示。半导体器件10A设置在内连线结构220与内连线结构230之间且电连接至内连线结构220与内连线结构230。半导体器件10A的细节已在图1到图8中进行阐述，且因此为简洁起见在本文中不再进行重复。在一些实施例中，半导体器件10A位于内连线结构220上，其中半导体器件10A通过导电层120电耦合到内连线结构220的导电迹线228。举例来说，半导体器件10A的导电层120与内连线结构220的导电迹线228进行(实体)接触。在一些实施例中，半导体器件10A通过内连线结构220电耦合且电连通到例如PMOS晶体管30及NMOS晶体管40等器件。
在一个实施例中，形成在衬底202中的器件(例如，PMOS晶体管30及NMOS晶体管40)中的每一者电耦合且电连通到一个半导体器件10A(如图19中所示)或多于一个的半导体器件10A(未示出)。然而，本公开并不仅限于此；作为另外一种选择，在衬底202中形成的器件中的仅一个器件或一部分分别电耦合且电连通到一个或多于一个的半导体器件10A。
在一些实施例中，在半导体器件10A上形成有介电层170，以用于为半导体器件10A提供保护。另外，由于介电层170，实现高度的共面性，以促进稍后形成的元件(例如，内连线结构230)的形成。举例来说，如图19中所示，导电端子160的顶表面S160t可被介电层170以可触及的方式露出。介电层170可被称为保护层或钝化层。介电层170可包括单层结构或多层结构。介电层170的材料可包括介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、高介电常数介电材料、绝缘体类2D材料(例如h-BN)或其组合。在一个实施例中，介电层170的材料与隔离层110的材料相同。在替代实施例中，介电层170的材料与隔离层110的材料不同。举例来说，通过CVD(例如，FCVD、PE-CVD、HDP-CVD或SACVD)、ALD、溅镀、剥脱(例如机械剥脱及液相剥脱)及转移、气相外延或其他合适的方法形成介电层170。
在一些实施例中，内连线结构230包括由绝缘层及导电层形成的一个或多个堆积层，其中导电层包括水平延伸(例如，在方向X和/或方向Y上延伸)的多个导电迹线和/或垂直延伸(例如，在方向Z上延伸)的多个导通孔。为简明起见，出于例示目的而在图19所示内连线结构230中仅示出一个堆积层，然而本公开并不仅限于此。内连线结构230中的堆积层/层级的数目或配置不应受本公开的实施例或图式的限制。举例来说，内连线结构230至少包括多个绝缘层231、233、多个导通孔232及多个导电迹线234。在一个实施例中，导通孔232设置在半导体器件10A上且通过被介电层170暴露出的导电端子160电连接到半导体器件10A。导电迹线234设置在导通孔232上且电连接到导通孔232。绝缘层231、233被统称为IMD层，所述IMD层在侧向上包绕导通孔232及导电迹线234以构成堆积层(未标记)。在一些实施例中，可通过内连线结构220(例如，导电迹线228)向半导体器件10A的栅极提供电压，以用于“接通”或“关断”沟道，同时可通过内连线结构230(例如，导通孔232)向半导体器件10A的源极及漏极提供其他电压，以用于控制半导体器件10A内部的电荷的流动(例如，流动方向)。
在一些实施例中，绝缘层221、223、225、227、231及233的材料独立地包括介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、SOG、PSG、BPSG、FSG、经碳掺杂氧化硅(例如，SiCOH)、聚酰亚胺、低介电常数介电材料和/或其组合。在某些实施例中，绝缘层221、223、225、227、231及233的材料独立地包括半导体材料(例如Si或Ge)、金属氧化物材料(例如Al2O3、ITO)或类似物等。绝缘层221、223、225、227、231及233的形成独立地包括：通过沉积、旋转涂布、溅镀或其他合适的方法执行一个或多个工艺。在一个实施例中，下伏结构100是内连线结构220的一部分(例如，最顶部堆积层级)，其中图19所示绝缘层227实质上相似于图2所示隔离结构102，且图19所示导电迹线228实质上相似于图2所示连接结构104。对于此种实施例，绝缘层227的材料与绝缘层221、223和/或225的材料不同，以充当刻蚀停止层/结构来防止对位于绝缘层227之下的层造成任何不期望的损坏或刻蚀。
在一些实施例中，导通孔222、226及232的材料以及导电迹线224、228及234的材料独立地包括Al、铝合金、Cu、铜合金、W或其组合。导电迹线224、228及234可被称为导电线(conductive line)或导电配线(conductive wire)。在一些实施例中，通过双镶嵌工艺形成导通孔222、226及232以及导电迹线224、228及234中的相应一者。也就是说，举例来说，可同时形成导通孔222与导电迹线224，可同时形成导通孔226与导电迹线228，且可同时形成导通孔232与导电迹线234。
在一些实施例中，半导体器件10A可设置在后端工艺(BEOL)结构中的任意两个相邻导电层之间。在某些实施例中，半导体器件10A的制作工艺可与半导体器件的BEOL工艺兼容，从而简化工艺步骤且高效地改善整合密度。应注意，尽管在如图19中所示的集成电路2000中采用半导体器件10A，然而本公开的实施例并不仅限于此。在其他实施例中，可使用另一半导体器件(例如，图9到图10所示半导体器件10B、图11到图12所示半导体器件10C、图13到图14所示半导体器件10D、图15所示半导体器件20A、图16所示半导体器件20B、图17所示半导体器件20C、图18所示半导体器件20D和/或其修改形式)替换图19中的半导体器件10A中的至少一者。
图9到图10、图11到图12、图13到图14、图15、图16、图17及图18示出根据本公开一些替代实施例的半导体器件的各种实施例。
在替代实施例(未示出)中，半导体器件10A被修改成具有位于半导体层140与介电层130之间的介电层150，其中导电端子160贯穿半导体层140及介电层150以直接立在介电层130上。在又一替代实施例中，可省略半导体器件10A的介电层150，参见图9到图10所示半导体器件10B。可通过但不限于图1中的方法1000的步骤S10、S20、S30、S60及S70来形成半导体器件10B。
在一些实施例中，对于图7及图8所示半导体器件10A，介电层150的一部分及半导体层140的一部分设置在区域P1中，且介电层150的其余部分及半导体层140的其余部分设置在区域P2中。举例来说，如图7到图8中所示，区域P1位于一对区域P2之间，区域P2中的每一者通过导电端子160中的一者而与区域P1隔开，且区域P1夹置在导电端子160之间。在一些实施例中，在半导体器件10A中，侧壁SW160的侧面S2及侧面S4不接触半导体层140及介电层150。然而，本公开并不仅限于此；可省略设置在区域P2中的介电层150及半导体层140。图11到图12中所绘示的半导体器件10C相似于图7到图8中所绘示的半导体器件10A，不同之处在于未在半导体器件10C的区域P2中设置介电层150及半导体层140。在一些实施例中，如图12中所示，在俯视图中，半导体层140的定位位置及介电层150的定位位置位于区域RA内。举例来说，半导体层140的侧壁SW140与介电层150的侧壁SW150在方向Z上实质上彼此对准。如图11中所示，在一些实施例中，半导体层140及介电层150仅与导电端子160的侧壁SW160(例如，侧面S1)接触。举例来说，在半导体器件10C中，侧壁SW160的侧面S2、侧面S3及侧面S4不接触半导体层140及介电层150。可通过但不限于图1中的方法1000的步骤S10到S70来形成半导体器件10C。
在替代实施例(未示出)中，半导体器件10C被修改成具有位于半导体层140与介电层130之间的介电层150，其中导电端子160贯穿半导体层140及介电层150以直接立在介电层130上。然而，本公开并不仅限于此。在又一替代实施例中，可省略设置在区域P2中的半导体层140，且可省略介电层150，参见图13到图14所示半导体器件10D。可通过但不限于图1中的方法1000的步骤S10、S20、S30、S60及S70来形成半导体器件10D。
在半导体器件10A到10D的实施例中，在半导体层140与导电端子160中的每一者之间存在边缘接触EC。然而，本公开并不仅限于此。在替代实施例中，边缘接触EC由垂直接触(vertical contact)VC代替。图15中所绘示的半导体器件20A相似于图7到图8中所绘示的半导体器件10A，不同之处在于采用半导体层140a而不是半导体层140，其中导电端子160立在半导体层140a上。可通过但不限于图1中的方法1000的步骤S10、S20、S30、S40、S50及S70来形成半导体器件20A。使用相同的参考编号指代相同或类似的部件，且为简明起见，本文中将省略其详细说明(例如，形成方法、材料、配置、电连接等)。
举例来说，在图15所示半导体器件20A中，不将半导体层140a图案化，且导电端子160贯穿介电层150且立在半导体层140a的顶表面S140t上。在某些实施例中，导电端子160与半导体层140a进行实体(或直接)接触。如图15中所示，举例来说，导电端子160的底表面S160b与半导体层140a的顶表面S140t进行实体接触。在一些实施例中，在导电端子160与半导体层140a之间的界面处存在垂直接触VC。也就是说，在导电端子160与半导体层140a之间建立适当的接触。垂直接触VC可被称为顶部接触(top contact)。如图15中所示，举例来说，介电层150的底表面S150b与导电端子160的底表面S160b在半导体层140a的顶表面S140t处实质上彼此共面。在一些实施例中，导电端子160的侧壁SW160完全不接触半导体层140a。
图16中所绘示的半导体器件20B、图17中所绘示的半导体器件20C及图18中所绘示的半导体器件20D独立地相似于图15中所绘示的半导体器件20A，且因此使用相同的参考编号指代相同或类似的部件，且为简明起见在本文中将省略其详细说明(例如，形成方法、材料、配置、电连接等)。在一些实施例中，未在区域P2中设置介电层150及半导体层140a，参见图16所示半导体器件20B。如图16的半导体器件20B中所示，举例来说，半导体层140的侧壁SW140与导电端子160的侧壁SW160(例如，侧面S3)实质上对准。可通过但不限于图1中的方法1000的步骤S10、S20、S30、S40、S50及S70来形成半导体器件20B。在替代实施例中，可省略介电层150，参见图17中所绘示的半导体器件20C。可通过但不限于图1中的方法1000的步骤S10、S20、S30及S70来形成半导体器件20C。在又一替代实施例中，可省略设置在区域P2中的半导体层140a，且可省略介电层150，参见图18所示半导体器件20D。可通过但不限于图1中的方法1000的步骤S10、S20、S30及S70来形成半导体器件20D。如图18的半导体器件20D中所示，举例来说，半导体层140的侧壁SW140与导电端子160的侧壁SW160(例如，侧面S3)实质上对准。然而，本公开并不仅限于此。在一个实施例(未示出)中，半导体器件20A或半导体器件20C被修改成具有位于半导体层140a与介电层130之间的介电层150，其中导电端子160直接立在半导体层140a上。
根据一些实施例，一种半导体器件包括栅极层、沟道材料层、第一介电层及多个源极/漏极端子。所述栅极层设置在衬底之上。所述沟道材料层设置在所述栅极层之上，其中所述沟道材料层的材料包括第一低维材料。所述第一介电层夹置在所述栅极层与所述沟道材料层之间。所述多个源极/漏极端子与所述沟道材料层接触，其中所述沟道材料层至少局部地夹置在所述多个源极/漏极端子之间且位于所述栅极层之上，且所述栅极层设置在所述衬底与所述多个源极/漏极端子之间。
根据一些实施例，在所述的半导体器件中，所述多个源极/漏极端子贯穿所述沟道材料层且立在所述第一介电层上，并且所述多个源极/漏极端子的侧壁与所述沟道材料层接触，其中沿着所述栅极层与所述衬底的堆叠方向，所述沟道材料层靠近所述多个源极/漏极端子且与所述栅极层交叠。根据一些实施例，所述的半导体器件还包括：第二介电层，其中所述沟道材料层夹置在所述第二介电层与所述第一介电层之间，且所述多个源极/漏极端子贯穿所述第二介电层及所述沟道材料层以立在所述第一介电层上，或者第二介电层，其中所述第二介电层夹置在所述沟道材料层与所述第一介电层之间，且所述多个源极/漏极端子贯穿所述沟道材料层及所述第二介电层以立在所述第一介电层上。根据一些实施例，在所述的半导体器件中，所述第二介电层的材料包括与所述第一低维材料不同的第二低维材料，且其中：所述第一低维材料包括碳纳米管、纳米带、过渡金属二硫化物的半导体二维材料、及其组合。根据一些实施例，在所述的半导体器件中，所述多个源极/漏极端子立在所述沟道材料层的第一表面上且与所述沟道材料层的所述第一表面接触，其中所述沟道材料层的第二表面与所述第一表面相对且背对所述多个源极/漏极端子，且所述多个源极/漏极端子的侧壁不接触所述沟道材料层，其中沿着所述栅极层与所述衬底的堆叠方向，所述沟道材料层与所述多个源极/漏极端子及所述栅极层交叠。根据一些实施例，所述的半导体器件还包括：第二介电层，其中所述沟道材料层夹置在所述第二介电层与所述第一介电层之间，且所述多个源极/漏极端子贯穿所述第二介电层以立在所述沟道材料层上，或者第二介电层，其中所述第二介电层夹置在所述沟道材料层与所述第一介电层之间，且所述多个源极/漏极端子立在所述第二介电层之上的所述沟道材料层上。根据一些实施例，在所述的半导体器件中，所述第二介电层的材料包括与所述第一低维材料不同的第二低维材料，且其中：所述第一低维材料包括碳纳米管、纳米带或过渡金属二硫化物的半导体二维材料、及其组合。
根据一些实施例，一种集成电路包括半导体衬底、第一内连线结构、第一半导体器件及第二内连线结构。所述第一内连线结构设置在所述半导体衬底之上。所述第一半导体器件设置在所述第一内连线结构之上，其中所述第一半导体器件包括：导电层，设置在所述第一内连线结构之上且电耦合到所述第一内连线结构；介电层，设置在所述导电层上；半导体层，设置在所述介电层之上，其中所述半导体层的材料包括低维材料；以及多个导电端子，与所述半导体层接触。所述半导体层夹置在所述多个导电端子之间且位于所述导电层之上，且所述导电层设置在所述第一内连线结构与所述多个导电端子之间。所述第二内连线结构设置在所述第一半导体器件之上且电耦合到所述多个导电端子，其中所述第一半导体器件设置在所述第一内连线结构与所述第二内连线结构之间，且所述第一内连线结构设置在所述第一半导体器件与所述半导体衬底之间。
根据一些实施例，在所述的集成电路中，所述半导体衬底包括多个第二半导体器件，且所述第一半导体器件通过所述第一内连线结构电耦合到所述多个第二半导体器件中的至少一者且与所述多个第二半导体器件中的所述至少一者电连通。根据一些实施例，在所述的集成电路中，所述多个导电端子与所述半导体层进行侧向接触且立在所述介电层上，其中在所述多个导电端子与所述半导体层之间的界面处存在边缘接触。根据一些实施例，在所述的集成电路中，所述第一半导体器件还包括位于所述半导体层与所述介电层之间的散热层。根据一些实施例，在所述的集成电路中，所述第一半导体器件还包括设置在所述半导体层上的散热层，且所述多个导电端子贯穿所述散热层、与所述半导体层进行侧向接触且立在所述介电层上，其中在所述多个导电端子与所述半导体层之间的界面处存在边缘接触。根据一些实施例，在所述的集成电路中，所述多个导电端子上覆在所述半导体层上且从所述半导体层的表面向上突出，其中在所述多个导电端子与所述半导体层之间的界面处存在垂直接触。根据一些实施例，在所述的集成电路中，所述第一半导体器件还包括位于所述半导体层与所述介电层之间的散热层。根据一些实施例，在所述的集成电路中，所述第一半导体器件还包括设置在所述半导体层上的散热层，所述多个导电端子贯穿所述散热层且上覆在所述半导体层上，并且所述多个导电端子从所述半导体层的表面向上突出，其中在所述多个导电端子与所述半导体层之间的界面处存在垂直接触。
根据一些实施例，一种制造半导体器件的方法包括以下步骤：在衬底之上形成栅极层；在所述栅极层之上沉积第一介电层；使用第一低维材料在所述第一介电层之上形成沟道材料层，所述第一介电层夹置在所述沟道材料层与所述栅极层之间；以及在所述沟道材料层之上形成多个源极/漏极端子，所述沟道材料层至少局部地夹置在所述多个源极/漏极端子之间且位于所述栅极层之上，并且所述栅极层夹置在所述衬底与所述多个源极/漏极端子之间。
根据一些实施例，在所述的方法中，在形成所述沟道材料层之后且在形成所述多个源极/漏极端子之前，还包括：执行图案化工艺以形成贯穿所述沟道材料层的多个开口，其中所述在所述沟道材料层之上形成所述多个源极/漏极端子包括：在所述沟道材料层上形成所述多个源极/漏极端子且使所述多个源极/漏极端子进一步延伸到所述多个开口中，以在所述沟道材料层与所述多个源极/漏极端子的侧壁之间的多个界面处形成边缘接触。根据一些实施例，在所述的方法中，在形成所述沟道材料层之后且在形成所述多个源极/漏极端子之前，还包括：使用第二低维材料在所述沟道材料层之上形成散热层，所述第二低维材料与所述第一低维材料不同；以及执行图案化工艺以形成贯穿所述散热层的多个开口，其中所述在所述沟道材料层之上形成所述多个源极/漏极端子包括：在所述散热层上形成所述多个源极/漏极端子且使所述多个源极/漏极端子进一步延伸到所述多个开口中，以在所述沟道材料层与所述多个源极/漏极端子的底表面之间的多个界面处形成垂直接触。根据一些实施例，在所述的方法中，在形成所述沟道材料层之后且在形成所述多个源极/漏极端子之前，还包括：使用第二低维材料在所述沟道材料层之上形成散热层，所述第二低维材料与所述第一低维材料不同；以及执行图案化工艺以形成贯穿所述散热层及所述沟道材料层的多个开口，其中所述在所述沟道材料层之上形成所述多个源极/漏极端子包括：在所述散热层上形成所述多个源极/漏极端子且使所述多个源极/漏极端子进一步延伸到所述多个开口中，以在所述沟道材料层与所述多个源极/漏极端子的侧壁之间的多个界面处形成边缘接触。根据一些实施例，一种制造集成电路的方法包括：提供包括多个第一半导体器件的半导体衬底；在所述半导体衬底之上形成第一内连线结构，所述多个第一半导体器件电耦合到所述第一内连线结构；通过所述的制造半导体器件的方法，在所述第一内连线结构之上形成至少一个第二半导体器件，以通过所述第一内连线结构对所述至少一个第二半导体器件与所述多个第一半导体器件中的至少一者进行电耦合及电连通，所述衬底包括在所述第一内连线结构中；以及在所述至少一个第二半导体器件之上形成第二内连线结构，以对所述第二内连线结构与所述至少一个第二半导体器件的所述多个源极/漏极端子进行电耦合。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、替代及变更。

Claims (10)

1.一种半导体器件，包括：
栅极层，设置在衬底之上；
沟道材料层，设置在所述栅极层之上，其中所述沟道材料层的材料包括第一低维材料；
第一介电层，夹置在所述栅极层与所述沟道材料层之间；以及
多个源极/漏极端子，与所述沟道材料层接触，其中所述沟道材料层至少局部地夹置在所述多个源极/漏极端子之间且位于所述栅极层之上，且所述栅极层设置在所述衬底与所述多个源极/漏极端子之间。
2.根据权利要求1所述的半导体器件，其中所述多个源极/漏极端子贯穿所述沟道材料层且立在所述第一介电层上，并且所述多个源极/漏极端子的侧壁与所述沟道材料层接触，
其中沿着所述栅极层与所述衬底的堆叠方向，所述沟道材料层靠近所述多个源极/漏极端子且与所述栅极层交叠。
3.根据权利要求1所述的半导体器件，其中所述多个源极/漏极端子立在所述沟道材料层的第一表面上且与所述沟道材料层的所述第一表面接触，其中所述沟道材料层的第二表面与所述第一表面相对且背对所述多个源极/漏极端子，且所述多个源极/漏极端子的侧壁不接触所述沟道材料层，
其中沿着所述栅极层与所述衬底的堆叠方向，所述沟道材料层与所述多个源极/漏极端子及所述栅极层交叠。
4.一种集成电路，包括：
第一内连线结构，设置在半导体衬底之上；
第一半导体器件，设置在所述第一内连线结构之上，其中所述第一半导体器件包括：
导电层，设置在所述第一内连线结构之上且电耦合到所述第一内连线结构；
介电层，设置在所述导电层上；
半导体层，设置在所述介电层之上，其中所述半导体层的材料包括低维材料；以及
多个导电端子，与所述半导体层接触，其中所述半导体层夹置在所述多个导电端子之间且位于所述导电层之上，且所述导电层设置在所述第一内连线结构与所述多个导电端子之间；以及
第二内连线结构，设置在所述第一半导体器件之上且电耦合到所述多个导电端子，其中所述第一半导体器件设置在所述第一内连线结构与所述第二内连线结构之间，且所述第一内连线结构设置在所述第一半导体器件与所述半导体衬底之间。
5.根据权利要求4所述的集成电路，其中所述半导体衬底包括多个第二半导体器件，且所述第一半导体器件通过所述第一内连线结构电耦合到所述多个第二半导体器件中的至少一者且与所述多个第二半导体器件中的所述至少一者电连通。
6.一种制造半导体器件的方法，包括：
在衬底之上形成栅极层；
在所述栅极层之上沉积第一介电层；
使用第一低维材料在所述第一介电层之上形成沟道材料层，所述第一介电层夹置在所述沟道材料层与所述栅极层之间；以及
在所述沟道材料层之上形成多个源极/漏极端子，所述沟道材料层至少局部地夹置在所述多个源极/漏极端子之间且位于所述栅极层之上，并且所述栅极层夹置在所述衬底与所述多个源极/漏极端子之间。
7.根据权利要求6所述的方法，在形成所述沟道材料层之后且在形成所述多个源极/漏极端子之前，还包括：
执行图案化工艺以形成贯穿所述沟道材料层的多个开口，
其中所述在所述沟道材料层之上形成所述多个源极/漏极端子包括：在所述沟道材料层上形成所述多个源极/漏极端子且使所述多个源极/漏极端子进一步延伸到所述多个开口中，以在所述沟道材料层与所述多个源极/漏极端子的侧壁之间的多个界面处形成边缘接触。
8.根据权利要求6所述的方法，在形成所述沟道材料层之后且在形成所述多个源极/漏极端子之前，还包括：
使用第二低维材料在所述沟道材料层之上形成散热层，所述第二低维材料与所述第一低维材料不同；以及
执行图案化工艺以形成贯穿所述散热层的多个开口，
其中所述在所述沟道材料层之上形成所述多个源极/漏极端子包括：在所述散热层上形成所述多个源极/漏极端子且使所述多个源极/漏极端子进一步延伸到所述多个开口中，以在所述沟道材料层与所述多个源极/漏极端子的底表面之间的多个界面处形成垂直接触。
9.根据权利要求6所述的方法，在形成所述沟道材料层之后且在形成所述多个源极/漏极端子之前，还包括：
使用第二低维材料在所述沟道材料层之上形成散热层，所述第二低维材料与所述第一低维材料不同；以及
执行图案化工艺以形成贯穿所述散热层及所述沟道材料层的多个开口，
其中所述在所述沟道材料层之上形成所述多个源极/漏极端子包括：在所述散热层上形成所述多个源极/漏极端子且使所述多个源极/漏极端子进一步延伸到所述多个开口中，以在所述沟道材料层与所述多个源极/漏极端子的侧壁之间的多个界面处形成边缘接触。
10.一种制造集成电路的方法，包括：
提供包括多个第一半导体器件的半导体衬底；
在所述半导体衬底之上形成第一内连线结构，所述多个第一半导体器件电耦合到所述第一内连线结构；
通过权利要求6所述的制造半导体器件的方法，在所述第一内连线结构之上形成至少一个第二半导体器件，以通过所述第一内连线结构对所述至少一个第二半导体器件与所述多个第一半导体器件中的至少一者进行电耦合及电连通，所述衬底包括在所述第一内连线结构中；以及
在所述至少一个第二半导体器件之上形成第二内连线结构，以对所述第二内连线结构与所述至少一个第二半导体器件的所述多个源极/漏极端子进行电耦合。
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