CN109786365B - 半导体器件以及形成半导体器件的方法 - Google Patents

半导体器件以及形成半导体器件的方法 Download PDF

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Abstract

根据本发明的实施例，提供了一种半导体器件，其包括：设置在半导体衬底上的金属薄膜；以及设置在金属薄膜上的第一接触结构和第二接触结构，其中，第一接触结构和第二接触结构通过包括至少一种耐抛光材料的伪层彼此横向地间隔开。本发明的实施例还提供了另一种半导体器件以及一种形成半导体器件的方法。

Description

半导体器件以及形成半导体器件的方法
技术领域
本发明涉及半导体领域，并且更具体地，涉及半导体器件以及形成半导体器件的方法。
背景技术
电阻器是许多半导体集成电路中的标准组件。例如，电阻器通常用于控制集成电路的其他电子组件的相应电阻，其中，集成电路可以是射频(RF)电路(例如，振荡器、相移网络、滤波器、转换器等)、存储器(例如，动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)等)电路以及各种模拟/混合信号电路中的任何一种。
通常通过由金属薄膜形成的薄膜电阻器来实现该电阻器，以提供比以其他结构形成和/或由其他材料形成的电阻器更低的电阻率的温度系数(TCR)和更宽的薄层电阻容差。传统地，当这种薄膜电阻器与场效应晶体管的金属栅极同时制造(通常称为中间段制程(MEOL)工艺)时，对覆盖金属薄膜的大致长的多晶硅线结构实施化学机械抛光(CMP)工艺以形成金属栅极和薄膜电阻器的接触件。由于多晶硅线结构的这种大致长的延伸件，多晶硅线结构会发生CMP凹陷和/或侵蚀效应，这可能直接或间接地导致诸如，例如多晶硅线结构的过度抛光、薄膜电阻器的相应接触件的过度蚀刻等的各种问题。
因此，传统的薄膜电阻器及其形成方法并不完全令人满意。
发明内容
根据本发明的实施例，提供了一种半导体器件，包括：金属薄膜，设置在半导体衬底上；以及第一接触结构和第二接触结构，设置在所述金属薄膜上，其中，所述第一接触结构和所述第二接触结构通过包括至少一种耐抛光材料的伪层彼此横向地间隔开。
根据本发明的实施例，还提供了一种半导体器件，包括：半导体衬底；至少第一场效应晶体管(FET)，设置在所述半导体衬底的第一区中；以及薄膜电阻器，设置在所述半导体衬底的第二区中，所述薄膜电阻器包括：薄膜，设置在所述半导体衬底上；第一接触结构和第二接触结构，设置在所述薄膜的相应端部上；以及伪层，设置在所述薄膜上并且横向地位于所述第一接触结构和所述第二接触结构之间，其中，所述伪层包括至少部分地填充有耐抛光材料的至少一个凹进区。
根据本发明的实施例，还提供了一种形成半导体器件的方法，包括：在位于半导体衬底上的电阻器区中形成金属薄膜；在所述金属薄膜的相应端部上形成两个接触结构，其中，所述两个接触结构通过伪层彼此横向地间隔开；在所述伪层中形成凹进区，其中，所述凹进区与所述两个接触结构横向地间隔开；以及用耐抛光材料填充所述凹进区。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A、图1B和图1C示出根据一些实施例的形成半导体器件的示例性方法的流程图。
图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I、图2J、图2K、图2L和图2M示出根据一些实施例的在各个制造阶段期间的通过图1A、图1B和图1C的方法制造的示例性半导体器件的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
本发明提供了包括薄膜电阻器的半导体器件的各个实施例。在一些实施例中，所公开的薄膜电阻器包括设置在半导体衬底之上并且在伪层(例如，多晶硅线结构)下面的金属薄膜以及位于金属薄膜的相应端部上的两个接触结构，其中，伪层包括填充有耐抛光材料的与两个接触结构横向地间隔开的至少一个凹进区。这样，当对伪层实施CMP工艺时，由于嵌入伪层中的至少一个凹进区填充有耐抛光材料，所以可以最小化上述凹陷/侵蚀效应。
此外，在一些实施例中，所公开的薄膜电阻器形成在位于半导体衬底上的电阻器区中，并且另一方面，形成在位于半导体衬底上的晶体管区中，一个或多个金属氧化物半导体场效应晶体管(MOSFET)可以与薄膜电阻器同时形成。特别地，在一些实施例中，可以在晶体管区中形成p型MOSFET的金属栅极的同时形成薄膜电阻器的接触结构，并且在晶体管区中形成n型MOSFET的金属栅极的同时用耐抛光材料填充凹进区。因此，可以使用与电流互补MOS(CMOS)制造技术兼容的制造步骤来形成所公开的薄膜电阻器，并且可以仅使用至多一个图案化来限定伪层中的凹进区。
图1A、图1B和图1C共同地示出根据本发明的一个或多个实施例的形成包括薄膜电阻器的半导体器件的方法100的流程图。应当注意，方法100仅是实例，而不旨在限制本发明。因此，应当理解，可以在图1A至图1C的方法100之前、期间和之后提供额外的操作，并且本文中可以仅简要地描述一些其他操作。在一些实施例中，方法100的操作可以分别与如图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I、图2J、图2K、图2L和图2M中所示的各个制造阶段处的半导体器件的截面图相关联，下面将进一步详细地讨论。
现在参考图1A，从提供半导体衬底的操作102开始方法100。在一些实施例中，当提供半导体衬底时，可以在半导体衬底的主表面上方形成多个隔离部件(例如，浅沟槽隔离(STI)部件)。因此，可以通过这样的多个隔离部件将半导体衬底划分为至少两个区，即晶体管区和电阻器区。方法100继续进行至操作104，其中，在半导体衬底的晶体管区中分别形成第一半导体阱和第二半导体阱。在一些实施例中，通过多个隔离部件中的至少一个彼此横向间隔开的第一半导体阱和第二半导体阱形成为具有相应的不同掺杂类型。例如，用第一掺杂类型(例如，n型)掺杂第一半导体阱；并且用第二掺杂类型(例如，p型)掺杂第二半导体阱。方法100继续进行至操作106，其中，在半导体衬底的电阻器区中形成金属薄膜。方法100继续进行至操作108，其中，在位于晶体管区中的第一半导体阱和第二半导体阱上方形成栅极介电层。在一些可选实施例中，也可以在位于电阻器区中的金属薄膜上形成栅极介电层。方法100继续进行至操作110，其中，在晶体管区和电阻器区上方形成伪层。在一些实施例中，伪层可以由多晶硅材料形成，其中，伪层用于在第一半导体区和第二半导体区上方形成相应的伪栅极堆叠件，下面将进一步详细地讨论。
然后参考图1B，方法100继续进行至操作112，其中，分别在第一半导体区和第二半导体区上方形成第一伪栅极堆叠件和第二伪栅极堆叠件。在一些实施例中，在第一半导体区的中间部分上方设置第一伪栅极堆叠件，其中，第一伪栅极堆叠件包括伪层的第一部分和栅极介电层的位于伪层的第一部分正下方的第一部分；并且在第二半导体区的中间部分上方设置第二伪栅极堆叠件，其中，第二伪栅极堆叠件包括伪层的第二部分和栅极介电层的位于伪层的第二部分正下方的第二部分。方法100继续进行至操作114，其中，在第一半导体阱和第二半导体阱内形成相应的源极和漏极部件。在一些实施例中，在第一半导体阱内，分别在第一伪栅极堆叠件的侧面上形成源极和漏极部件；并且在第二半导体阱内，分别在第二伪栅极堆叠件的侧面上形成源极和漏极部件。方法100继续进行至操作116，其中，在半导体衬底上方形成介电层。在一些实施例中，介电层可以是填充晶体管区中的第一伪栅极堆叠件和第二伪栅极堆叠件之间的间隔和/或第一伪栅极堆叠件和第二伪栅极堆叠件中的至少一个与电阻器区中的伪层之间的另一间隔的层间介电(ILD)层。方法100继续进行至操作118，其中，去除第一伪栅极堆叠件的伪层以在第一伪栅极堆叠件中形成第一栅极沟槽，并且凹进覆盖金属薄膜的相应端部的伪层以形成两个接触孔。这样，可以重新暴露第一伪栅极堆叠件的栅极介电层，并且也重新暴露金属薄膜的顶面的部分(例如，顶面的位于金属薄膜的相应端部处的部分)。方法100继续进行至操作120，其中，用第一导电层重新填充第一栅极沟槽和两个接触孔以形成p型金属栅极。在一些实施例中，第一导电层(即，p型金属栅极)可以包括堆叠在彼此的顶部上的例如p型功函数层(通常称为p金属)的两个或多个栅极材料层和导电层。
然后参考图1C，方法100继续至操作122，其中，去除第二伪栅极堆叠件的伪层以在第二伪栅极堆叠件中形成第二栅极沟槽，并且凹进覆盖金属薄膜的至少一个中间部分的伪层以形成至少一个凹进区。这样，可以重新暴露第二伪栅极堆叠件的栅极介电层，并且也重新暴露金属薄膜的顶面的至少部分(例如，顶面的位于金属薄膜的中间处的部分)。方法100继续进行至操作124，其中，用第二导电层重新填充第二栅极沟槽和至少一个凹进区。在一些实施例中，第二导电层可以包括堆叠在彼此的顶部上的例如n型功函数层(通常称为n金属)的两个或多个的栅极材料层和导电层。方法100继续进行至操作126，其中，实施抛光工艺。在一些实施例中，抛光工艺包括使用化学机械抛光(CMP)工艺去除多余的第二导电层以形成n型金属栅极和耐抛光结构。
如上所述，图2A至图2M以截面图示出在图1A、图1B和图1C的方法100的各个制造阶段处的包括薄膜电阻器的半导体器件200的部分。半导体器件200可以包括在微处理器、存储器单元和/或其他集成电路(IC)中。而且，为了更好地理解本发明的概念，简化图2A至图2M。尽管图示出半导体器件200，但应当理解，为了清楚说明的目的，IC可以包括在图2A至图2M中未示出的诸如电阻器、电容器、电感器、熔丝等的许多其他器件。
对应于图1A的操作102，图2A是根据一些实施例在各个制造阶段中的一个阶段处的包括半导体衬底202的半导体器件200的截面图。如图所示，当提供半导体衬底202时，半导体衬底202可以包括位于半导体衬底202的主表面202’上方的多个隔离部件(例如，STI部件)203、205、207和209。在一些实施例中，可以在隔离部件203和207内(例如，通过隔离部件203和207围绕)限定其中将形成一个或多个MOSFET的晶体管区211；以及可以在隔离部件207和209内(例如，通过隔离部件207和209围绕)限定其中将形成一个或多个电阻器的电阻器区213。
在一些实施例中，半导体衬底202包括硅衬底。可选地，半导体衬底202可以包括诸如，例如锗的其他元素半导体材料。半导体衬底202还可以包括诸如碳化硅、砷化镓、砷化铟和磷化铟的化合物半导体。半导体衬底202可以包括诸如硅锗、碳化硅锗、磷砷化镓和磷化铟镓的合金半导体。在一个实施例中，半导体衬底202包括外延层。例如，衬底可以具有位于块状半导体上方的外延层。此外，半导体衬底202可以包括绝缘体上半导体(SOI)结构。例如，衬底可以包括通过诸如注氧隔离(SIMOX)的工艺或其他合适的技术(诸如，晶圆接合和研磨)形成的埋氧(BOX)层。
对应于图1A的操作104，图2B是根据一些实施例的包括在各个制造阶段中的一个或多个阶段处相应地形成的第一半导体阱210和第二半导体阱214的半导体器件200的截面图。如图所示，第一半导体阱210形成为横向地位于隔离部件203和205之间(即，在晶体管区211内)，并且垂直地延伸到半导体衬底202中；以及第二半导体阱214形成为横向地位于隔离部件205和207之间(即，在晶体管区211内)，并且垂直地延伸到半导体衬底202中。在一些实施例中，第一半导体阱210掺杂有例如磷(P)、砷(As)、锑(Sb)等的掺杂剂的第一掺杂类型(例如，n型)；以及第二半导体阱214掺杂有与第一掺杂类型不同的掺杂剂的第二掺杂类型(例如，p型)。示例性p型掺杂剂包括硼(B)、镓(Ga)、铝(Al)等
在一些实施例中，可以首先通过实施一系列的工艺来形成第一半导体阱210，然后可以接着类似的一系列工艺来形成第二半导体阱214。为了简明，这里仅讨论形成第一半导体阱210。在一些实施例中，第一半导体阱210可以通过实施以下工艺中的至少一些来形成：在半导体衬底202上方形成可去除层(例如，光刻胶层、硬掩模层等)221以暴露其中将形成第一半导体阱210的区域；实施掺杂工艺(例如，离子注入工艺、扩散工艺等)以将具有第一掺杂类型(n型)的多种掺杂剂合并到半导体衬底202中；去除可去除层221；并实施可选的退火工艺以激活合并的掺杂剂。
对应于图1A的操作106，图2C是根据一些实施例的包括在各个制造阶段中的一个阶段处形成的金属薄膜226的半导体器件200的截面图。如图所示，在电阻器区213中，并且更特别地，在主表面202’之上并且横向地在隔离部件207和209之间设置金属薄膜226。
在一些实施例中，金属薄膜226由选自以下中的至少一种的金属材料形成：钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钨(W)、氮化钨(WN)、镍铬(NiCr)、硅铬(SiCr)以及它们的组合。在一些实施例中，金属薄膜226可以通过使用以下沉积技术中的一种来形成：化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、旋涂、电子枪、溅射和/或其他合适的金属材料沉积技术以在半导体衬底202(在电阻器区213)上沉积上述金属材料。在一个实例中，金属薄膜226包括在约5埃米和约50埃米之间的厚度。
对应于图1A的操作108，图2D是根据一些实施例的包括在各个制造阶段中的一个阶段处形成的栅极介电层228的半导体器件200的截面图。如图所示，在晶体管区211中，并且更特别地，在第一半导体阱210和第二半导体阱214之上设置栅极介电层228。尽管在图2D(以及以下附图)所示的实施例中，栅极介电层228示出为单层，但应当理解，栅极介电层228可以包括位于彼此的顶部上的多个堆叠层，同时保持在本发明的范围内。
在一些实施例中，栅极介电层228可以由高k介电材料形成。因此，栅极介电层228包括介电常数高于热氧化硅的介电常数(约3.9)的介电材料。在一个实例中，栅极介电层228包括氧化铪(HfO)。在各个实例中，栅极介电层228包括金属氧化物、金属氮化物或它们的组合。如图2D所示，在一些实施例中，栅极介电层228可以通过使用以下沉积技术中的一种来形成：化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、旋涂和/或其他合适的金属材料沉积技术以沉积覆盖第一半导体阱210和第二半导体阱214(即，晶体管区211)的上述介电材料。在一些可选实施例中，栅极介电层228还可覆盖电阻器区213中的金属薄膜226，后续可将其去除。在一个实例中，栅极介电层228包括在约10埃米和约100埃米之间的范围内的厚度。
对应于图1A的操作110，图2E是根据一些实施例的包括在各个制造阶段中的一个阶段处形成的伪层230的半导体器件200的截面图。如图所示，根据一些实施例，伪层230覆盖晶体管区211和电阻器区213二者。在一些实施例中，伪层230由未掺杂的多晶硅形成。在一些实施例中，伪层230可以通过使用以下沉积技术中的一种来形成：化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、旋涂和/或其他合适的沉积技术以沉积多晶硅以覆盖晶体管区211和电阻器区213。
对应于图1B的操作112，图2F是根据一些实施例的包括在各个制造阶段中的一个阶段处形成的第一伪栅极堆叠件232和第二伪栅极堆叠件234的半导体器件200的截面图。在一些实施例中，通过对伪层230和栅极介电层228(图2E)实施一个或多个干/湿蚀刻工艺，同时使用可去除层(例如，光刻胶层、硬掩模层等)235作为掩模来形成第一伪栅极堆叠件232和第二伪栅极堆叠件234。
这样，在一些实施例中，第一伪栅极堆叠件232形成为包括是伪层230的部分的第一伪部232-1，以及是栅极介电层228的部分的第一栅极介电层232-2；并且第二伪栅极堆叠件234包括是伪层230的部分的第二伪部234-1以及是栅极介电层228的部分的第二栅极介电层234-2。并且，在一些实施例中，伪层230的覆盖金属薄膜226的部分236保持完整。此外，在一些实施例中，第一伪栅极堆叠件232设置在第一半导体阱210的大致中间部分处以暴露第一半导体阱210的相应侧部；并且第二伪栅极堆叠件234设置在第二半导体阱214的大致中间部分处以暴露第二半导体阱214的相应侧部。
对应于图1B的操作114，图2G是根据一些实施例的包括在各个制造阶段中的一个阶段处形成的源极/漏极部件238和源极/漏极部件240的半导体器件200的截面图。如图所示，在第一半导体阱210中形成源极/漏极部件238，并且更具体地，在第一伪栅极堆叠件232的侧面处横向地设置源极/漏极部件238；并且在第二半导体阱214中形成源极/漏极部件240，并且更具体地，在第二伪栅极堆叠件234的侧面处横向地设置源极/漏极部件240。此外，在一些实施例中，沿着第一伪栅极堆叠件232的相应侧壁，介电间隔件239可选地形成为允许在源极/漏极部件238中形成轻掺杂的漏极(LDD)部件(未示出)；并且沿着第二伪栅极堆叠件234的相应侧壁，介电间隔件241可选地形成为允许在源极/漏极部件240中形成轻掺杂的漏极(LDD)部件。
在一些实施例中，用第二掺杂类型(即，与第一半导体阱210的第一掺杂类型相对)的掺杂剂掺杂第一半导体阱210中的源极/漏极部件238；并且用第一掺杂类型(即，与第二半导体阱214的第二掺杂类型相对)的掺杂剂掺杂第二半导体阱214中的源极/漏极部件240。此外，与第一半导体阱210相比，可以以提高的掺杂浓度掺杂源极/漏极部件238；并且与第二半导体阱214相比，可以以提高的掺杂浓度掺杂源极/漏极部件240。在一些实施例中，第一半导体阱210、第一伪部232-1(其将通过相应的金属栅极替换)、第一栅极介电层232-2以及源极/漏极部件238可以形成p型MOSFET；并且第二半导体阱214、第二伪部234-1(其将通过相应的金属栅极替换)、第二栅极介电层234-2以及源极/漏极部件240可以形成n型MOSFET，这将在下面讨论。
在一些实施例中，源极/漏极部件238可以通过实施以下工艺中的至少一些来形成：在半导体衬底202上方形成可去除层(例如，光刻胶层、硬掩模层等)以暴露其中将形成源极/漏极部件238的区域；实施掺杂工艺(例如，离子注入工艺、扩散工艺等)以将具有第二掺杂类型(p型)的多种掺杂剂合并到第一半导体阱210中；去除可去除层；并实施可选的退火工艺以激活合并的掺杂剂。类似地，源极/漏极部件240可以通过实施以下工艺中的至少一些来形成：在半导体衬底202上方形成可去除层(例如，光刻胶层、硬掩模层等)以暴露其中将形成源极/漏极部件240的区域；实施掺杂工艺(例如，离子注入工艺、扩散工艺等)以将具有第一掺杂类型(n型)的多种掺杂剂合并到第二半导体阱214中；去除可去除层；并实施可选的退火工艺以激活合并的掺杂剂。
对应于图1B的操作116，图2H是根据一些实施例的包括在各个制造阶段中的一个阶段处形成的介电层244的半导体器件200的截面图。如图所示，介电层244形成在半导体衬底202上方，并且更特别地，填充晶体管区211中的第一伪栅极堆叠件232和第二伪栅极堆叠件234之间的间隔并且填充电阻器区213中的第二伪栅极堆叠件234和部分236之间的另一间隔。
如上所述，介电层244可以是ILD层，其中，该ILD层配置为隔离设置在相应的不同层级/层处的导电部件。在一些实施例中，介电层244包括以下材料中的至少一种的材料，包括氧化硅、低介电常数(低k)材料、其他合适的介电材料或它们的组合。低k介电材料可以包括氟化硅玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、碳掺杂的氧化硅(SiOxCy)、BLACK
Figure BDA0001811822620000101
(加利福尼亚圣克拉拉的应用材料公司)、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、BCB(双苯并环丁烯)、SiLK(密歇根州米兰的陶氏化学公司)、聚酰亚胺和/或其他未来开发的低k介电材料。在一些实施例中，介电层244可以通过使用以下沉积技术中的一种来形成：化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、旋涂和/或其他合适的介电材料沉积技术以在半导体衬底202上方沉积上述介电材料。
对应于图1B的操作118，图2I是根据一些实施例的包括在各个制造阶段中的一个阶段处形成的第一栅极沟槽(位于晶体管区211中)和两个接触孔252和254(位于电阻器区213中)的半导体器件200的截面图。如图所示，通过去除第一伪栅极堆叠件232的第一伪部232-1来形成第一栅极沟槽250；并且通过去除伪部236的相应端部来形成接触孔252和254。因此，分别重新暴露第一栅极介电层232-2和金属薄膜226的端部。
在一些实施例中，第一栅极沟槽250和接触孔252/254可以通过实施以下工艺中的至少一些来同时形成：在介电层244和伪部236(图2H)上方形成可去除层(例如，光刻胶层、硬掩模层等)255以暴露其中将形成第一栅极沟槽250和接触孔252/254的区域；实施一个或多个干/湿蚀刻工艺以去除第一伪部232-1和伪部236的端部；去除可去除层255；并实施清洁工艺。
对应于图1B的操作120，图2J是根据一些实施例的包括在各个制造阶段中的一个阶段处形成的多个金属部件260、262、264的半导体器件200的截面图。如图所示，通过用一个或多个导电层同时重新填充第一栅极沟槽250和接触孔262和264来形成金属部件260、262和264，这将在下面讨论。在一些实施例中，由于金属栅极260与第一半导体阱210、第一栅极介电层232-2以及源极/漏极部件238一起可以形成p型MOSFET，并且金属栅极260用作这种p型MOSFET的金属栅极，金属部件260/262/264在本文中称为p型金属部件。
尽管在图2J所示的实施例(以及以下附图)中，p型金属部件260/262/264均示出为单层，但是在一些实施例中，p型金属部件260/262/264可以包括堆叠在彼此的顶部上的两个或多个栅极材料层(例如，p型或n型功函数层、导电层等)。例如，p型金属部件260/262/264均包括通常称为p金属的p型功函数层，以及覆盖p金属的由例如铝(Al)的导电材料形成的导电层。在一些实施例中，p金属具有约5.2eV或大于约5.2eV的功函数。在一个实施例中，p金属由选自由氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)以及它们的组合构成的组的导电材料形成。在一些实施例中，p型金属部件260/262/264可以通过使用以下沉积技术中的一种来形成：化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、旋涂、电子枪、溅射和/或其他合适的金属材料沉积技术以分别用上述栅极材料层的一个或多个覆盖栅极沟槽250和接触孔252和254。
尽管未示出，但在一些其他实施例中，一个或多个p型金属部件可以与p型金属部件260/262/264同时形成并且设置在p型金属部件262和264之间。这种一个或多个p型金属部件可以在实施CMP工艺时为伪部236提供额外的支撑，这将在下面进一步详细地讨论。
对应于图1C的操作122，图2K是根据一些实施例的包括在各个制造阶段中的一个阶段处形成的第二栅极沟槽266(位于晶体管区211中)和凹进区268(位于电阻器区213中)的半导体器件200的截面图。如图所示，通过去除第二伪栅极堆叠件234的第二伪部234-1形成第二栅极沟槽266；并且通过去除伪部236的中间部分来形成凹进区268。因此，分别重新暴露第二栅极介电层234-2和金属薄膜226的中间部分。尽管在图2K(以及以下图)所示的实施例中，在伪层236中仅形成一个凹进区268，但是应当理解，可以在伪层236中形成任何期望数量(例如，两个或多个)的凹进区，同时保持在本发明的范围内。此外，当在伪层236中形成多个凹进区时，多个凹进区可以或可以不沿着金属薄膜226均匀地分布。在金属薄膜226具有从p型金属部件262至264的相应内侧壁(即，彼此面对的侧壁)测量的长度L的实例中，多个凹进区彼此横向地间隔开并且通过伪层236的相应部分的相同宽度与p型金属部件262/264横向地间隔开。
在一些实施例中，第二栅极沟槽266和凹进区268可以通过实施以下工艺中的至少一些来同时形成：在介电层244和伪部236(图2J)上方形成可去除层(例如，光刻胶层、硬掩模层等)269以暴露其中将形成第二栅极沟槽266和凹进区268的区域；实施一个或多个干/湿蚀刻工艺以去除第二伪部234-1和伪部236的中间部分；去除可去除层269；并实施清洁工艺。
对应于图1C的操作124，图2L是根据一些实施例的包括在各个制造阶段中的一个阶段处形成的导电层270的半导体器件200的截面图。如图所示，导电层270覆盖晶体管区211的部分和电阻器区213以重新填充第二栅极沟槽266和凹进区268(图2K)。
尽管在图2L所示的实施例(以及以下图)中，导电层270均示出为单层，但是在一些实施例中，导电层270可以包括堆叠在彼此的顶部上的两个或多个栅极材料层(例如，p型或n型功函数层、导电层等)。例如，导电层270包括通常称为n金属的n型功函数层，以及覆盖n金属的由例如铝(Al)的导电材料形成的导电层。在一些实施例中，n金属具有约4.2eV或小于约4.2eV的功函数。在一个实施例中，n金属由选自由钽(Ta)、钛铝(TiAl)、氮化钛铝(TiAlN)以及它们的组合构成的组的导电材料形成。在一些实施例中，导电层270可以通过使用以下沉积技术中的一种来形成：化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、旋涂、电子枪、溅射和/或其他合适的金属材料沉积技术以分别用一种或多种上述导电材料重新填充第二栅极沟槽266和凹进区268。
对应于图1C的操作126，图2M是根据一些实施例的包括在各个制造阶段中的一个阶段处形成的金属栅极272和耐抛光结构274的半导体器件200的截面图。在一些实施例中，通过使用CMP工艺以抛光导电层270(图2L)直到金属栅极272和耐抛光结构274共享共面的顶面275来同时形成金属栅极272和耐抛光结构274。在一些实施例中，这样的顶面275也可以与其他部件(例如，236、244、260、262、264等)的相应顶面共面。在一些实施例中，由于金属栅极272、第二半导体阱214、第二栅极介电层234-2以及源极/漏极部件240可形成n型MOSFET，金属栅极272在本文中称为n型金属栅极272。
尽管未示出，但是多个接触插塞(例如，钨接触插塞)可以形成在覆盖抛光的共面顶面275的另一低k介电层内以电连接相应的导电部件238、240、260、262、264和272。这样，通过第一半导体阱210、p型金属栅极260、第一栅极介电层232-2以及源极/漏极部件238形成的p型MOSFET可以通过相应的接触插塞电连接至一个或多个其他电子组件；通过第二半导体阱214、n型金属栅极272、第二栅极介电层234-2以及源极/漏极部件240形成的n型MOSFET可以通过相应的接触插塞电连接至一个或多个其他电子组件；并且通过金属薄膜226、接触结构262和264以及耐抛光结构274形成的薄膜电阻器可以通过相应的接触插塞电连接至一个或多个其他电子组件。
根据本发明的一些实施例，由于耐抛光结构在实施上述CMP工艺时为伪部236提供额外的支撑，这可以有利地最小化凹陷/侵蚀效应的发生，形成耐抛光结构274的材料可以称为耐抛光材料。尽管在上述讨论中，通过用包括一个或多个栅极材料层的导电层270重新填充凹进区268(图2K)来形成耐抛光结构274，但应当注意，可以用在抛光时为伪部236提供额外支撑的各种材料中的任何一种重新填充凹进区268，同时保持在本发明的范围内。例如，可以用从由金属基材料、氧化物基材料(例如，氧化硅等)、陶瓷基材料和它们的组合构成的组中选择的材料重新填充凹进区268。
此外，尽管上述薄膜电阻器(由金属薄膜226和接触结构262和264形成)与p型和n型MOSFET同时形成，但应当理解，这种包括至少一个耐抛光结构的薄膜电阻器可以在形成p型和n型MOSFET之后(例如，后段制程(BEOL)工艺中)形成，同时保持在本发明的范围内。更进一步，尽管上述讨论涉及同时形成p型金属部件260/262/264，并且然后形成n型金属栅极272，同时使用耐抛光结构274抵抗CMP工艺，但应当理解，可以切换金属部件260/262/264和金属栅极272的掺杂极性，同时保持在本发明的范围内。也就是说，通过使用所公开的方法100，可以同时形成“n型”金属部件260/262/264，并且然后可以形成“p型”金属栅极272，同时使用耐抛光结构274抵抗CMP工艺。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。
在实施例中，一种半导体器件包括：设置在半导体衬底上的金属薄膜；以及设置在金属薄膜上的第一接触结构和第二接触结构，其中，第一接触结构和第二接触结构通过包括至少一种耐抛光材料的伪层彼此横向地间隔开。
在另一实施例中，一种半导体器件包括：半导体衬底；设置在半导体衬底的第一区中的至少第一场效应晶体管(FET)；以及设置在半导体衬底的第二区中的薄膜电阻器。薄膜电阻器包括：设置在半导体衬底上的薄膜；设置在薄膜的相应端部上的第一接触结构和第二接触结构；以及设置在薄膜上并横向地位于第一接触结构和第二接触结构之间的伪层，其中，伪层包括至少部分地填充有耐抛光材料的至少一个凹进区。
在又一实施例中，一种方法包括：在位于半导体衬底上的电阻器区中形成金属薄膜；在金属薄膜的相应端部上形成两个接触结构，其中，两个接触结构通过伪层彼此横向地间隔开；在伪层中形成凹进区，其中，凹进区与两个接触结构横向地间隔开；以及用耐抛光材料重新填充凹进区。
根据本发明的实施例，提供了一种半导体器件，包括：金属薄膜，设置在半导体衬底上；以及第一接触结构和第二接触结构，设置在所述金属薄膜上，其中，所述第一接触结构和所述第二接触结构通过包括至少一种耐抛光材料的伪层彼此横向地间隔开。
根据本发明的实施例，所述至少一种耐抛光材料选自由金属基材料、氧化物基材料、陶瓷基材料以及它们的组合构成的组。
根据本发明的实施例，所述至少一种耐抛光材料还包括阻挡材料。
根据本发明的实施例，所述阻挡材料选自由钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)以及它们的组合构成的组。
根据本发明的实施例，所述金属薄膜以及所述第一接触结构和所述第二接触结构形成薄膜电阻器。
根据本发明的实施例，所述伪层由多晶硅材料形成。
根据本发明的实施例，所述至少一种耐抛光材料通过所述伪层的部分分别与所述第一接触结构和所述第二接触结构横向地间隔开。
根据本发明的实施例，所述至少一种耐抛光材料直接接触所述金属薄膜的部分。
根据本发明的实施例，还提供了一种半导体器件，包括：半导体衬底；至少第一场效应晶体管(FET)，设置在所述半导体衬底的第一区中；以及薄膜电阻器，设置在所述半导体衬底的第二区中，所述薄膜电阻器包括：薄膜，设置在所述半导体衬底上；第一接触结构和第二接触结构，设置在所述薄膜的相应端部上；以及伪层，设置在所述薄膜上并且横向地位于所述第一接触结构和所述第二接触结构之间，其中，所述伪层包括至少部分地填充有耐抛光材料的至少一个凹进区。
根据本发明的实施例，所述耐抛光材料包括金属基材料、氧化物基材料、陶瓷基材料以及它们的组合中的至少一种。
根据本发明的实施例，所述薄膜由选自由钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、钨(W)、氮化钨(WN)以及它们的组合构成的组中的金属材料形成。
根据本发明的实施例，所述伪层由多晶硅材料形成。
根据本发明的实施例，所述第一区和所述第二区通过隔离部件彼此横向地间隔开。
根据本发明的实施例，还包括：至少第二场效应晶体管，设置在所述半导体衬底的第一区中，其中，所述第一场效应晶体管和所述第二场效应晶体管具有相应的金属栅极。
根据本发明的实施例，所述第一场效应晶体管的金属栅极包括具有大于5.2eV的功函数的金属层，并且所述第二场效应晶体管的金属栅极包括具有小于4.2eV的功函数的金属层。
根据本发明的实施例，至少部分地填充有所述耐抛光材料的所述薄膜电阻器的所述凹进区和所述第一场效应晶体管的所述金属栅极同时形成。
根据本发明的实施例，所述薄膜电阻器的所述第一接触结构和所述第二接触结构以及所述第二场效应晶体管的所述金属栅极同时形成。
根据本发明的实施例，还提供了一种形成半导体器件的方法，包括：在位于半导体衬底上的电阻器区中形成金属薄膜；在所述金属薄膜的相应端部上形成两个接触结构，其中，所述两个接触结构通过伪层彼此横向地间隔开；在所述伪层中形成凹进区，其中，所述凹进区与所述两个接触结构横向地间隔开；以及用耐抛光材料填充所述凹进区。
根据本发明的实施例，在所述金属薄膜的相应端部上形成两个接触结构包括在位于所述半导体衬底上的晶体管区中同时形成用于p型第一场效应晶体管(FET)的p型金属栅极。
根据本发明的实施例，用所述耐抛光材料填充所述凹进区包括在位于所述半导体衬底上的晶体管区中同时形成用于n型第一场效应晶体管(FET)的n型金属栅极。

Claims (20)

1.一种半导体器件，包括：
金属薄膜，设置在半导体衬底上；以及
第一接触结构和第二接触结构，设置在所述金属薄膜上，
其中，所述第一接触结构和所述第二接触结构通过包括至少一种耐抛光材料的伪层彼此横向地间隔开。
2.根据权利要求1所述的半导体器件，其中，所述至少一种耐抛光材料选自由金属基材料、氧化物基材料、陶瓷基材料以及它们的组合构成的组。
3.根据权利要求1所述的半导体器件，其中，所述至少一种耐抛光材料还包括阻挡材料。
4.根据权利要求3所述的半导体器件，其中，所述阻挡材料选自由钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)以及它们的组合构成的组。
5.根据权利要求1所述的半导体器件，其中，所述金属薄膜以及所述第一接触结构和所述第二接触结构形成薄膜电阻器。
6.根据权利要求1所述的半导体器件，其中，所述伪层由多晶硅材料形成。
7.根据权利要求1所述的半导体器件，其中，所述至少一种耐抛光材料通过所述伪层的部分分别与所述第一接触结构和所述第二接触结构横向地间隔开。
8.根据权利要求1所述的半导体器件，其中，所述至少一种耐抛光材料直接接触所述金属薄膜的部分。
9.一种半导体器件，包括：
半导体衬底；
至少第一场效应晶体管(FET)，设置在所述半导体衬底的第一区中；以及
薄膜电阻器，设置在所述半导体衬底的第二区中，所述薄膜电阻器包括：
薄膜，设置在所述半导体衬底上；
第一接触结构和第二接触结构，设置在所述薄膜的相应端部上；以及
伪层，设置在所述薄膜上并且横向地位于所述第一接触结构和所述第二接触结构之间，
其中，所述伪层包括至少部分地填充有耐抛光材料的至少一个凹进区。
10.根据权利要求9所述的半导体器件，其中，所述耐抛光材料包括金属基材料、氧化物基材料、陶瓷基材料以及它们的组合中的至少一种。
11.根据权利要求9所述的半导体器件，其中，所述薄膜由选自由钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、钨(W)、氮化钨(WN)以及它们的组合构成的组中的金属材料形成。
12.根据权利要求9所述的半导体器件，其中，所述伪层由多晶硅材料形成。
13.根据权利要求9所述的半导体器件，其中，所述第一区和所述第二区通过隔离部件彼此横向地间隔开。
14.根据权利要求9所述的半导体器件，还包括：
至少第二场效应晶体管，设置在所述半导体衬底的第一区中，
其中，所述第一场效应晶体管和所述第二场效应晶体管具有相应的金属栅极。
15.根据权利要求14所述的半导体器件，其中，所述第一场效应晶体管的金属栅极包括具有大于5.2eV的功函数的金属层，并且所述第二场效应晶体管的金属栅极包括具有小于4.2eV的功函数的金属层。
16.根据权利要求15所述的半导体器件，其中，至少部分地填充有所述耐抛光材料的所述薄膜电阻器的所述凹进区和所述第一场效应晶体管的所述金属栅极同时形成。
17.根据权利要求15所述的半导体器件，其中，所述薄膜电阻器的所述第一接触结构和所述第二接触结构以及所述第二场效应晶体管的所述金属栅极同时形成。
18.一种形成半导体器件的方法，包括：
在位于半导体衬底上的电阻器区中形成金属薄膜；
在所述金属薄膜的相应端部上形成两个接触结构，其中，所述两个接触结构通过伪层彼此横向地间隔开；
在所述伪层中形成凹进区，其中，所述凹进区与所述两个接触结构横向地间隔开；以及
用耐抛光材料填充所述凹进区。
19.根据权利要求18所述的方法，其中，在所述金属薄膜的相应端部上形成两个接触结构包括在位于所述半导体衬底上的晶体管区中同时形成用于p型第一场效应晶体管(FET)的p型金属栅极。
20.根据权利要求18所述的方法，其中，用所述耐抛光材料填充所述凹进区包括在位于所述半导体衬底上的晶体管区中同时形成用于n型第一场效应晶体管(FET)的n型金属栅极。
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