TWI694615B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TWI694615B
TWI694615B TW107133036A TW107133036A TWI694615B TW I694615 B TWI694615 B TW I694615B TW 107133036 A TW107133036 A TW 107133036A TW 107133036 A TW107133036 A TW 107133036A TW I694615 B TWI694615 B TW I694615B
Authority
TW
Taiwan
Prior art keywords
contact structure
metal
layer
thin film
semiconductor substrate
Prior art date
Application number
TW107133036A
Other languages
English (en)
Other versions
TW201919237A (zh
Inventor
尤宏誌
陳建茂
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201919237A publication Critical patent/TW201919237A/zh
Application granted granted Critical
Publication of TWI694615B publication Critical patent/TWI694615B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C17/00—Apparatus or processes specially adapted for manufacturing resistors
    • H01C17/06—Apparatus or processes specially adapted for manufacturing resistors adapted for coating resistive material on a base
    • H01C17/075—Apparatus or processes specially adapted for manufacturing resistors adapted for coating resistive material on a base by thin film techniques
    • H01C17/14—Apparatus or processes specially adapted for manufacturing resistors adapted for coating resistive material on a base by thin film techniques by chemical deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H01C7/006—Thin film resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/01—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate comprising only passive thin-film or thick-film elements formed on a common insulating substrate
    • H01L27/016—Thin-film circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H01L28/24—Resistors with an active material comprising a refractory, transition or noble metal, metal compound or metal alloy, e.g. silicides, oxides, nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一種半導體裝置包含：設置在半導體基板上的金屬薄膜以及設置在金屬薄膜上的第一和第二接觸結構，其中第一和第二接觸結構藉由虛設層彼此橫向間隔開，虛設層包含至少一磨光抗性結構。

Description

半導體裝置及其製造方法
關於一種半導體裝置以及半導體裝置的製造方法。
電阻器是許多半導體集成電路中的標準元件。舉例來說，電阻器通常用於控制集成電路之其他電子元件之各自的電阻，其可以是射頻(radio frequency，RF)電路(例如，震盪器(oscillator)、相移網路(phase-shift network)、濾波器(filter)、轉換器(converter)等)、存儲器(memory)(例如，動態隨機存取存儲器(dynamic random access memory，DRAM)、靜態隨機存取存儲器(static random access memory，SRAM)等)電路以及各種模擬/混合信號(analog/mixed-signal)電路。
電阻器通常是由金屬薄膜所形成的薄膜電阻器來實現，以便在與其他結構和/或其他材料中形成的電阻器相比的情況下提供較低的電阻率溫度係數(temperature coefficient of resistivity，TCR)和較寬的薄膜電阻公差(sheet resistance tolerance)。常規地，當這種薄膜電阻 器與場效電晶體的金屬閘極同時製造時(此通常稱為中段製程(middle-end-of-line，MEOL))，會在實質上較長的多晶矽線結構(polysilicon line structure)上進行化學機械研磨(chemical-mechanical polishing，CMP)製程，其中多晶矽線結構覆蓋金屬薄膜以形成金屬閘極和薄膜電阻器的接點。由於多晶矽線結構的這種實質上較長的延伸，多晶矽線結構會發生CMP凹陷和/或侵蝕效應，這可能會直接或間接地引起各種問題，舉例來說，對多晶矽線結構過度研磨，在薄膜電阻器之各自的接點上過度蝕刻等。
因此，傳統的薄膜電阻器及其形成方法並不完全令人滿意。
根據本揭露之一態樣，一種半導體裝置包含：設置在半導體基板上的金屬薄膜；以及設置在金屬薄膜上的第一和第二接觸結構，其中第一和第二接觸結構係藉由包含至少一磨光抗性結構的虛設層而彼此橫向間隔開。
根據本揭露之另一態樣，一種半導體裝置包含：半導體基板；設置於半導體基板第一區域內的至少一第一場效電晶體；以及設置於半導體基板第二區域內的薄膜電阻器。薄膜電阻器包含：設置於半導體基板上的薄膜；分別設置於薄膜的末端上的第一和第二接觸結構；以及設置於薄膜上並橫向位於第一與第二接觸結構之間的虛設層，其中虛 設層包含至少一凹陷區域，凹陷區域至少部份地填充磨光抗性材料。
根據本揭露之又一態樣，一種半導體裝置的製造方法包含：形成金屬薄膜於半導體基板上的電阻區內；形成兩接觸結構於金屬薄膜的兩端上，其中兩接觸結構藉由虛設層彼此橫向間隔開；形成凹陷區域於虛設層中，其中凹陷區域與兩接觸結構橫向間隔開；以及填充磨光抗性材料於凹陷區域。
100:方法
102、104、106、108、110:操作
112、114、116、118、120:操作
122、124、126:操作
200:半導體裝置
202:半導體基板
203、205、207、209:隔離特徵
210:第一半導體井
211:電晶體區
213:電阻區
214:第二半導體井
221:可去除層
226:金屬薄膜
228:閘極介電層
230:虛設層
232:第一虛設閘極堆疊
232-1:第一虛設部分
232-2:第一閘極介電層
234:第二虛設閘極堆疊
234-1:第二虛設部分
234-2:第二閘極介電層
236:一部分
238:源極/汲極特徵
239:介電間隔物
240:源極/汲極特徵
241:介電間隔物
244:介電層
250:第一閘極溝槽
252、254:接觸孔
255:接觸孔
260、262、264:金屬特徵
266:第二閘極溝槽
268:凹陷區域
269:可去除層
270:導電層
272:金屬閘極
274:磨光抗性結構
275:頂表面
當結合隨附圖式進行閱讀時，本揭露發明實施例之詳細描述將能被充分地理解。應注意，根據業界標準實務，各特徵並非按比例繪製且僅用於圖示目的。事實上，出於論述清晰之目的，可任意增加或減小各特徵之尺寸。在說明書及圖式中以相同的標號表示相似的特徵。
第1A至1C圖繪示了根據本揭露一些實施方式之形成半導體裝置的示例方法的流程圖。
第2A、2B、2C、2D、2E、2F、2G、2H、2I、2J、2K、2L和2M圖繪示了根據本揭露一些實施方式之藉由第1A至1C圖的方法製作半導體裝置在各個製造階段的剖面示意圖。
應理解，以下揭示內容提供許多不同實施例或實例，以便實施本揭露發明實施例之不同特徵。下文描述組件及排列之特定實施例或實例以簡化本揭露。當然，此等實例僅為示例性且並不欲為限制性。舉例而言，元件之尺寸並不受限於所揭示之範圍或值，但可取決於製程條件及/或裝置之所欲特性。此外，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括可在第一特徵與第二特徵之間插入形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。為了簡明性及清晰性，可以不同尺度任意繪製各特徵。
另外，為了便於描述，本文可使用空間相對性術語(諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述諸圖中所圖示之一元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了諸圖所描繪之定向外，空間相對性術語意欲包含使用或操作中裝置之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向上)且因此可同樣解讀本文所使用之空間相對性描述詞。
本揭露提供了包含薄膜電阻器(thin film resistor)之半導體裝置的各種實施例。在一些實施例中，所揭露的薄膜電阻器包含設置在半導體基板上和虛設層(dummy layer)(例如，多晶矽線(polysilicon line)結構)下的金屬薄膜以及位於金屬薄膜兩端上的兩個接觸結構，其 中虛設層包含至少一凹陷區域橫向地將兩填充有磨光抗性材料的接觸結構間隔開。如此，當在虛設層上進行CMP製程時，由於嵌入虛設層中的至少一凹陷區域填充了磨光抗性材料，所以上述凹陷(dishing)/侵蝕(erosion)的效果可以最小化。
此外，在一些實施例中，所揭露的薄膜電阻器形成在半導體基板上的電阻區中，並且在另一方面，可以在形成薄膜電阻器的同時，在半導體基板上的電晶體區中形成一或多個金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor，MOSFET)。具體的說，在一些實施例中，薄膜電阻器的接觸結構可以與在電晶體區中形成之P型MOSFET的金屬閘極同時形成，並且此凹陷區域可以在填充磨光抗性材料的同時形成在電晶體區之N型MOSFET的金屬閘極。因此，可以使用與電流互補MOS(current complementary MOS，CMOS)製造技術相容的製造步驟來形成本揭露的薄膜電阻器，並且可以僅使用至多一個圖案來定義虛設層中的凹陷區域。
第1A、1B和1C圖共同繪示了根據本揭露一或多個實施方式之形成包含薄膜電阻器之半導體裝置的方法100的流程圖。值得注意的是，方法100僅用以舉例而非額外侷限本揭露至申請專利範圍未限制處。因此，可以理解的是，可以在第1A至1C圖的方法100之前、期間、或之後可進行額外的步驟，且可省略某些步驟、置換某些步驟、或變 更某些步驟的順序以用於其他實施例。在一些實施例中，方法100的操作可以分別參照如第2A、2B、2C、2D、2E、2F、2G、2H、2I、2J、2K、2L和2M圖中所示之各種製造階段的半導體裝置的剖面示意圖，這將在下文進一步詳細地討論。
請先參閱第1A圖，方法100從操作102開始，提供一半導體基板。在一些實施例中，當提供半導體基板時，可以在半導體基板的主表面上方形成複數個隔離特徵(isolation feature)(例如，淺溝槽隔離(shallow trench isolation，STI)特徵)。因此，可以藉由多個這樣的隔離特徵將半導體基板劃分為至少兩個區域，即電晶體區(transistor region)和電阻區(resistor region)。方法100繼續至操作104，分別形成第一和第二半導體井(semiconductor well)於半導體基板的電晶體區中。在一些實施例中，第一和第二半導體井各自是使用不同的摻雜類型而形成，其中第一和第二半導體井係藉由多個隔離特徵中的至少一個將彼此間隔開來。舉例來說，第一半導體井摻雜第一摻雜類型(例如，N型)；且第二半導體井摻雜第二摻雜類型(例如，P型)。方法100繼續至操作106，在半導體基板的電阻區中形成金屬薄膜。方法100繼續至操作108，在電晶體區中的第一和第二半導體井的上方形成閘極介電層。在一些替代的實施例中，閘極介電層也可以形成在電阻區中之金屬薄膜的上方。方法100繼續至操作110，在電晶體區和電阻區的上方形成虛設層。在一些實施例中，虛設層 可以由多晶矽(polysilicon)材料組成，此多晶矽材料係用於在第一和第二半導體區域上方各自形成虛設閘極堆疊，如將在下面進一步詳細討論的。
接著請參閱第1B圖，方法100繼續至操作112，在第一和第二半導體區域上方形成第一和第二虛設閘極堆疊。在一些實施例中，第一虛設閘極堆疊設置在第一半導體區域中間部分的上方，其中第一虛設閘極堆疊包含虛設層的第一部分和位於虛設層第一部分正下方之閘極介電層的第一部分；以及第二虛設閘極堆疊設置在第二半導體區域中間部分的上方，其中第二虛設閘極堆疊包含虛設層的第二部分和位於虛設層第二部分正下方之閘極介電層的第二部分。方法100繼續至操作114，在第一和第二半導體井內分別形成源極和汲極特徵。在一些實施例中，在第一半導體井內，源極和汲極特徵分別形成在第一虛設閘極堆疊的側面上；以及在第二半導體井內，源極和汲極特徵分別形成在第二虛設閘極堆疊的側面上。方法100繼續至操作116，介電層形成在半導體基板的上方。在一些實施例中，介電層可以為層間介電(inter-layer dielectric，ILD)層，層間介電層可以填充在電晶體區中第一與第二虛設閘極堆疊之間的空間和/或填充在電阻區中第一和第二虛設閘極堆疊中的至少一個與虛設層之間的另一空間。方法100繼續至操作118，移除第一虛設閘極堆疊的虛設層以在第一虛設閘極堆疊中形成第一閘極溝槽，並凹陷覆蓋金屬薄膜末端部分的虛設層以形成兩個接觸孔。如此，第一虛設閘極堆疊的閘極介電層 可以再次暴露出來，且金屬薄膜頂表面的一部分(例如，金屬薄膜之各自末端處的頂表面的部分)也可以再次暴露出來。方法100繼續至操作120，第一閘極溝槽和兩接觸孔各自重新填充第一導電層以形成P型金屬閘極。在一些實施例中，第一導電層(即，P型金屬閘極)可以包含彼此堆疊的兩個或更多的閘極材料層，例如，通常稱為P金屬(p-metal)的P型功函數層和導電層。
接著請參閱第1C圖，方法100繼續至操作122，移除第二虛設閘極堆疊的虛設層以形成第二閘極溝槽於第二虛設閘極堆疊中，並凹陷覆蓋金屬薄膜的至少一個中間部分的虛設層以形成至少一凹陷區域。如此，第二虛設閘極堆疊的閘極介電層可以再次暴露出來，且金屬薄膜頂表面的至少一部分(例如，金屬薄膜中間處的頂表面的部分)也可以再次暴露出來。方法100繼續至操作124，第二閘極溝槽和至少一凹陷區域各自重新填充第二導電層。在一些實施例中，第二導電層可以包含彼此堆疊的兩個或更多的閘極材料層，例如，通常稱為N金屬(n-metal)的N型功函數層和導電層。方法100繼續至操作126，進行研磨製程(polishing process)。在一些實施例中，研磨製程包含使用化學機械研磨(chemical mechanical polishing，CMP)製程來移除過量的第二導電層以形成N型金屬閘極和磨光抗性結構。
如上所述，第2A至2M圖繪示第1圖方法100在各個製造階段之包含薄膜電阻器之半導體裝置200的一部分的剖面示意圖。在微處理器(microprocessor)、存儲單元 (memory cell)和/或其他集成電路(integrated circuit，IC)中可以包含半導體裝置200。而且，簡化第2A至2M圖以利能更容易理解本揭露的概念。儘管圖式僅繪示出半導體裝置200，但是可以理解的是，IC可以包含許多其他裝置，例如電阻器(resistor)、電容器(capacitor)、電感器(inductor)、熔絲(fuse)等等，為了清楚地說明，這些裝置並未繪示於第2A至2M圖中。
對應於第1A圖的操作102，第2A圖係根據一些實施例之半導體裝置200的剖面示意圖，其中半導體裝置200包含在各個製造階段中之一的半導體基板202。如圖所示，當提供半導體基板202時，半導體基板202可以包含複數個隔離特徵(例如，STI特徵)203、205、207和209位於半導體基板202主表面的上方。在一些實施例中，在隔離特徵203和207內(例如，被隔離特徵環繞)可以定義電晶體區211，其中可形成一或多個MOSFET；以及在隔離特徵207和209內(例如，被隔離特徵環繞)可以定義電阻區213，其中可形成一或多個電阻器。
在一些實施例中，半導體基板202包含矽基板。或者，半導體基板202可以包含其他元素的半導體材料，例如鍺(germanium)。半導體基板202也可以包含諸如碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、砷化銦(indium arsenide)和磷化銦(indium phosphide)的化合物半導體。半導體基板202還可以包含諸如矽鍺(silicon germanium)、矽鍺碳化物(silicon germanium carbide)、磷砷化鎵(gallium arsenic phosphide)和磷化銦鎵(gallium indium phosphide)的合金半導體。在一實施例中，半導體基板202包含外延層(epitaxial layer)。舉例來說，基板可以具有覆蓋塊體半導體(bulk semiconductor)的外延層。此外，半導體基板202可以包含絕緣體上半導體(semiconductor-on-insulator，SOI)結構。舉例來說，基板可以包含藉由諸如注氧隔離(separation by implanted oxygen，SIMOX)之類的製程或諸如晶圓接合和研磨(wafer bonding and grinding)之類的其他合適的技術來形成埋藏氧化物(buried oxide，BOX)層。
對應於第1A圖的操作104，第2B圖式根據一些實施例之包含第一半導體井210和第二半導體井214的半導體裝置200的剖面示意圖，其中第一半導體井210和第二半導體井214分別在各個製造階段中的一或多個階段中形成。如圖所示，第一半導體井210橫向地形成在隔離特徵203與205之間(即，在電晶體區211內)並垂直地延伸進入半導體基板202中；以及第二半導體井214橫向地形成在隔離特徵205與207之間(即，在電晶體區211內)並垂直地延伸進入半導體基板202。在一些實施例中，第一半導體井210摻雜了第一摻雜類型(例如，N型)的摻雜劑，舉例來說，磷(phosphorous，P)、砷(arsenic，As)、銻(antimony，Sb)等；以及第二半導體井214摻雜了不同於第一摻雜類型之第二摻雜類型的摻雜劑(例如，P型)。示例性的P型摻雜劑包 含硼(boron，B)、鎵(gallium，Ga)、鋁(aluminum，Al)等。
在一些實施例中，首先可以藉由一系列的製程來形成第一半導體井210，然後可以再使用類似一系列的製程之後形成第二半導體井214。為了簡潔起見，這裡僅討論第一半導體井210的形成。在一些實施例中，第一半導體井210可以藉由執行以下製程中的至少一些來形成：形成一可去除層(可去除層)(例如，光阻層、硬遮罩等)221於半導體基板202的上方，以暴露出預定要形成第一半導體井210的區域；進行摻雜製程(例如，離子注入製程、擴散製程等)，以將具有第一摻雜類型(N型)的多種摻雜劑結合至半導體基板202中；移除可去除層221；以及進行選擇性退火製程以活化摻入的摻雜劑。
對應於第1A圖的操作106，第2C圖式根據一些實施例之包含金屬薄膜226的半導體裝置200的剖面示意圖，其中金屬薄膜226在各個製造階段中的一個階段中形成。如圖所示，金屬薄膜226設置在電阻區213中，且更具體地是設置在主表面上並橫向地位於隔離特徵207與209之間。
在一些實施例中，金屬薄膜226是由金屬材料組成，其中金屬材料係選自於以下至少一種：鉭(tantalum，Ta)、氮化鉭(tantalum nitride，TaN)、鈦(titanium，Ti)、氮化鈦(titanium nitride，TiN)、鎢(tungsten，W)、氮化鎢(tungsten nitride，WN)、鎳鉻 (nickel chromium，NiCr)、矽鉻(silicon chromium，SiCr)及其組合。在一些實施例中，金屬薄膜226可以藉由使用以下沉積技術中的一種來形成：化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、旋塗塗佈(spin-on coating)、電子槍(e-gun)、濺射(sputtering)和/或其他合適的金屬材料沉積技術來將上述的金屬材料沉積在半導體基板202上(在電阻區213中)。在一示例中，金屬薄膜226包含一厚度範圍在約5埃(angstrom)至約50埃之間。
對應於第1A圖的操作108，第2D圖式根據一些實施例之包含閘極介電層228的半導體裝置200的剖面示意圖，其中閘極介電層228在各個製造階段中的一個階段中形成。如圖所示，閘極介電層228設置在電晶體區211中，且更具體地是設置在第一和第二半導體井210和214上。在第2D圖(和以下圖式)所示的實施例中，即便閘極介電層228被繪示為單層，但可以理解的是，閘極介電層228可以包含多個彼此堆疊的疊層，這仍不脫離本揭露的範圍。
在一些實施例中，閘極介電層228可以由高介電常數介電材料組成。因此，閘極介電層228包含具有比熱氧化矽(thermal silicon oxide)的介電常數大約3.9之介電常數的介電材料。在一示例中，閘極介電層228包含氧化鉿(hafnium oxide，HfO)。在各種示例中，閘極介電層228包含金屬氧化物、金屬氮化物或其組合。在一些實施例中， 閘極介電層228可以藉由使用以下沉積技術中的一種來形成：化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、旋塗塗佈和/或其他合適的金屬材料沉積技術來將上述的介電材料沉積覆蓋第一和第二半導體井210和214(即，電晶體區211)，如第2D圖所示。在一些替代的實施例中，閘極介電層228也可以覆蓋電阻區213中的金屬薄膜226，隨後可將其去除。在一示例中，閘極介電層228包含一厚度範圍在約10埃(angstrom)至約100埃之間。
對應於第1A圖的操作110，第2E圖式根據一些實施例之包含虛設層230的半導體裝置200的剖面示意圖，其中虛設層230在各個製造階段中的一個階段中形成。如圖所示，根據一些實施例，虛設層230覆蓋電晶體區211和電阻區213。在一些實施例中，虛設層230由未摻雜的多晶矽(un-doped polysilicon)所組成。在一些實施例中，虛設層230可以藉由使用以下沉積技術中的一種來形成：化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、旋塗塗佈和/或其他合適的沉積技術來將多晶矽沉積以覆蓋電晶體區211和電阻區213。
對應於第1B圖的操作112，第2F圖式根據一些實施例之包含第一虛設閘極堆疊232和第二虛設閘極堆疊 234的半導體裝置200的剖面示意圖，其中第一虛設閘極堆疊232和第二虛設閘極堆疊234在各個製造階段中的一個階段中形成。在一些實施例中，藉由在虛設層230和閘極介電層228(第2E圖)上進行一或多個乾式/濕式蝕刻製程並同時使用可去除層(例如，光阻層、硬遮罩等)255當作光罩來形成第一和第二虛設閘極堆疊232和234。
如此，在一些實施例中，第一虛設閘極堆疊232形成為包含第一虛設部分232-1，其為虛設層230的一部分，以及第一閘極介電層232-2，其為閘極介電層228的一部分；以及第二虛設閘極堆疊234包含第二虛設部分234-1其為虛設層230的一部分，以及第二閘極介電層234-2，其為閘極介電層228的一部分。並且，在一些實施例中，覆蓋金屬薄膜226之虛設層230的一部分236保持完整。另外，在一些實施例中，第一虛設閘極堆疊232設置在第一半導體井210的實質中間部份處，以暴露出第一半導體井210各自的側部；以及第二虛設閘極堆疊234設置在第二半導體井214的實質中間部份處，以暴露出第二半導體井214各自的側部。
對應於第1B圖的操作114，第2G圖式根據一些實施例之包含源極/汲極特徵238和源極/汲極特徵240的半導體裝置200的剖面示意圖，其中源極/汲極特徵238和源極/汲極特徵240在各個製造階段中的一個階段中形成。如圖所示，源極/汲極特徵238形成在第一半導體井210中，更具體的說，源極/汲極特徵238橫向設置在第一虛設閘極堆疊 232的側面處；以及源極/汲極特徵240形成在第二半導體井214中，更具體的說，源極/汲極特徵240橫向設置在第二虛設閘極堆疊234的側面處。更進一步的說，在一些實施例中，沿著第一虛設閘極堆疊232各自的側壁形成選擇性的介電間隔物239，以允許在源極/汲極特徵238中形成輕摻雜源極(lightly doped drain，LDD)特徵(圖未示)；以及沿著第二虛設閘極堆疊234各自的側壁形成選擇性的介電間隔物241，以允許在源極/汲極特徵240中形成輕摻雜源極(lightly doped drain，LDD)特徵。
在一些實施例中，在第一半導體井210中的源極/汲極特徵238摻雜有第二摻雜類型的摻雜劑(即，與第一半導體井210的第一摻雜類型相反)；以及在第二半導體井214中的源極/汲極特徵240摻雜有第一摻雜類型的摻雜劑(即，與第二半導體井214的第二摻雜類型相反)。此外，相較於第一半導體井210，源極/汲極特徵238可以提高摻雜的摻雜濃度；以及相較於第二半導體井214，源極/汲極特徵240可以提高摻雜的摻雜濃度。在一些實施例中，第一半導體井210、第一虛設部分232-1(其將各自被金屬閘極替代)、第一閘極介電層232-2和源極/汲極特徵238可以形成P型MOSFET；以及第二半導體井214、第二虛設部分234-1(其將各自被金屬閘極替代)、第二閘極介電層234-2和源極/汲極特徵240可以形成N型MOSFET，以下將詳細描述。
在一些實施例中，源極/汲極特徵238可以藉由執行以下製程中的至少一些來形成：形成可去除層(例如，光阻層、硬遮罩等)於半導體基板202的上方，以暴露出預計要形成源極/汲極特徵238的區域；執行摻雜製程(例如，離子注入製程、擴散製程等)以將具有第二摻雜類型(P型)的多種摻雜劑摻入第一半導體井210中；移除可去除層；以及進行選擇性退火製程以活化摻入的摻雜劑。同樣地，源極/汲極特徵240可以藉由執行以下製程中的至少一些來形成：形成可去除層(例如，光阻層、硬遮罩等)於半導體基板202的上方，以暴露出預計要形成源極/汲極特徵240的區域；執行摻雜製程(例如，離子注入製程、擴散製程等)以將具有第一摻雜類型(N型)的多種摻雜劑摻入第二半導體井214；移除可去除層；以及進行選擇性退火製程以活化摻入的摻雜劑。
對應於第1B圖的操作116，第2H圖式根據一些實施例之包含介電層244的半導體裝置200的剖面示意圖，其中介電層244在各個製造階段中的一個階段中形成。如圖所示，介電層244形成在半導體基板202的上方，更具體的說，用以在電晶體區211中填充第一與第二虛設閘極堆疊232和234之間的空間和在電阻區213中填充第二虛設閘極堆疊234與部分236之間的另一空間。
如上所述，介電層244可以為ILD層，其配置以隔離設置在各自不同階層/分層(levels/tiers)的導電特徵。在一些實施例中，介電層244包含至少為以下材料中之 一的材料，包含氧化矽(silicon oxide)、低介電常數(low-k)材料、其他合適的介電材料或其組合。低介電常數的介電材料可以包含氟化矽玻璃(fluorinated silica glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、碳摻雜氧化矽(carbon doped silicon oxide，SiOxCy)、Black Diamond®(Applied Materials of Santa Clara,Calif.)、Xerogel、Aerogel、無定型氟化碳(amorphous fluorinated carbon)、聚對二甲苯(Parylene)、雙苯並環丁烯(bis-benzocyclobutenes，BCB)、SiLK(Dow Chemical,Midland,Mich.)、聚醯亞胺(polyimide)和/或其他未來開發的低介電常數介電材料。在一些實施例中，介電層244可以藉由使用以下沉積技術中的一種來形成：化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、旋塗塗佈和/或其他合適的沉積技術來將上述的介電材料沉積在半導體基板202的上方。
對應於第1B圖的操作118，第2I圖式根據一些實施例之包含第一閘極溝槽250(在電晶體區211中)和兩接觸孔252和254(在電阻區213中)的半導體裝置200的剖面示意圖，其中第一閘極溝槽250和兩接觸孔252和254在各個製造階段中的一個階段中形成。如圖所示，第一閘極溝槽250係藉由移除第一虛設閘極堆疊232的第一虛設部分 232-1而形成；以及接觸孔252和254係藉由移除虛設部分236的兩端而形成的。因此，第一閘極介電層232-2和金屬薄膜226的末端部分再次暴露出來。
在一些實施例中，第一閘極溝槽250和接觸孔252/254可以藉由執行以下製程中的至少一些而同時形成：形成可去除層(例如，光阻層、硬遮罩層等)255於介電層244和虛設部分236(第2H圖)的上方，以暴露出預計要形成第一閘極溝槽250和接觸孔252/254的區域；執行一或多道乾式/濕式蝕刻製程以去除第一虛設部分232-1和虛設部分236的末端部分；移除可去除層255；以及形清潔製程。
對應於第1B圖的操作120，第2J圖式根據一些實施例之包含多個金屬特徵260、262和264的半導體裝置200的剖面示意圖，其中這些金屬特徵260、262和264在各個製造階段中的一個階段中形成。如圖所示，金屬特徵260、262和264是藉由使用一或多個導電層同時填充第一閘極溝槽250和接觸孔262和264而形成，這將在下面討論。在一些實施例中，由於金屬閘極260與第一半導體井210、第一閘極介電層232-2和源極/汲極特徵238一起可以形成P型MOSFET，且金屬閘極260作為這種P型MOSFET的金屬閘極，金屬特徵260/262/264在此被稱為P型金屬特徵。
在第2J圖(和以下圖式)所示的實施例中，即便P型金屬特徵260/262/264各自被繪示為單層，但在一些實施例中，P型金屬特徵260/262/264可以包含兩層或以上彼此 堆疊在一起的閘極材料層(例如，P型或N型功函數層、導電層等)。舉例來說，各個P型金屬特徵260/262/264都包含P型功函數層(通常稱為P金屬(p-metal))以及由諸如鋁(aluminum，Al)之導電材料組成的導電層覆蓋P金屬。在一些實施例中，P金屬具有大約或大於5.2eV的功函數。在一實施例中，P金屬係由導電材料組成，其中導電材料係選自於由氮化鈦(titanium nitride，TiN)、氮化鉭(tantalum nitride，TaN)、氮化鎢(tungsten nitride，WN)及其組合所組成之群組。在一些實施例中，P型金屬特徵260/262/264可以藉由使用以下沉積技術中的一種來形成：化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、旋塗塗佈和/或其他合適的沉積技術來將一或多個上述的閘極材料層分別覆蓋閘極溝槽250以及接觸孔252和254。
即便圖式中未繪示，在一些其他的實施例中，一或多個P型金屬特徵可以與P型金屬特徵260/262/264同時形成並設置在P型金屬特徵262與264之間。這種一或多個P型金屬特徵可以在執行CMP製程的同時提供虛設部分236額外的支持，這將在下面進一步詳細地討論。
對應於第1C圖的操作122，第2K圖式根據一些實施例之包含第二閘極溝槽266(在電晶體區211中)和凹陷區域268(在電阻區中213)的半導體裝置200的剖面示意圖，其中第二閘極溝槽266和凹陷區域268在各個製造階段 中的一個階段中形成。如圖所示，第二閘極溝槽250是藉由移除第二虛設閘極堆疊234的第二虛設部分234-1而形成；以及凹陷區域268是藉由移除虛設部分236的中間部分而形成。因此，第二閘極介電層234-2和金屬薄膜226的中間部分再次被暴露出來。在第2K圖(和以下圖式)所示的實施例中，即便在虛設層236中僅形成一個凹陷區域268，但是可以理解的是，在虛設層236中可以形成任何期望數量(例如，兩個或更多)的凹陷區域，且同時在本揭露的範圍內。此外，當在虛設層236中形成多個凹陷區域時，這些凹陷區域可以或不可以沿著金屬薄膜226均勻分佈。在金屬薄膜226具有從P型金屬特徵262至264(即，彼此面對的側壁)各自的內側壁量測的長度L的示例中，多個凹陷區域彼此橫向間隔開並且與從P型金屬特徵262/264至虛設層236相應的部分相距相同的寬度。
在一些實施例中，第二閘極溝槽266和凹陷區域268可以藉由執行以下製程中的至少一些而同時形成：形成可去除層(例如，光阻層、硬遮罩等)269於介電層244和虛設部分236(第2J圖)的上方，以暴露出預計要形成第二閘極溝槽266和凹陷區域268的區域；進行一或多道乾式/濕式蝕刻製程以去除第二虛設部分234-1和虛設部分236的中間部分；移除可去除層269；以及進行清潔製程。
對應於第1C圖的操作124，第2L圖式根據一些實施例之包含導電層270的半導體裝置200的剖面示意圖，其中導電層270在各個製造階段中的一個階段中形成。如圖 所示，導電層270覆蓋電晶體區211的一部分和電阻區213，以重新填充第二閘極溝槽266和凹陷區域268(第2K圖)。
在第2L圖(和以下圖式)所示的實施例中，即便導電層270被繪示為單層，但在一些實施例中，導電層270可以包含兩層或以上彼此堆疊在一起的的閘極材料層(例如，P型或N型功函數層、導電層等)。舉例來說，導電層270包含N型功函數層(通常稱為N金屬(n-metal))以及由諸如鋁(aluminum，Al)之導電材料組成的導電層覆蓋N金屬。在一些實施例中，N金屬具有大約或小於4.2eV的功函數。在一實施例中，N金屬係由導電材料組成，其中導電材料係選自於由鉭(tantalum，Ta)、鋁鈦(titanium aluminum，TiAl)、氮化鋁鈦(titanium aluminum nitride，TiAlN)及其組合所組成之群組。在一些實施例中，導電層270可以藉由使用以下沉積技術中的一種來形成：化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、旋塗塗佈(spin-on coating)、電子槍(e-gun)、濺射(sputtering)和/或其他合適的金屬材料沉積技術來將一或多種上述的導電材料分別重新填充至第二閘極溝槽266和凹陷區域268中。
對應於第1C圖的操作126，第2M圖式根據一些實施例之包含金屬閘極272和磨光抗性結構274的半導體裝置200的剖面示意圖，其中金屬閘極272和磨光抗性結構 274在各個製造階段中的一個階段中形成。在一些實施例中，金屬閘極272和磨光抗性結構274係藉由使用CMP製程以研磨導電層270(第2L圖)直到金屬閘極272和磨光抗性結構274共同分享一共平面的頂表面275而同時形成。在一些實施例中，這樣的頂表面275也可以與其他特徵的頂表面共平面，例如，236、244、260、262、264等。在一些實施例中，由於金屬閘極272與第二半導體井214、第二閘極介電層234-2和源極/汲極特徵240一起可以形成N型MOSFET，金屬閘極272在此稱為N型金屬閘極272。
即便圖式中未繪示，可以在覆蓋已研磨的共頂表面275的另一個低介電常數介電層內形成多個接觸栓塞(例如，鎢接觸栓塞)，以電耦合相應的導電特徵238、240、260、262、264和272。如此，由第一半導體井210、P型金屬閘極260、第一閘極介電層232-2和源極/汲極特徵238所形成的P型MOSFET可以各自通過接觸栓塞電耦合至一或多個其他電子元件；由第二半導體井214、N型金屬閘極272、第二閘極介電層234-2和源極/汲極特徵240所形成的N型MOSFET可以各自通過接觸栓塞電耦合至一或多個其他電子元件；以及由金屬薄膜226、接觸結構262和264和磨光抗性結構274形成的薄膜電阻器可以各自通過接觸栓塞電耦合至一或多個其他電子元件。
根據本揭露一些實施例，由於磨光抗性結構在進行上述的CMP製程的同時也為虛設部分236提供額外的支持，這可以有利地使凹陷/侵蝕效應的發生最小化，形成 磨光抗性結構274的材料可以稱為磨光抗性材料。在如上文的討論中，儘管磨光抗性結構274是藉由使用包含一或多個閘極材料層的導電層270再重新填充凹陷區域268(第2K圖)而形成，但值得注意的是，凹陷區域268可以用多種材料中的任何一種重新填充，這些材料可以在研磨的同時為虛設部分236提供額外的支持，這仍在本揭露的保護範圍內。舉例來說，凹陷區域268可以從以下群組中選擇的材料重新填充：金屬基底(metal-based)材料、氧化物基底(oxide-based)材料(例如，氧化矽等)、陶瓷基底(ceramic-based)材料及其組合。
此外，即便上述的薄膜電阻器(由金屬薄膜226和接觸結構262和264形成)係與P型和N型MOSFET同時形成，但是可以理解的是，在形成P型和N型MOSFET(例如，在後段製程(back-end-of-line，BEOL)中)之後，還可以形成包含至少一磨光抗性結構的這種薄膜電阻器，這仍在本揭露的保護範圍內。另外，儘管上面的討論是針對同時形成P型金屬特徵260/262/264，然後形成N型金屬閘極272，，同時使用磨光抗性結構274抵靠CMP製程，但可以理解的是，金屬特徵260/262/264和金屬閘極272的摻雜極性可以在不背離本揭露的範圍下同時被切換。也就是說，藉由使用本揭露的方法100，可以同時形成“N型”金屬特徵260/262/264，然後可以形成“P型”金屬閘極272，同時使用磨光抗性結構274抵靠CMP製程。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
在一實施例中，一種半導體裝置包含：設置在半導體基板上的金屬薄膜；以及設置在金屬薄膜上的第一和第二接觸結構，其中第一和第二接觸結構係藉由包含至少一磨光抗性結構的虛設層而彼此橫向間隔開。
在本揭露多個實施例中，至少一磨光抗性結構的材料係選自於由一金屬基底材料、一氧化物基底材料、一陶瓷基底材料及其組合所組成之群組。
在本揭露多個實施例中，至少一磨光抗性結構更包含一障壁材料。
在本揭露多個實施例中，障壁材料係選自於由鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)及其組合所組成之群組。
在本揭露多個實施例中，金屬薄膜、第一接觸結構和第二接觸結構形成一薄膜電阻器。
在本揭露多個實施例中，虛設層係由一多晶矽材料組成。
在本揭露多個實施例中，至少一磨光抗性結構係藉由虛設層的一部份分別由第一接觸結構和第二接觸結構橫向間隔開。
在本揭露多個實施例中，至少一磨光抗性結構直接接觸金屬薄膜的一部分。
在另一實施例中，一種半導體裝置包含：半導體基板；設置於半導體基板第一區域內的至少一第一場效電晶體；以及設置於半導體基板第二區域內的薄膜電阻器。薄膜電阻器包含：設置於半導體基板上的薄膜；分別設置於薄膜的末端上的第一和第二接觸結構；以及設置於薄膜上並橫向位於第一與第二接觸結構之間的虛設層，其中虛設層包含至少一凹陷區域，凹陷區域至少部份地填充磨光抗性材料。
在本揭露多個實施例中，磨光抗性材料包含以下至少一種：磨光抗性材料包含以下至少一種：金屬基底材料、氧化物基底材料、陶瓷基底材料及其組合。
在本揭露多個實施例中，薄膜係由一金屬材料組成，金屬材料係選自於由鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)、鎢(W)、氮化鎢(WN)及其組合所組成之群組。
在本揭露多個實施例中，虛設層係由一多晶矽材料組成。
在本揭露多個實施例中，第一接觸結構和第二接觸結構係藉由一隔離特徵彼此橫向間隔開。
在本揭露多個實施例中，此半導體裝置更包含至少一第二場效電晶體設置於半導體基板的第一區域內，其中第一場效電晶體和第二場效電晶體各自具有各自的一金屬閘極。
在本揭露多個實施例中，第一場效電晶體的金屬閘極包含具有一功函數大於5.2eV的一金屬層，且第二場效電晶體的金屬閘極包含具有一功函數小於4.2eV的一金屬層。
在本揭露多個實施例中，薄膜電阻器之至少部份填充磨光抗性材料的凹陷區域以及第一場效電晶體的金屬閘極係同時形成。
在本揭露多個實施例中，薄膜電阻器的第一接觸結構和第二接觸結構以及第二場效電晶體的金屬閘極係同時形成。
在又一實施例中，一種半導體裝置的製造方法包含：形成金屬薄膜於半導體基板上的電阻區內；形成兩接觸結構於金屬薄膜的兩端上，其中兩接觸結構藉由虛設層彼此橫向間隔開；形成凹陷區域於虛設層中，其中凹陷區域與兩接觸結構橫向間隔開；以及填充磨光抗性材料於凹陷區域。
在本揭露多個實施例中，在形成兩接觸結構於金屬薄膜的兩端上的步驟包含同時形成用於一P型第一場效電晶體的一P型金屬閘極於半導體基板上的一電晶體區內。
在本揭露多個實施例中，在填充磨光抗性材料於凹陷區域的步驟包含同時形成用於一N型第一場效電晶體的一N型金屬閘極於半導體基板上的一電晶體區內。
100:方法
102、104、106、108、110:操作

Claims (10)

  1. 一種半導體裝置，包含：一金屬薄膜，設置於一半導體基板上；以及一第一接觸結構和一第二接觸結構，設置於該金屬薄膜上，其中該第一接觸結構和該第二接觸結構係藉由包含至少一磨光抗性結構的一虛設層而彼此橫向間隔開，其中該虛設層和所述至少一磨光抗性結構設置在該金屬薄膜上介於該第一接觸結構和該第二接觸結構之間，並且其中該第一接觸結構和該第二接觸結構包含一材料，該材料具有一p型功函數，並且所述至少一磨光抗性結構具有一n型功函數。
  2. 如請求項1所述之裝置，其中該至少一磨光抗性結構係藉由該虛設層的一部分分別由該第一接觸結構和該第二接觸結構橫向間隔開。
  3. 如請求項1所述之裝置，其中該至少一磨光抗性結構直接接觸該金屬薄膜的一部分。
  4. 一種半導體裝置，包含：一半導體基板；至少一第一場效電晶體，設置於該半導體基板的一第一區域內；以及一薄膜電阻器，設置於該半導體基板的一第二區域內，該薄膜電阻器包含： 一薄膜，設置於該半導體基板上；一第一接觸結構和一第二接觸結構，分別設置於該薄膜的末端上；以及一虛設層，設置於該薄膜上並橫向位於該第一接觸結構與該第二接觸結構之間，其中該虛設層包含至少一凹陷區域，該凹陷區域至少部份地填充一磨光抗性材料，其中該虛設層和所述磨光抗性材料設置在該薄膜上介於該第一接觸結構和該第二接觸結構之間，並且其中該第一接觸結構和該第二接觸結構包含一材料，該材料具有一p型功函數，並且所述磨光抗性材料具有一n型功函數。
  5. 如請求項4所述之裝置，其中該第一接觸結構和該第二接觸結構係藉由一隔離特徵彼此橫向間隔開。
  6. 如請求項4所述之裝置，更包含：至少一第二場效電晶體設置於該半導體基板的該第一區域內，其中該第一場效電晶體和該第二場效電晶體各自具有各自的一金屬閘極。
  7. 如請求項6所述之裝置，其中該第一場效電晶體的該金屬閘極包含具有一功函數大於5.2eV的一金屬層，且該第二場效電晶體的該金屬閘極包含具有一功函數小於4.2eV的一金屬層。
  8. 一種半導體裝置的製造方法，包含：形成一金屬薄膜於一半導體基板上的一電阻區內；形成一第一接觸結構和一第二接觸結構於該金屬薄膜的兩端上，其中該第一接觸結構和該第二接觸結構藉由一虛設層彼此橫向間隔開；形成一凹陷區域於該虛設層中，其中該凹陷區域與該第一接觸結構和該第二接觸結構橫向間隔開；以及填充一磨光抗性材料於該凹陷區域，其中該虛設層和所述磨光抗性材料設置在該金屬薄膜上介於該第一接觸結構和該第二接觸結構之間，並且其中該第一接觸結構和該第二接觸結構包含一材料，該材料具有一p型功函數，並且所述磨光抗性材料具有一n型功函數。
  9. 如請求項8所述之方法，其中在該形成該第一接觸結構和該第二接觸結構於該金屬薄膜的兩端上的步驟包含同時形成用於一P型第一場效電晶體的一P型金屬閘極於該半導體基板上的一電晶體區內。
  10. 如請求項8所述之方法，其中在該填充該磨光抗性材料於該凹陷區域的步驟包含同時形成用於一N型第一場效電晶體的一N型金屬閘極於該半導體基板上的一電晶體區內。
TW107133036A 2017-11-13 2018-09-19 半導體裝置及其製造方法 TWI694615B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762585450P 2017-11-13 2017-11-13
US62/585,450 2017-11-13
US15/965,878 US10727223B2 (en) 2017-11-13 2018-04-28 Thin film resistor
US15/965,878 2018-04-28

Publications (2)

Publication Number Publication Date
TW201919237A TW201919237A (zh) 2019-05-16
TWI694615B true TWI694615B (zh) 2020-05-21

Family

ID=66433632

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107133036A TWI694615B (zh) 2017-11-13 2018-09-19 半導體裝置及其製造方法

Country Status (4)

Country Link
US (2) US10727223B2 (zh)
KR (1) KR102152757B1 (zh)
CN (1) CN109786365B (zh)
TW (1) TWI694615B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10727223B2 (en) * 2017-11-13 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Thin film resistor
DE102018125043B4 (de) 2017-11-13 2023-01-19 Taiwan Semiconductor Manufacturing Co. Ltd. Neuartiger Dünnfilmwiderstand und Verfahren zu dessen Herstellung
KR20210011214A (ko) * 2019-07-22 2021-02-01 삼성전자주식회사 도핑 영역을 갖는 저항 소자 및 이를 포함하는 반도체 소자
GB2610886B (en) * 2019-08-21 2023-09-13 Pragmatic Printing Ltd Resistor geometry
CN114864576A (zh) * 2021-02-04 2022-08-05 上海华力集成电路制造有限公司 FinFET中集成的电容及其制作方法
US11949016B2 (en) * 2021-05-13 2024-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and related methods

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110073957A1 (en) * 2009-09-25 2011-03-31 Kai-Ling Chiu Metal gate transistor with resistor
US20130140641A1 (en) * 2011-12-06 2013-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate features of semiconductor die

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7985690B2 (en) * 2009-06-04 2011-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for a gate last process
US8389359B2 (en) * 2010-02-08 2013-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming low resistance and uniform metal gate
US8835246B2 (en) * 2011-02-25 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits with resistors and methods of forming the same
US8680577B2 (en) * 2011-06-13 2014-03-25 Stmicroelectronics, Inc. Recessed gate field effect transistor
US20130270647A1 (en) * 2012-04-17 2013-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for nfet with high k metal gate
US8698252B2 (en) * 2012-04-26 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Device for high-K and metal gate stacks
US9000533B2 (en) * 2012-04-26 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Device and methods for high-K and metal gate stacks
US9711415B2 (en) * 2012-05-11 2017-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Device for high-K and metal gate stacks
JP2014216464A (ja) 2013-04-25 2014-11-17 日本キャボット・マイクロエレクトロニクス株式会社 スラリー組成物および基板研磨方法
US9231045B2 (en) * 2013-04-30 2016-01-05 GlobalFoundries, Inc. Methods for fabricating integrated circuits with polycrystalline silicon resistor structures using a replacment gate process flow, and the integrated circuits fabricated thereby
US9991120B2 (en) * 2013-12-30 2018-06-05 Texas Instruments Incorporated Dilution doped integrated circuit resistors
US9431513B2 (en) * 2014-09-29 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy gate structure and methods thereof
US10727223B2 (en) * 2017-11-13 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Thin film resistor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110073957A1 (en) * 2009-09-25 2011-03-31 Kai-Ling Chiu Metal gate transistor with resistor
US20130140641A1 (en) * 2011-12-06 2013-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate features of semiconductor die

Also Published As

Publication number Publication date
KR102152757B1 (ko) 2020-09-08
CN109786365B (zh) 2020-11-13
CN109786365A (zh) 2019-05-21
US20190148361A1 (en) 2019-05-16
TW201919237A (zh) 2019-05-16
US20210013197A1 (en) 2021-01-14
US10727223B2 (en) 2020-07-28
US11670632B2 (en) 2023-06-06
KR20190054988A (ko) 2019-05-22

Similar Documents

Publication Publication Date Title
TWI694615B (zh) 半導體裝置及其製造方法
KR101785864B1 (ko) 하이 Ｋ 금속 게이트를 갖는 ｎＦＥＴ에 대한 구조 및 방법
US7276751B2 (en) Trench metal-insulator-metal (MIM) capacitors integrated with middle-of-line metal contacts, and method of fabricating same
US10396147B2 (en) Grated MIM capacitor to improve capacitance
US9478466B2 (en) Metal gate structure and method
US9978744B2 (en) Resistor and metal-insulator-metal capacitor structure and method
KR20110073214A (ko) 전계 효과 트랜지스터의 금속 게이트 구조
US11688759B2 (en) Metal-insulator-metal capacitive structure and methods of fabricating thereof
US11830870B2 (en) ESD protection device and manufacturing method thereof
TWI780713B (zh) 具有圖案化閘極的半導電金屬氧化物電晶體及其形成方法
US12034003B2 (en) Thin film resistor
US20230378244A1 (en) Semiconductor device having a resistor
US20230389267A1 (en) Method of fabricating storage capacitor with multiple dielectrics
US20230387188A1 (en) Storage capacitor with multiple dielectrics