DE102018125043B4

DE102018125043B4 - Neuartiger Dünnfilmwiderstand und Verfahren zu dessen Herstellung

Info

Publication number: DE102018125043B4
Application number: DE102018125043.6A
Authority: DE
Inventors: Hung-Chih Lu; Chien-Mao Chen
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2017-11-13
Filing date: 2018-10-10
Publication date: 2023-01-19
Anticipated expiration: 2038-10-11
Also published as: US20230268340A1; US20240339448A1; DE102018125043A1; US12034003B2

Abstract

Eine Halbleitervorrichtung (200), die Folgendes umfasst:einen Metalldünnfilm (226), der auf einem Halbleitersubstrat (202) angeordnet ist; undeine erste und eine zweite Kontaktstruktur (262, 264), die auf dem Metalldünnfilm angeordnet sind,wobei die erste und die zweite Kontaktstruktur (262, 264) seitlich voneinander durch eine Dummy-Schicht, die mindestens ein Polierbeständigkeitsmaterial umfasst, beabstandet sind;wobei die Dummy Schicht und das Polierbeständigkeitsmaterial eine gemeinsame koplanare obere Oberfläche (275) haben.

Description

ALLGEMEINER STAND DER TECHNIK
Widerstände sind Standardbauteile in vielen integrierten Halbleiterschaltungen. Der Widerstand wird zum Beispiel typischerweise verwendet, um jeweilige Widerstände anderer elektronischer Bauelemente einer integrierten Schaltung zu steuern, die eine Hochfrequenz-(HF)-Schaltung (zum Beispiel ein Oszillator, ein Phasenverschiebungsnetzwerk, ein Filter, ein Wandler usw.), eine Speicher- (zum Beispiel ein dynamischer Direktzugriffsspeicher- Dynamic Random Access Memory - DRAM), eine statische Nurlesespeicher- (Static Random Access Memory- SRAM) usw.)-Schaltung und eine beliebige einer Vielfalt von Analog-/Mischsignalschaltungen sein kann.
Der Widerstand wird typischerweise durch einen Dünnfilmwiderstand umgesetzt, der aus einem metallischen Dünnfilm gebildet ist, um einen niedrigen Temperatur-Widerstandskennwert (Temperature Coefficient of Resistivity - TCR) und eine weitere Schichtwiderstandtoleranz im Vergleich zu Widerständen, die in anderen Strukturen und/oder aus anderen Materialien gebildet sind, bereitzustellen. Gewöhnlich wird beim Herstellen eines solchen Dünnfilmwiderstands gleichzeitig mit einem Metall-Gate eines Feldeffekttransistors, was typischerweise ein Middle-End-of-Line-(MEOL)-Prozess genannt wird, ein chemischmechanischer Polier-(Chemical-Mechanical Polishing- CMP)-Prozess auf einer im Wesentlichen langen Polysiliziumleitungsstruktur, die über dem Metalldünnfilm liegt, ausgeführt, um das Metall-Gate und Kontakte des Dünnfilmwiderstands zu bilden. Aufgrund solcher im Wesentlichen langer Ausdehnung der Polysiliziumleitungsstruktur tritt an der Polysiliziumleitungsstruktur ein CMP-Dishing- und/oder Erosionseffekt auf, der direkt oder indirekt diverse Probleme verursachen kann, wie zum Beispiel übermäßiges Polieren auf der Polysiliziumleitungsstruktur, übermäßiges Ätzen auf einem jeweiligen Kontakt des Dünnfilmwiderstands usw.
Ein herkömmlicher Dünnfilmwiderstand und Verfahren zu seinem Bilden sind folglich nicht ganz zufriedenstellend.
Die US 2011 / 0 073 957 A1 betrifft einen Widerstand, der auf einem Substrat angeordnet ist, wobei der Widerstand eine dielektrische Schicht umfasst, die auf dem Substrat angeordnet ist und eine Polysiliziumstruktur, die auf der dielektrischen Schicht angeordnet ist.
Die US 2013 / 0 140 641 A1 betrifft einen CMOS-Halbleiterchip, umfassend ein Substrat, eine Isolationsschicht über einer Hauptoberfläche des Substrats und einer Vielzahl von P-Metall-Gate-Bereichen, die innerhalb der Isolationsschicht gebildet sind.
Die US 2010 / 0 311 231 A1 betrifft ein Verfahren zum Herstellen eines Halbleiterbauelements umfassend ein Bereitstellen eines Substrats mit einer oder mehreren darauf angeordneten Gate-Strukturen und Bilden einer Ätzstoppschicht und einer dielektrischen Zwischenschicht über dem Substrat.
Figurenliste
Aspekte der vorliegenden Offenbarung versteht man am besten aus der folgenden ausführlichen Beschreibung unter Heranziehung der begleitenden Figuren. Es wird darauf hingewiesen, dass diverse Merkmale nicht unbedingt maßstabgerecht gezeichnet sind. In der Tat können die Maße und Geometrie der diversen Merkmale willkürlich zur Klarheit der Veranschaulichung erhöht oder verringert sein.

1 veranschaulicht ein Ablaufdiagramm eines beispielhaften Verfahrens zum Bilden eines Halbleiterbauteils in Übereinstimmung mit einigen Ausführungsformen.
Die 2A, 2B, 2C, 2D, 2E, 2F, 2G, 2H, 2I, 2J, 2K, 2L und 2M veranschaulichen Querschnittansichten eines beispielhaften Halbleiterbauteils während diverser Fertigungsstufen, das durch das Verfahren der 1 hergestellt wird, in Übereinstimmung mit einigen Ausführungsformen.

AUSFÜHRLICHE BESCHREIBUNG BEISPIELHAFTER AUSFÜHRUNGSFORMEN
Die Erfindung ergibt sich gemäß der unabhängigen Ansprüche. Die abhängigen Ansprüche betreffen entsprechende Weiterbildungen. Die folgende Offenbarung beschreibt diverse beispielhafte Ausführungsformen zum Umsetzen unterschiedlicher Merkmale des Gegenstands. Spezifische Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Es sind dies natürlich nur Beispiele und sie bezwecken nicht, einschränkend zu sein. Das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung kann zum Beispiel Ausführungsformen aufweisen, bei welchen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen aufweisen, bei welchen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal eventuell nicht in direktem Kontakt sind. Außerdem kann die vorliegende Offenbarung Bezugszeichen und/oder Bezugsbuchstaben in den diversen Beispielen wiederholen. Diese Wiederholung soll der Einfachheit und der Klarheit dienen und schreibt selbst keine Beziehung zwischen den diversen besprochenen Ausführungsformen und/oder Konfigurationen vor.
Weiter können räumliche Bezugsbegriffe, wie „unterhalb“, „unter“, „niedriger“, „oberhalb“, „ober“ und dergleichen hier zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Merkmals oder Merkmals zu einem oder mehreren anderen Merkmalen oder Merkmalen, wie sie in den Figuren veranschaulicht sind, zu beschreiben. Die räumlichen Bezugsbegriffe können bezwecken, unterschiedliche Ausrichtungen des Bauteils beim Gebrauch oder Betrieb zusätzlich zu der Ausrichtung, die in den Fig. abgebildet ist, einzuschließen. Das Gerät kann anders ausgerichtet sein (um 90 Grad gedreht oder an andere Ausrichtungen), und die räumlichen Bezugsdeskriptoren, die hier verwendet werden, werden entsprechend ausgelegt.
Die vorliegende Offenbarung stellt diverse Ausführungsformen eines Halbleiterbauteils, das einen Dünnfilmwiderstand aufweist, bereit. Bei einigen Ausführungsformen weist der offenbarte Dünnfilmwiderstand einen Metalldünnfilm auf, der über einem Halbleitersubstrat und unter einer Dummy-Schicht (zum Beispiel einer Polysiliziumleitungsstruktur) angeordnet ist, und zwei Kontaktstrukturen, die sich auf jeweiligen Enden des Metalldünnfilms befinden, wobei die Dummy-Schicht mindestens einen vertieften Bereich aufweist, der seitlich von den zwei Kontaktstrukturen beabstandet ist, der mit einem Polierbeständigkeitsmaterial gefüllt ist. Beim Ausführen eines CMP-Prozesses auf der Dummy-Schicht kann daher, da der mindestens eine vertiefte Bereich, der in der Dummy-Schicht eingebettet ist, mit dem Polierbeständigkeitsmaterial gefüllt ist, der oben erwähnte Dishing-/Erosionseffekt minimiert werden.
Da weiter bei einigen Ausführungsformen der offenbarte Dünnfilmwiderstand in einem Widerstandsbereich auf dem Halbleitersubstrat und andererseits in einem Transistorbereich auf dem Halbleitersubstrat gebildet ist, können ein oder mehrere Metalloxidhalbleiter-Feldeffekttransistoren (Metal-Oxide-Semiconductor Field-Effect Transistors - MOSFETs) gleichzeitig mit dem Dünnfilmwiderstand gebildet werden. Insbesondere können bei einigen Ausführungsformen die Kontaktstrukturen des Dünnfilmwiderstands gleichzeitig mit dem Bilden eines Metall-Gates eines p-Typ-MOSFET in dem Transistorbereich gebildet werden, und der vertiefte Bereich kann mit dem Polierbeständigkeitsmaterial gleichzeitig mit dem Bilden eines Metall-Gates eines n-Typ-MOSFET in dem Transistorbereich gefüllt werden. Der offenbarte Dünnfilmwiderstand kann folglich unter Verwenden von Fertigungsschritten gebildet werden, die mit den aktuellen komplementären MOS-(CMOS)-Fertigungstechnologien kompatibel sind und kann höchstens nur eine Struktur verwenden, um den vertieften Bereich in der Dummy-Schicht zu definieren.
Die 1A, 1B und 1C veranschaulichen gemeinsam ein Ablaufdiagramm eines Verfahrens 100 zum Bilden eines Halbleiterbauteils, das einen Dünnfilmwiderstand aufweist, gemäß einer oder mehreren Ausführungsformen der vorliegenden Offenbarung. Zu bemerken ist, dass das Verfahren 100 nur ein Beispiel ist und nicht bezweckt, die vorliegende Offenbarung einzuschränken. Es ist folglich klar, dass zusätzliche Vorgänge vor, während und nach dem Verfahren 100 der 1A bis 1C bereitgestellt werden können, und dass einige andere Vorgänge hierin eventuell nur kurz beschrieben sind. Bei einigen Ausführungsformen können Vorgänge des Verfahrens 100 mit Querschnittansichten eines Halbleiterbauteils bei diversen Fertigungsstufen assoziiert sein, wie jeweils in den 2A, 2B, 2C, 2D, 2E, 2F, 2G, 2H, 2I, 2J, 2K, 2L und 2M gezeigt, die unten ausführlicher beschrieben sind.
Unter Bezugnahme auf 1A beginnt das Verfahren 100 mit dem Vorgang 102, bei dem ein Halbleitersubstrat bereitgestellt wird. Bei einigen Ausführungsformen kann, wenn das Halbleitersubstrat bereitgestellt wird, eine Mehrzahl von Isolationsmerkmalen (zum Beispiel Flachgraben-(Shallow Trench Isolation - STI)-Merkmale) über eine Hauptoberfläche des Halbleitersubstrats gebildet werden. Das Halbleitersubstrat kann folglich durch eine solche Mehrzahl von Isolationsmerkmalen in mindestens zwei Bereiche, einen Transistorbereich und einen Widerstandsbereich, geteilt werden. Das Verfahren 100 geht weiter zu Vorgang 104, bei dem eine erste und eine zweite Halbleiterwanne jeweils in dem Transistorbereich des Halbleitersubstrats gebildet werden. Bei einigen Ausführungsformen werden die erste und die zweite Halbleiterwanne seitlich voneinander um mindestens eines der Mehrzahl von Isolationsmerkmalen beabstandet mit jeweiligen unterschiedlichen Dotierungstypen gebildet. Die erste Halbleiterwanne wird zum Beispiel mit einem ersten Dotiertyp (zum Beispiel n-Typ) dotiert; und die zweite Halbleiterwanne wird mit einem zweiten Dotiertyp (zum Beispiel p-Typ) dotiert. Das Verfahren 100 geht weiter zu Vorgang 106, bei dem ein Metalldünnfilm in dem Widerstandsbereich des Halbleitersubstrats gebildet wird. Das Verfahren 100 geht weiter zu Vorgang 108, bei dem eine dielektrische Gate-Schicht über der ersten und zweiten Halbleiterwanne in dem Transistorbereich gebildet wird. Bei einigen alternativen Ausführungsformen kann die dielektrische Gate-Schicht auch über dem Metalldünnfilm in dem Widerstandsbereich gebildet werden. Das Verfahren 100 geht weiter zu Vorgang 110, bei dem eine Dummy-Schicht über dem Transistorbereich und dem Widerstandsbereich gebildet wird. Bei einigen Ausführungsformen kann die Dummy-Schicht aus einem Polysiliziummaterial gebildet werden, das verwendet wird, um jeweilige Dummy-Gate-Stapel über dem ersten und zweiten Halbleiterbereich, wie unten ausführlicher besprochen, zu bilden.
Unter Bezugnahme auf 1B geht das Verfahren 100 zu Vorgang 112 weiter, bei dem ein erster und ein zweiter Dummy-Gate-Stapel jeweils über dem ersten und dem zweiten Halbleiterbereich gebildet werden. Bei einigen Ausführungsformen wird der erste Dummy-Gate-Stapel, der einen ersten Abschnitt der Dummy-Schicht und einen ersten Abschnitt der dielektrische Gate-Schicht direkt unter dem ersten Abschnitt der Dummy-Schicht aufweist, über einem Mittenabschnitt des ersten Halbleiterbereichs angeordnet, und der zweite Dummy-Gate-Stapel, der einen zweiten Abschnitt der Dummy-Schicht und einen zweiten Abschnitt der dielektrische Gate-Schicht direkt unter dem zweiten Abschnitt der Dummy-Schicht aufweist, über einem Mittenabschnitt des zweiten Halbleiterbereich angeordnet. Das Verfahren 100 geht weiter zu Vorgang 114, bei dem jeweilige Source- und Drain-Merkmale innerhalb der ersten und zweiten Halbleiterwanne gebildet werden. Bei einigen Ausführungsformen werden innerhalb der ersten Halbleiterwanne die Source- und Drain-Merkmale jeweils auf Seiten des ersten Dummy-Gate-Stapels gebildet; und innerhalb der zweiten Halbleiterwanne werden die Source- und Drain-Merkmale jeweils auf Seiten des zweiten Dummy-Gate-Stapels gebildet. Das Verfahren 100 geht weiter zu Vorgang 116, bei dem eine dielektrische Schicht über dem Halbleitersubstrat gebildet wird. Bei einigen Ausführungsformen kann die dielektrische Schicht eine dielektrische Zwischenschicht (Inter-Layer Dielectric - ILD) sein, die einen Raum zwischen dem ersten und zweiten Dummy-Gate-Stapel in dem Transistorbereich füllt, und/oder einen anderen Raum zwischen mindestens einem des ersten und zweiten Dummy-Gate-Stapels und der Dummy-Schicht in dem Widerstandsbereich. Das Verfahren 100 geht weiter zu Vorgang 118, bei dem die Dummy-Schicht des ersten Dummy-Gate-Stapels entfernt wird, um einen ersten Gate-Graben in dem ersten Dummy-Gate-Stapel zu bilden, und wobei die Dummy-Gate-Schicht, jeweils Endabschnitte des Metalldünnfilms überlagert, vertieft wird, um zwei Kontaktlöcher zu bilden. Die dielektrische Gate-Schicht des ersten Dummy-Gate-Stapels kann daher erneut freigelegt werden, und Abschnitte einer oberen Oberfläche des Metalldünnfilms (zum Beispiel die Abschnitte der oberen Oberfläche an den jeweiligen Enden des Metalldünnfilms) können ebenfalls erneut freigelegt werden. Das Verfahren 100 geht weiter zu Vorgang 120, bei dem der erste Gate-Graben und die zwei Kontaktlöcher jeweils wieder mit einer ersten leitenden Schicht gefüllt werden, um ein p-Typ-Metall-Gate zu bilden. Bei einigen Ausführungsformen kann die erste leitfähige Schicht (das heißt das p-Typ-Metall-Gate) zwei oder mehrere Gate-Materialschichten aufeinander gestapelt aufweisen, zum Beispiel eine p-Typ-Austrittsarbeitsschicht, die typischerweise p-Metall genannt wird, und eine leitende Schicht.
Dann geht das Verfahren 100 unter Bezugnahme auf 1C weiter zu Vorgang 122, bei dem die Dummy-Schicht des zweiten Dummy-Gate-Stapels entfernt wird, um einen zweiten Gate-Graben in dem zweiten Dummy-Gate-Stapel zu bilden, und die Dummy-Schicht, die mindestens einen Mittenabschnitt des Metalldünnfilms überlagert, wird vertieft, um mindestens einen vertieften Bereich zu bilden. Die dielektrische Gate-Schicht des zweiten Dummy-Gate-Stapels kann daher erneut freigelegt werden, und mindestens ein Abschnitt der Oberfläche des Metalldünnfilms (zum Beispiel der Abschnitt der oberen Oberfläche an der Mitte des Metalldünnfilms) kann ebenfalls erneut freigelegt werden. Das Verfahren 100 geht weiter zu Vorgang 124, bei dem der zweite Gate-Graben und der mindestens eine vertiefte Bereich jeweils mit einer zweiten leitenden Schicht wieder gefüllt werden. Bei einigen Ausführungsformen kann die zweite leitfähige Schicht zwei oder mehrere Gate-Materialschichten aufeinander gestapelt aufweisen, zum Beispiel eine n-Typ-Austrittsarbeitsschicht, die typischerweise ein n-Metall genannt wird, und eine leitende Schicht. Das Verfahren 100 geht weiter zu Vorgang 126, bei dem ein Polierprozess ausgeführt wird. Bei einigen Ausführungsformen weist der Polierprozess das Verwenden eines chemisch-mechanischen Polier-(CMP)-Prozesses zum Entfernen überschüssiger zweiter leitender Schicht auf, um ein n-Typ-Metall-Gate und eine Polierbeständigkeitsstruktur zu bilden.
Wie oben erwähnt, veranschaulichen die 2A bis 2M in einer Querschnittansicht einen Abschnitt eines Halbleiterbauteils 200, das einen Dünnfilmwiderstand aufweist, bei diversen Fertigungsstufen des Verfahrens 100 der 1. Das Halbleiterbauteil 200 kann in einem Mikroprozessor, einer Speicherzelle und/oder einer anderen integrierten Schaltung (Integrated Circuit - IC) enthalten sein. Außerdem sind die 2A bis 2M für ein besseres Verstehen der Konzepte der vorliegenden Offenbarung vereinfacht. Obwohl die Figuren das Halbleiterbauteil 200 veranschaulichen, ist klar, dass die IC eine Anzahl anderer Bauteile aufweisen kann, wie Widerstände, Kondensatoren, Induktoren, Sicherungen usw., die in den 2A bis 2M zur Klarheit der Veranschaulichung nicht gezeigt sind.
In Übereinstimmung mit Vorgang 102 der 1, ist 2A eine Querschnittansicht des Halbleiterbauteils 200, das ein Halbleitersubstrat 202, bei einer der diversen Herstellungsstufen, in Übereinstimmung mit einigen Ausführungsformen aufweist. Wie gezeigt, kann das Halbleitersubstrat 202, wenn das Halbleitersubstrat 202 bereitgestellt wird, eine Mehrzahl von Isolationsmerkmalen (zum Beispiel STI-Merkmale) 203, 205, 207 und 209 über einer Hauptoberfläche 202' des Halbleitersubstrats 202 aufweisen. Bei einigen Ausführungsformen kann innerhalb (zum Beispiel umgeben von) der Isolationsmerkmale 203 und 207 ein Transistorbereich 211, in dem ein oder mehrere MOSFETs gebildet werden sollen, definiert werden, und innerhalb (zum Beispiel umgeben von) der Isolationsmerkmale 207 und 209 kann ein Widerstandsbereich 213, in dem ein oder mehrere Widerstände gebildet werden sollen, definiert werden.
Bei einigen Ausführungsformen weist die Halbleiterschicht 202 ein Siliziumsubstrat auf. Alternativ kann das Halbleitersubstrat 202 ein anderes elementares Halbleitermaterial, wie zum Beispiel Germanium, aufweisen. Das Halbleitersubstrat 202 kann auch einen Verbindungshalbleiter, wie ein Siliziumkarbid, Gallium-Arsen, Indiumarsenid und Indiumphosphid, aufweisen. Das Halbleitersubstrat 202 kann einen Legierungshalbleiter, wie Silizium-Germanium, Silizium-Germanium-Karbid, Gallium-Arsen-Phosphid und Gallium-Indium-Phosphid, aufweisen. Bei einer Ausführungsform weist das Halbleitersubstrat 202 eine epitaktische Schicht auf. Das Substrat kann zum Beispiel eine epitaktische Schicht aufweisen, die über einem Bulk-Halbleiter liegt. Des Weiteren kann das Halbleitersubstrat 202 eine Halbleiter-auf-Isolator-(Semiconductor-On-Isolator - SOI)-Struktur aufweisen. Das Substrat kann zum Beispiel eine eingebettete Oxid-(Buried Oxide - BOX)-Schicht aufweisen, die durch einen Prozess wie ein Trennen durch implantierten Sauerstoff (SIMOX) oder eine andere zweckdienliche Technik, wie Wafer-Bonding und Schleifen, gebildet wird.
In Übereinstimmung mit Vorgang 104 der 1 ist 2B eine Querschnittansicht des Halbleiterbauteils 200, das eine erste Halbleiterwanne 210 und eine zweite Halbleiterwanne 214 aufweist, die jeweils bei einer oder mehreren der diversen Herstellungsstufen in Übereinstimmung mit einigen Ausführungsformen gebildet werden. Wie gezeigt, wird die erste Halbleiterwanne 210 gebildet, um seitlich zwischen den Isolationsmerkmalen 203 und 205 zu liegen (das heißt innerhalb des Transistorbereichs 211) liegen und sich vertikal in das Halbleitersubstrat 202 zu erstrecken; und die zweite Halbleiterwanne 214 wird gebildet, um seitlich zwischen den Isolationsmerkmalen 205 und 207 zu liegen (das heißt innerhalb des Transistorbereichs 211) zu liegen, und sich vertikal in das Halbleitersubstrat 202 zu erstrecken. Bei einigen Ausführungsformen ist die erste Halbleiterwanne 210 mit einem ersten Dotiertyp (zum Beispiel einem n-Typ) von Dotierstoffen dotiert, zum Beispiel Phosphor (P), Arsen (As), Antimon (Sb) usw.; und die zweite Halbleiterwanne 214 ist mit einem zweiten Dotiertyp von Dotierstoffen, der von dem ersten Dotiertyp unterschiedlich ist, dotiert (zum Beispiel p-Typ). Beispielhafte p-Typ-Dotierstoffe weisen Bor (B), Gallium (Ga), Aluminium (Al) usw. auf.
Bei einigen Ausführungsformen kann die erste Halbleiterwanne 210 zuerst durch Ausführen einer Reihe von Prozessen gebildet werden, und die zweite Halbleiterwanne 214 kann dann gemäß der ähnlichen Reihe von Prozessen gebildet werden. Der Kürze halber wird hierin nur das Bilden der ersten Halbleiterwanne 210 besprochen. Bei einigen Ausführungsformen kann die erste Halbleiterwanne 210 durch Ausführen mindestens einiger der folgenden Prozesse gebildet werden: Bilden einer entfernbaren Schicht (zum Beispiel eines Fotolacks, einer Hartmaskenschicht usw.) 221 über dem Halbleitersubstrat 202, um eine Fläche freizulegen, in der die erste Halbleiterwanne 210 gebildet werden soll; Ausführen eines Dotierprozesses (zum Beispiel eines Ionenimplantationsprozesses, eines Diffusionsprozesses usw.), um eine Mehrzahl von Dotierstoffen mit dem ersten Dotiertyp (n-Typ) in dem Halbleitersubstrat 202 einzubinden; Entfernen der entfernbaren Schicht 221; und Ausführen eines optionalen Glühprozesses, um die eingebundenen Dotierstoffe zu aktivieren.
In Übereinstimmung mit Vorgang 106 der 1, ist 2C eine Querschnittansicht des Halbleiterbauteils 200, das einen zweiten Metalldünnfilm 226 aufweist, der bei einer der diversen Fertigungsstufen in Übereinstimmung mit einigen Ausführungsformen gebildet wird. Wie gezeigt, wird der Metalldünnfilm 226 in dem Widerstandsbereich 213 angeordnet, und genauer genommen über der Hauptoberfläche 202' und seitlich zwischen den Isolationsmerkmalen 207 und 209.
Bei einigen Ausführungsformen wird der Metalldünnfilm 226 aus einem Metallmaterial gebildet, das aus mindestens einem der Folgenden ausgewählt wird: Tantal (Ta), Tantalnitrid (TaN), Titan (Ti), Titannitrid (TiN), Wolfram (W), Wolframnitrid (WN), Nickel-Chrom (NiCr), Silizium-Chrom (SiCr) und einer Kombination davon. Bei einigen Ausführungsformen kann der Metalldünnfilm 226 durch Verwenden einer der folgenden Abscheidungstechniken gebildet werden: chemische Gasphasenabscheidung (Chemical Vapor Deposition - CVD), physikalische Gasphasenabscheidung (Physical Vapor Deposition - PVD), Atomschichtabscheidung (Atomic Layer Deposition - ALD), Spin-Coating, E-Gun, Sputtern und/oder anderen zweckdienlichen Metallmaterialabscheidungstechniken, um das oben beschriebene Metallmaterial auf dem Halbleitersubstrat 202 (in dem Widerstandsbereich 213) abzuscheiden. Bei einem Beispiel weist der Metalldünnfilm 226 eine Stärke auf, die zwischen etwa 0,5 nm (5 Angström) und etwa 5 nm (50 Angström) liegt.
In Übereinstimmung mit Vorgang 108 der 1A ist 2D eine Querschnittansicht des Halbleiterbauteils 200, das eine dielektrische Gate-Schicht 228 aufweist, die bei einer der diversen Fertigungsstufen in Übereinstimmung mit einigen Ausführungsformen gebildet wird. Wie gezeigt, wird die dielektrische Gate-Schicht 228 in dem Transistorbereich 228 angeordnet, und genauer genommen über der ersten und zweiten Halbleiterwanne 210 und 214. Obwohl bei der veranschaulichten Ausführungsform der 2D (und den folgenden Figuren) die dielektrische Gate-Schicht 228 als eine einzelne Schicht gezeigt ist, ist klar, dass die dielektrische Gate-Schicht 228 mehrere aufeinander gestapelte Schichten aufweisen kann.
Bei einigen Ausführungsformen kann die dielektrische Gate-Schicht 228 aus einem dielektrischen High-κ-Material gebildet werden. Die dielektrische Gate-Schicht 228 weist folglich ein dielektrisches Material auf, das eine Dielektrizitätskonstante hat, die höher ist als die von thermischem Siliziumoxid, die etwa 3,9 beträgt. Bei einem Beispiel weist die dielektrische Gate-Schicht 228 ein Hafniumoxid (HfO) auf. Bei diversen Beispielen weist die dielektrische Gate-Schicht 228 Metalloxid, Metallnitrid oder Kombinationen davon auf. Bei einigen Ausführungsformen kann die dielektrische Gate-Schicht 228 durch Verwenden einer der folgenden Abscheidungstechniken gebildet werden: chemische Gasphasenabscheidung (Chemical Vapor Deposition - CVD), physikalische Gasphasenabscheidung (Physical Vapor Deposition - PVD), Atomschichtabscheidung (Atomic Layer Deposition - ALD), Spin-Coating und/oder andere zweckdienliche Metallmaterialabscheidungstechniken, um das oben beschriebene dielektrische Material abzuscheiden, das über der ersten und zweiten Halbleiterwanne 210 und 214 (das heißt dem Transistorbereich 211), wie in 2D gezeigt, liegt. Bei einigen alternativen Ausführungsformen kann die dielektrische Gate-Schicht 228 auch den Metalldünnfilm 226 in dem Widerstandsbereich 213, der anschließend entfernt werden kann, liegen. Bei einem Beispiel weist die dielektrische Gate-Schicht 228 eine Stärke auf, die zwischen etwa 1 nm (10 Angström) und etwa 10 nm (100 Angström) liegt.
In Übereinstimmung mit Vorgang 110 der 1A, ist 2E eine Querschnittansicht des Halbleiterbauteils 200, das eine zweite Dummy-Schicht 230 aufweist, die bei einer der diversen Fertigungsstufen in Übereinstimmung mit einigen Ausführungsformen gebildet wird. Wie gezeigt, liegt die Dummy-Schicht 230 in Übereinstimmung mit einigen Ausführungsformen sowohl über dem Transistorbereich 211 als auch über dem Widerstandsbereich 213. Bei einigen Ausführungsformen wird die Dummy-Schicht 230 aus undotiertem Polysilizium gebildet. Bei einigen Ausführungsformen kann die Dummy-Schicht 230 durch Verwenden einer der folgenden Abscheidungstechniken gebildet werden: chemische Gasphasenabscheidung (Chemical Vapor Deposition - CVD), physikalische Gasphasenabscheidung (Physical Vapor Deposition - PVD), Atomschichtabscheidung (Atomic Layer Deposition - ALD), Spin-Coating und/oder andere zweckdienliche Abscheidungstechniken, um das Polysilizium abzuscheiden, um über dem Transistorbereich 211 und dem Widerstandsbereich 213 zu liegen.
In Übereinstimmung mit Vorgang 112 der 1B ist 2F eine Querschnittansicht des Halbleiterbauteils 200, das einen ersten Dummy-Gate-Stapel 232 und einen zweiten Dummy-Gate-Stapel 234 aufweist, die bei einer der diversen Herstellungsstufen in Übereinstimmung mit einigen Ausführungsformen gebildet werden. Bei einigen Ausführungsformen werden der erste und der zweite Dummy-Gate-Stapel 232 und 234 durch Ausführen eines oder mehrerer Trocken-/Nassätzprozesse auf der Dummy-Schicht 230 und der dielektrischen Gate-Schicht 228 ( 2E) unter Verwenden einer entfernbaren Schicht (zum Beispiel einer Fotolackschicht, einer Hartmaskenschicht usw.) 235 als eine Maske gebildet.
Bei einigen Ausführungsformen wird daher der erste Dummy-Gate-Stapel 232 gebildet, um einen ersten Dummy-Abschnitt 232-1 aufzuweisen, der Teil der Dummy-Schicht 230 war, und eine erste dielektrische Gate-Schicht 232-2, die Teil der dielektrischen Gate-Schicht 228 war; und der zweite Dummy-Gate-Stapel 234 weist einen zweiten Dummy-Abschnitt 234-1 auf, der Teil der Dummy-Schicht 230 war, und eine zweite dielektrische Gate-Schicht 234-2, die Teil der dielektrischen Gate-Schicht 228 war. Und bei einigen Ausführungsformen bleibt ein Abschnitt 236 der Dummy-Schicht 230, die den Metalldünnfilm 226 überlagert, unberührt. Weiter ist bei einigen Ausführungsformen der erste Dummy-Gate-Stapel 232 an einem im Wesentlichen mittleren Abschnitt der ersten Halbleiterwanne 210 angeordnet, um jeweilige Seitenabschnitte der ersten Halbleiterwanne 210 freizulegen; und der zweite Dummy-Gate-Stapel 234 ist an einem im Wesentlichen mittleren Abschnitt der zweiten Halbleiterwanne 214 angeordnet, um jeweilige Seitenabschnitte der zweiten Halbleiterwanne 214 freizulegen.
In Übereinstimmung mit Vorgang 114 der 1B ist 2G eine Querschnittansicht des Halbleiterbauteils 200, das eine Mehrzahl von Source-/Drain-Merkmalen 238 und Source-/Drain-Merkmalen 240 aufweist, die bei einer der diversen Fertigungsstufen in Übereinstimmung mit einigen Ausführungsformen gebildet werden. Wie gezeigt, werden die Source-/Drain-Merkmale 238 in der ersten Halbleiterwanne 210 gebildet, und genauer genommen sind die Source-/Drain-Merkmale 238 seitlich an Seiten des ersten Dummy-Gate-Stapels 232 angeordnet; und die Source-/Drain-Merkmale 240 werden in der zweiten Halbleiterwanne 214 gebildet, und genauer genommen werden die Source-/Drain-Merkmale 240 seitlich an den Seiten des zweiten Dummy-Gate-Stapels 234 angeordnet. Weiter werden bei einigen Ausführungsformen entlang jeweiliger Seitenwände des ersten Dummy-Gate-Stapels 232 dielektrische Abstandhalter 239, die optional sind, gebildet, um zu erlauben, leicht dotierte Drain-(Lightly Doped Drain - LDD)-Merkmale in den Source-/Drain-Merkmalen 240 zu bilden.
Bei einigen Ausführungsformen werden die Source-/Drain-Merkmale 238 in der ersten Halbleiterwanne 210 mit dem zweiten Dotiertyp von Dotierstoffen dotiert (das heißt entgegengesetzt zu dem ersten Dotiertyp der ersten Halbleiterwanne 210); und die Source-/Drain-Merkmale 240 in der zweiten Halbleiterwanne 214 werden mit dem ersten Dotiertyp von Dotierstoffen dotiert (das heißt entgegengesetzt zu dem zweiten Dotiertyp der zweiten Halbleiterwanne 214). Darüber hinaus können die Source-/Drain-Merkmale 238 mit einer hohen Dotierkonzentration im Vergleich zu der ersten Halbleiterwanne 210 dotiert werden; und die Source-/Drain-Merkmale 214 können mit einer hohen Dotierkonzentration im Vergleich zu der zweiten Halbleiterwanne 214 dotiert werden. Bei einigen Ausführungsformen können die erste Halbleiterwanne 210, der erste Dummy-Abschnitt 232-1 (der durch ein jeweiliges Metall-Gate ersetzt werden wird), die erste dielektrische Gate-Schicht 232-2 und die Source-/Drain-Merkmale 238 einen p-Typ-MOSFET bilden; und die zweite Halbleiterwanne 214, der zweite Dummy-Abschnitt 234-1 (der durch ein jeweiliges Metall-Gate ersetzt werden wird), die zweite dielektrische Gate-Schicht 234-2 und die Source-/Drain-Merkmale 240 können einen n-Typ-MOSFET, wie unten besprochen, bilden.
Bei einigen Ausführungsformen können die Source-/Drain-Merkmale 238 durch Ausführen mindestens einiger der folgenden Prozesse gebildet werden: Bilden einer entfernbaren Schicht (zum Beispiel einer Fotolackschicht, einer Hartmaskenschicht usw.) über dem Halbleitersubstrat 202, um eine Fläche freizulegen, in der die die Source-/Drain-Merkmale 238 gebildet werden sollen; Ausführen eines Dotierprozesses (zum Beispiel eines Ionenimplantationsprozesses, eines Diffusionsprozesses usw.), um eine Mehrzahl von Dotierstoffen mit dem zweiten Dotiertyp (p-Typ) in die erste Halbleiterwanne 210 einzubinden; Entfernen der entfernbaren Schicht; und Ausführen eines optionalen Glühprozesses, um die eingebundenen Dotierstoffe zu aktivieren. Auf ähnliche Art können bei einigen Ausführungsformen die Source-/Drain-Merkmale 240 durch Ausführen mindestens einiger der folgenden Prozesse gebildet werden: Bilden einer entfernbaren Schicht (zum Beispiel einer Fotolackschicht, einer Hartmaskenschicht usw.) über dem Halbleitersubstrat 202, um eine Fläche freizulegen, in der die Source-/Drain-Merkmale 240 gebildet werden sollen; Ausführen eines Dotierprozesses (zum Beispiel eines Ionenimplantationsprozesses, eines Diffusionsprozesses usw.), um eine Mehrzahl von Dotierstoffen mit dem zweiten Dotiertyp (n-Typ) in die zweite Halbleiterwanne 214 einzubinden; Entfernen der entfernbaren Schicht; und Ausführen eines optionalen Glühprozesses, um die eingebundenen Dotierstoffe zu aktivieren.
In Übereinstimmung mit Vorgang 116 der 1B ist 2H eine Querschnittansicht des Halbleiterbauteils 200, das eine dielektrische Schicht 244 aufweist, die bei einer der diversen Fertigungsstufen in Übereinstimmung mit einigen Ausführungsformen gebildet wird. Wie gezeigt, wird die dielektrische Schicht 244 über dem Halbleitersubstrat 202 gebildet, und genauer genommen, um einen Raum zwischen dem ersten und zweiten Dummy-Gate-Stapel 232 und 234 in dem Transistorbereich 211 und einen anderen Raum zwischen dem zweiten Dummy-Gate-Stapel 234 und dem Abschnitt 236 in dem Widerstandsbereich 213 zu füllen.
Wie oben erwähnt, kann die dielektrische Schicht 244 eine ILD-Schicht sein, die konfiguriert ist, um leitende Merkmale, die an jeweiligen unterschiedlichen Niveaus/Ebenen angeordnet sind, zu isolieren. Bei einigen Ausführungsformen weist die dielektrische Schicht 244 ein Material auf, das mindestens eines der folgenden Materialien ist, die Siliziumoxid, ein Material mit niedriger Dielektrizitätskonstante (Low-κ), anderes zweckdienliches dielektrisches Material oder eine Kombination davon aufweisen. Das dielektrische Low-κ-Material kann fluoriertes Quarzglas (Fluorinated Silica Glass - FSG), Phosphorglas (Phosphosilicate Glass - PSG), Bor-Phosphorglas (Borophosphosilicate Glass - BPSG), kohlenstoffdotiertes Siliziumoxid (SiOxCy), Black Diamond® (Applied Materials of Santa Clara, Kalif.), Xerogel, Aerogel, amorphen fluorierten Kohlenstoff, Parylene, BCB (Bis-Benzocyclobutene), SiLK (Dow Chemical, Midland, Mich.), Polyimid und/oder andere zukünftig entwickelte dielektrische Low-κ-Materialien aufweisen. Bei einigen Ausführungsformen kann die dielektrische Schicht 244 durch Verwenden einer der folgenden Abscheidungstechniken gebildet werden: chemische Gasphasenabscheidung (Chemical Vapor Deposition - CVD), physikalische Gasphasenabscheidung (Physical Vapor Deposition - PVD), Atomschichtabscheidung (Atomic Layer Deposition - ALD), Rotationsbeschichten und/oder andere zweckdienliche dielektrische Materialabscheidungstechniken, um das oben beschriebene dielektrische Material über dem Halbleitersubstrat 202 abzuscheiden.
In Übereinstimmung mit Vorgang 118 der 1B ist 2I eine Querschnittansicht des Halbleiterbauteils 200, das einen ersten Gate-Graben 250 (in dem Transistorbereich 211) und zwei Kontaktbohrungen 252 und 254 (in dem Widerstandsbereich 213) aufweisen, die bei einer der diversen Herstellungsstufen in Übereinstimmung mit einigen Ausführungsformen gebildet werden. Wie gezeigt, wird der erste Gate-Graben 250 durch Entfernen des ersten Dummy-Abschnitts 232-1 des ersten Dummy-Gate-Stapels 232 gebildet; und die Kontaktlöcher 252 und 254 werden durch Entfernen jeweiliger Endabschnitte des Dummy-Abschnitts 236 gebildet. Die erste dielektrische Gate-Schicht 232-2 und Endabschnitte des Metalldünnfilms 226 werden folglich jeweils wieder freigelegt.
Bei einigen Ausführungsformen können der erste Gate-Graben 250 und die Kontaktlöcher 252/254 gleichzeitig durch Ausführen mindestens eines der folgenden Prozesse gebildet werden: Bilden einer entfernbaren Schicht (zum Beispiel einer Fotolackschicht, einer Hartmaskenschicht usw.) 255 über der dielektrischen Schicht 244 und dem Dummy-Abschnitt 236 (2H), um eine Fläche freizulegen, in der der erste Gate-Graben 250 und die Kontaktlöcher 252/254 gebildet werden sollen; Ausführen eines oder mehrerer Trocken-/Nassätzprozesse, um den ersten Dummy-Abschnitt 232-1 und die Endabschnitte des Dummy-Abschnitts 236 zu entfernen; Entfernen der entfernbaren Schicht 255; und Ausführen eines Reinigungsprozesses.
In Übereinstimmung mit Vorgang 120 der 1B ist 2J eine Querschnittansicht des Halbleiterbauteils 200, das eine Mehrzahl von Metallmerkmalen 260, 262, 264 und 277 aufweist, die bei einer der diversen Fertigungsstufen in Übereinstimmung mit einigen Ausführungsformen gebildet werden. Wie gezeigt, werden die Metallmerkmale 260, 262 und 264 durch gleichzeitiges Wiederfüllen des ersten Gate-Grabens 250 und der Kontaktlöcher 262 und 264 mit einer oder mehreren leitenden Schichten gebildet, was unten besprochen wird. Bei einigen Ausführungsformen, da das Metall-Gate 260 gemeinsam mit der ersten Halbleiterwanne 210, der ersten dielektrischen Gate-Schicht 232-2 und den Source-/Drain-Merkmalen 238 einen p-Typ-MOSFET bilden können, und das Metall-Gate 260 als das Metall-Gate eines solchen p-Typ-MOSFET dient, werden die Metallmerkmale 260/262/264 hierin p-Typ-Metallmerkmale genannt.
Obwohl bei der veranschaulichten Ausführungsform der 2J (und den folgenden Figuren) die p-Typ-Metallmerkmale 260/262/264 jeweils als eine einzige Schicht gezeigt sind, können die p-Typ-Metallmerkmale 260/262/264 bei einigen Ausführungsformen zwei oder mehrere Gate-Materialschichten (zum Beispiel p-Typ- oder n-Typ-Austrittsarbeitsschichten, leitende Schichten usw.), die aufeinander gestapelt sind, aufweisen. Die p-Typ-Metallmerkmale 260/262/264 weisen zum Beispiel jeweils eine p-Typ-Austrittsarbeitsschicht auf, die typischerweise ein p-Metall genannt wird, und eine leitende Schicht, die aus einem leitenden Material, zum Beispiel Aluminium (Al) gebildet ist, die über dem p-Metall liegt. Bei einigen Ausführungsformen hat das p-Metall eine Austrittsarbeit von etwa 5,2 eV oder größer. Bei einer Ausführungsform wird das p-Metall aus einem leitenden Material gebildet, das aus einer Gruppe ausgewählt wird, die aus Folgendem besteht: Titannitrid (TiN), Tantalnitrid (TaN), Wolframnitrid (WN) und einer Kombination davon. Bei einigen Ausführungsformen können die p-Typ-Metallmerkmale 260/262/264 durch Verwenden einer der folgenden Abscheidungstechniken gebildet werden: chemische Gasphasenabscheidung (Chemical Vapor Deposition - CVD), physikalische Gasphasenabscheidung (Physical Vapor Deposition - PVD), Atomschichtabscheidung (Atomic Layer Deposition - ALD), Spin-Coaten, E-Gun, Sputtern und/oder andere zweckdienliche Metallmaterialabscheidungstechniken, um jeweils den Gate-Graben 250 und die Kontaktlöcher 252 und 254 mit einer oder mehreren der oben beschriebenen Gate-Materialschichten zu überlagern.
Obwohl das nicht gezeigt ist, können bei einigen Ausführungsformen ein oder mehrere p-Typ-Metallmerkmale gleichzeitig mit den p-Typ-Metallmerkmalen 260/262/264 gebildet und zwischen den p-Typ-Metallmerkmalen 262 und 264 angeordnet werden. Ein oder mehrere p-Typ-Metallmerkmale können zusätzliches Stützen für den Dummy-Abschnitt 236 können während des Ausführens eines CMP-Prozesses bereitstellen löscht das, was unten ausführlicher beschrieben wird.
In Übereinstimmung mit Vorgang 122 der 1B ist 2K eine Querschnittansicht des Halbleiterbauteils 200, das einen zweiten Gate-Graben 266 (in dem Transistorbereich 211) und einen vertieften Bereich 268 (in dem Widerstandsbereich 213) aufweist, die bei einer der diversen Herstellungsstufen in Übereinstimmung mit einigen Ausführungsformen gebildet werden. Wie gezeigt, wird der zweite Gate-Graben 250 durch Entfernen des zweiten Dummy-Abschnitts 234-1 des zweiten Dummy-Gate-Stapels 234 gebildet; und der vertiefte Bereich 268 wird durch Entfernen eines mittleren Abschnitts des Dummy-Abschnitts 236 gebildet. Die zweite dielektrische Gate-Schicht 234-2 und ein mittlerer Abschnitt des Metalldünnfilms 226 werden folglich jeweils wieder freigelegt. Obwohl in der veranschaulichten Ausführungsform der 2K (und den folgenden Figuren) nur ein vertiefter Bereich in der Dummy-Schicht 236 gebildet wird, versteht man, dass jede gewünschte Anzahl (zum Beispiel zwei oder mehr) der vertieften Bereiche in der Dummy-Schicht 236 gebildet werden kann. Weiter können die mehreren vertieften Bereiche, wenn mehrere vertiefte Bereiche in der Dummy-Schicht 236 gebildet werden, gleichmäßig entlang des Metalldünnfilms 226 verteilt werden oder nicht. Bei dem Beispiel, bei dem der Metalldünnfilm 226 eine Länge L, gemessen von jeweiligen inneren Seitenwänden der p-Typ-Metallmerkmale 262 bis 264 (das heißt den Seitenwänden, die einander gegenüber liegen), aufweist, werden die mehreren vertieften Bereiche seitlich voneinander und von den p-Typ-Metallmerkmalen 262/264 um eine gleiche Breite eines jeweiligen Abschnitts der Dummy-Schicht 236 beabstandet.
Bei einigen Ausführungsformen können der zweite Gate-Graben 266 und der vertiefte Bereich 268 gleichzeitig durch Ausführen mindestens eines der folgenden Prozesse gebildet werden: Bilden einer entfernbaren Schicht (zum Beispiel einer Fotolackschicht, einer Hartmaskenschicht usw.) 269 über der dielektrischen Schicht 244 und dem Dummy-Abschnitt 236 (2J), um eine Fläche freizulegen, in der der zweite Gate-Graben 266 und der vertiefte Bereich 268 gebildet werden sollen; Ausführen eines oder mehrerer Trocken-/Nassätzprozesse, um den zweiten Dummy-Abschnitt 234-1 und den mittleren Abschnitt des Dummy-Abschnitts 236 zu entfernen; Entfernen der entfernbaren Schicht 269; und Ausführen eines Reinigungsprozesses.
In Übereinstimmung mit Vorgang 124 der 1C ist 2L eine Querschnittansicht des Halbleiterbauteils 200, das eine leitende Schicht 270 aufweist, die bei einer der diversen Fertigungsstufen in Übereinstimmung mit einigen Ausführungsformen gebildet wird. Wie gezeigt, überlagert die leitende Schicht 270 einen Abschnitt des Transistorbereichs 211 und des Widerstandsbereichs 213 derart, dass der zweite Gate-Graben 266 und der vertiefte Bereich 268 (2K) wieder gefüllt werden.
Obwohl bei der veranschaulichten Ausführungsform der 2L (und den folgenden Figuren) die leitende Schicht 270 als eine einzige Schicht gezeigt ist, kann die leitende Schicht 270 bei einigen Ausführungsformen zwei oder mehrere Gate-Materialschichten (zum Beispiel p- oder n-Typ-Austrittsarbeitsschichten, leitende Schichten usw.), die aufeinander gestapelt sind, aufweisen. Die leitende Schicht 270 weist zum Beispiel eine n-Typ-Austrittsarbeitsschicht auf, die typischerweise ein n-Metall genannt wird, und eine leitende Schicht, die aus einem leitenden Material, zum Beispiel Aluminium (Al), die das n- Metall überlagert, gebildet wird. Bei einigen Ausführungsformen hat das n-Metall eine Austrittsarbeit von etwa 4,2 eV oder weniger. Bei einer Ausführungsform wird das n-Metall aus einem leitenden Material gebildet, das aus einer Gruppe ausgewählt wird, die aus Folgendem besteht: Tantal (Ta), Titan-Aluminium (TiAl), Titan-Aluminiumnitrid (TiAlN) und eine Kombination davon. Bei einigen Ausführungsformen kann die leitende Schicht 270 durch Verwenden einer der folgenden Abscheidungstechniken gebildet werden: chemische Gasphasenabscheidung (Chemical Vapor Deposition - CVD), physikalische Gasphasenabscheidung (Physical Vapor Deposition - PVD), Atomschichtabscheidung (Atomic Layer Deposition - ALD), Spin-Coaten, E-Gun, Sputtern und/oder andere zweckdienliche Metallmaterialabscheidungstechniken, um jeweils den zweiten Gate-Graben 266 und den vertieften Bereich 268 wieder mit einem oder mehreren der oben beschriebenen leitenden Materialien zu füllen.
In Übereinstimmung mit Vorgang 126 der 1C ist 2M eine Querschnittansicht des Halbleiterbauteils 200, das Metall-Gate 272 und eine Polierbeständigkeitsstruktur 274 aufweist, die bei einer der diversen Fertigungsstufen in Übereinstimmung mit einigen Ausführungsformen gebildet werden. Bei einigen Ausführungsformen werden das Metall-Gate 272 und die Polierbeständigkeitsstruktur 274 gleichzeitig unter Verwenden des CMP-Prozesses gebildet, um die leitende Schicht 270 (2L) zu polieren, bis das Metall-Gate 272 und die Polierbeständigkeitsstruktur 274 eine gemeinsame koplanare obere Oberfläche 275 haben. Bei einigen Ausführungsformen kann eine solche obere Oberfläche 275 auch mit jeweiligen oberen Oberflächen anderer Merkmale, zum Beispiel 236, 244, 260, 262, 264 usw., koplanar sein. Bei einigen Ausführungsformen, da das Metall-Gate 272 gemeinsam mit der zweiten Halbleiterwanne 240, der zweiten dielektrischen Gate-Schicht 234-2 und den Source-/Drain-Merkmalen 240 einen n-Typ-MOSFET bilden können, wird das Metall-Gate 272 hierin ein n-Typ-Metall-Gate 272 genannt.
Obwohl das nicht gezeigt ist, kann eine Mehrzahl von Kontaktstöpseln (zum Beispiel von Wolframkontaktstöpseln) innerhalb einer anderen dielektrischen Low-κ-Schicht, die die polierte koplanare obere Oberfläche 275 überlagert, um jeweilige leitende Merkmale 238, 240, 260, 262, 264 und 272 elektrisch zu koppeln, gebildet werden. Der p-Typ-MOSFET, der von der ersten Halbleiterwanne 210, dem p-Typ-Metall-Gate 260, der ersten dielektrischen Gate-Schicht 232-2 und den Source-/Drain-Merkmalen 238 gebildet wird, kann daher mit einem oder mehreren elektrischen Bauteilen durch die jeweiligen Kontaktstöpsel gekoppelt werden; der n-Typ-MOSFET, der von der zweiten Halbleiterwanne 214, dem n-Typ-Metall-Gate 272, der zweiten dielektrischen Gate-Schicht 234-2 und den Source-/Drain-Merkmalen 240 gebildet wird, kann elektrisch mit einem oder mehreren elektrischen Bauteilen durch die jeweiligen Kontaktstöpsel gekoppelt sein; und der Dünnfilmwiderstand, der von dem Metalldünnfilm 226, den Kontaktstrukturen 262 und 264 und der Polierbeständigkeitsstruktur 274 gebildet wird, kann elektrisch mit einem oder mehreren anderen elektrischen Bauteilen durch die jeweiligen Kontaktstöpsel gekoppelt sein.
Gemäß einigen Ausführungsformen der vorliegenden Offenbarung, da die Polierbeständigkeitsstruktur zusätzliches Stützen für den Dummy-Abschnitt 236 beim Ausführen des oben beschriebenen CMP-Prozesses bereitstellt, die vorteilhaft das Auftreten des Dishing-/Erosionseffekts minimieren kann, kann das Material, das die Polierbeständigkeitsstruktur 274 bildet, ein Polierbeständigkeitsmaterial genannt werden. Obwohl in den oben stehenden Besprechungen die Polierbeständigkeitsstruktur 274 durch Wiederfüllen des vertieften Bereichs 268 (2K) mit der leitenden Schicht 270, die eine oder mehrere Gate-Materialschichten aufweist, gebildet wird, muss zur Kenntnis genommen werden, dass der vertiefte Bereich 268 mit einem beliebigen einer Vielfalt von Materialien wieder gefüllt werden kann, die zusätzliches Stützen für den Dummy-Abschnitt 236 bereitstellen, während er poliert wird. Der vertiefte Bereich 268 kann zum Beispiel mit einem Material wieder gefüllt werden, das aus einer Gruppe ausgewählt wird, die aus Folgendem besteht: ein Material auf Metallbasis, ein Material auf Oxidbasis (zum Beispiel Siliziumoxid usw.), ein auf Keramik basierendes Material und eine Kombination davon.
Weiter, obwohl der oben beschriebene Dünnfilmwiderstand (der von dem Metalldünnfilm 226 und den Kontaktstrukturen 262 und 264 gebildet wird) gleichzeitig mit dem p-Typ- und n-Typ-MOSFET gebildet wird, ist klar, dass ein solcher Dünnfilmwiderstand, der mindestens eine Polierbeständigkeitsstruktur aufweist, auch anschließend an das Bilden des p-Typ- und des n-Typ-MOSFET (zum Beispiel in einem Back-End-of-Line-(BEOL)-Prozess) gebildet werden kann. Weiter noch, obwohl die oben stehende Besprechung gleichzeitiges Bilden der p-Typ-Metallmerkmale 260/262/264 und dann das Bilden des n-Typ-Metall-Gates 272 unter Verwenden der Polierbeständigkeitsstruktur 274 gegen den CMP-Prozess gebildet wird, ist klar, dass die Dotierpolaritäten der Metallmerkmale 260/262/264 und des Metall-Gates 272 umgewechselt werden können. Durch Verwenden des offenbarten Verfahrens 100, kann daher ein „n-Typ“-Metallmerkmale 260/262/264 gleichzeitig gebildet werden, und dann kann ein „p-Typ“-Metall-Gate 272 gebildet werden, während die Polierbeständigkeitsstruktur 274 gegen einen CMP-Prozess verwendet wird.
Bei einer Ausführungsform weist ein Halbleiterbauteil Folgendes auf: einen Metalldünnfilm, der auf einem Halbleitersubstrat angeordnet ist; und eine erste und eine zweite Kontaktstruktur, die auf dem Metalldünnfilm angeordnet sind, wobei die erste und die zweite Kontaktstruktur seitlich voneinander durch eine Dummy-Schicht beabstandet sind, die mindestens ein Polierbeständigkeitsmaterial umfasst.
Bei einer anderen Ausführungsform weist ein Halbleiterbauteil Folgendes auf: ein Halbleitersubstrat; mindestens einen ersten Feldeffekttransistor (FET), der in einem ersten Bereich des Halbleitersubstrats angeordnet ist; und einen Dünnfilmwiderstand, der in einem zweiten Bereich des Halbleitersubstrats angeordnet ist. Der Dünnfilmwiderstand weist Folgendes auf: einen Dünnfilm, der auf dem Halbleitersubstrat angeordnet ist; eine erste und eine zweite Kontaktstruktur, die auf jeweiligen Enden des Dünnfilms angeordnet sind; und eine Dummy-Schicht, die auf dem Dünnfilm und seitlich zwischen der ersten und der zweiten Kontaktstruktur angeordnet ist, wobei die Dummy-Schicht mindestens einen vertieften Bereich aufweist, der mindestens teilweise mit einem Polierwiderstandsmaterial gefüllt ist.
Bei noch einer anderen Ausführungsform weist ein Verfahren Folgendes auf: Bilden eines Metalldünnfilms in einem Widerstandsbereich auf einem Halbleitersubstrat; Bilden zweier Kontaktstrukturen auf jeweiligen Enden des Metalldünnfilms, wobei die zwei Kontaktstrukturen seitlich voneinander durch eine Dummy-Schicht beabstandet sind; Bilden eines vertieften Bereichs in der Dummy-Schicht, wobei der vertiefte Bereich seitlich von den zwei Kontaktstrukturen beabstandet ist; und Wiederfüllen des vertieften Bereichs mit einem Polierbeständigkeitsmaterial.

Claims

Eine Halbleitervorrichtung (200), die Folgendes umfasst: einen Metalldünnfilm (226), der auf einem Halbleitersubstrat (202) angeordnet ist; und eine erste und eine zweite Kontaktstruktur (262, 264), die auf dem Metalldünnfilm angeordnet sind, wobei die erste und die zweite Kontaktstruktur (262, 264) seitlich voneinander durch eine Dummy-Schicht, die mindestens ein Polierbeständigkeitsmaterial umfasst, beabstandet sind; wobei die Dummy Schicht und das Polierbeständigkeitsmaterial eine gemeinsame koplanare obere Oberfläche (275) haben.
Vorrichtung nach Anspruch 1, wobei das mindestens eine Polierbeständigkeitsmaterial aus einer Gruppe ausgewählt ist, die aus einem auf Metall basierendem Material, einem auf Oxid basierendem Material, einem auf Keramik basierendem Material und einer Kombination davon ausgewählt ist.
Vorrichtung nach Anspruch 1 oder 2, wobei das mindestens eine Polierbeständigkeitsmaterial weiter ein Sperrmaterial umfasst.
Vorrichtung nach Anspruch 3, wobei das Sperrmaterial aus einer Gruppe ausgewählt ist, die aus Folgendem besteht: Titan (Ti), Tantal (Ta), Titannitrid (TiN), Tantalnitrid (TaN) und eine Kombination davon.
Vorrichtung nach einem der vorstehenden Ansprüche, wobei der Metalldünnfilm (226) und die erste und die zweite Kontaktstruktur (262, 264) einen Dünnfilmwiderstand bilden.
Vorrichtung nach einem der vorstehenden Ansprüche, wobei die Dummy-Schicht aus einem Polysiliziummaterial gebildet ist.
Vorrichtung nach einem der vorstehenden Ansprüche, wobei das mindestens eine Polierbeständigkeitsmaterial seitlich von der ersten und der zweiten Kontaktstruktur (262, 264) jeweils durch einen Teil der Dummy-Schicht beabstandet ist.
Vorrichtung nach einem der vorstehenden Ansprüche, wobei das mindestens eine Polierbeständigkeitsmaterial einen Teil des Metalldünnfilms (226) direkt kontaktiert.
Halbleitervorrichtung, die Folgendes umfasst: ein Halbleitersubstrat (202); mindestens einen ersten Feldeffekttransistor, FET, der in einem ersten Bereich (211) des Halbleitersubstrats angeordnet ist; und einen Dünnfilmwiderstand, der in einem zweiten Bereich (213) des Halbleitersubstrats angeordnet ist, wobei der Dünnfilmwiderstand Folgendes umfasst: einen Dünnfilm (226), der auf dem Halbleitersubstrat angeordnet ist; eine erste und eine zweite Kontaktstruktur (262, 264), die auf jeweiligen Enden des Dünnfilms angeordnet sind; und eine Dummy-Schicht die auf dem Dünnfilm und seitlich zwischen der ersten und zweiten Kontaktstruktur (262, 264) angeordnet ist, wobei die Dummy-Schicht mindestens einen vertieften Bereich (268) aufweist, der mindestens teilweise mit einem Polierbeständigkeitsmaterial gefüllt ist; und wobei unter jeder der ersten und zweiten Kontaktstruktur (262, 264) jeweils ein Isolationsmerkmal (207, 209) angeordnet ist.
Vorrichtung nach Anspruch 9, wobei das Polierbeständigkeitsmaterial mindestens eines der Folgenden umfasst: ein auf metallbasierendes Material, ein auf Oxid basierendes Material, ein auf Keramik basierendes Material und eine Kombination davon.
Vorrichtung nach Anspruch 9 oder 10, wobei der Dünnfilm (226) aus einem Metallmaterial gebildet ist, das aus einer Gruppe ausgewählt ist, die aus Folgendem besteht: Titan (Ti), Tantal (Ta), Titannitrid (TiN), Tantalnitrid (TaN), Wolfram (W), Wolframnitrid (WN) und eine Kombination davon.
Vorrichtung nach einem der vorstehenden Ansprüche 9 bis 11, wobei die Dummy-Schicht aus einem Polysiliziummaterial gebildet ist.
Vorrichtung nach einem der vorstehenden Ansprüche 9 bis 12, wobei der erste und der zweite Bereich (211, 213) seitlich voneinander durch ein Isolationsmerkmal beabstandet sind.
Vorrichtung nach einem der vorstehenden Ansprüche 9 bis 13, die weiter Folgendes umfasst: mindestens einen zweiten FET, der in dem ersten Bereich (211) des Halbleitersubstrats (202) angeordnet ist, wobei der erste und der zweite FET jeweils ein jeweiliges Metall-Gate (260, 272) aufweisen.
Vorrichtung nach Anspruch 14, wobei das Metall-Gate (260) des ersten FET eine Metallschicht mit einer Austrittsarbeit aufweist, die größer ist als 5,2 eV, und das Metall-Gate (272) des zweiten FET eine Metallschicht mit einer Austrittsarbeit aufweist, die kleiner ist als 4,2 eV.
Vorrichtung nach Anspruch 15, wobei der vertiefte Bereich (268) des Dünnfilmwiderstandsmindestens teilweise mit dem Polierbeständigkeitsmaterial gefüllt ist; und das Polierbeständigkeitsmaterial und das Metall-Gate (272) des ersten FET aus einer Schicht hergestellt sind.
Vorrichtung nach Anspruch 15 oder 16, wobei die erste und die zweite Kontaktstruktur (262, 264) des Dünnfilmwiderstands und das Metall-Gate (272) des zweiten FET aus einer Schicht gebildet sind.
Verfahren, das Folgendes umfasst: Bilden eines Metalldünnfilms (226) in einem Widerstandsbereich auf einem Halbleitersubstrat (202); Bilden zweier Kontaktstrukturen (262, 264) auf jeweiligen Enden des Metalldünnfilms, wobei die zwei Kontaktstrukturen seitlich voneinander durch eine Dummy-Schicht getrennt sind; Bilden eines vertieften Bereichs (268) in der Dummy-Schicht, wobei der vertiefte Bereich seitlich von den zwei Kontaktstrukturen (262, 264) beabstandet ist; und Füllen des vertieften Bereichs (268) mit einem Polierbeständigkeitsmaterial; wobei das Bilden zweier Kontaktstrukturen (262, 264) auf jeweiligen Enden des Metalldünnfilms (226) das gleichzeitige Bilden eines p-Typ-Metall-Gates für einen ersten p-Typ Feldeffekttransistor, FET, in einem Transistorbereich (211) auf dem Halbleitersubstrat (202) umfasst; und wobei das Füllen des vertieften Bereichs (268) mit einem Polierbeständigkeitsmaterial das gleichzeitige Bilden eines n-Typ-Metall-Gates für einen ersten n-Typ-FET in einem Transistorbereich (211) auf dem Halbleitersubstrat (202) umfasst; und wobei sich tiefer als die FETs und zwischen den FETs eine einzige Isolationsstruktur (205) erstreckt.