DE112018002948T5 - Bilden von selbstausgerichteten Kontakten - Google Patents

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Abstract

Es werden Techniken zum Bilden von selbstausgerichteten Kontakten durch Bilden von Gate-Seitenwand-Abstandshaltern und Gates vor einem Bilden der Kontakte bereitgestellt, wobei bei einem Aspekt ein Verfahren zum Bilden von selbstausgerichteten Kontakten die Schritte beinhaltet: Bilden von mehreren Gate-Seitenwand-Abstandshaltern auf einem Substrat; Einbetten der Gate-Seitenwand-Abstandshalter in einem Dielektrikum; Bilden von Gate-Gräben durch selektives Entfernen des Dielektrikums aus Bereichen zwischen den Gate-Seitenwand-Abstandshaltern, in denen Gates gebildet werden; Bilden der Gates in den Gate-Gräben; Bilden von Kontaktgräben durch selektives Entfernen des Dielektrikums aus Bereichen zwischen den Gate-Seitenwand-Abstandshaltern, in denen die selbstausgerichteten Kontakte gebildet werden; sowie Bilden der selbstausgerichteten Kontakte in den Kontaktgräben. Außerdem wird eine Struktur einer Einheit bereitgestellt, die selbstausgerichtete Kontakte aufweist.

Description

  • GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung bezieht sich auf Techniken zum Bilden von selbstausgerichteten Kontakten und spezieller auf eine Bildung von selbstausgerichteten Kontakten durch Bilden von Gate-Seitenwand-Abstandshaltern (z.B. unter Verwendung einer Seitenwand-Bild-Transfer(SIT)-Technologie) und von Gates, bevor die Kontakte gebildet werden.
  • HINTERGRUND DER ERFINDUNG
  • Ein Vorteil eines Ersetzungs-Metall-Gate(oder RMG)-Prozesses besteht darin, dass der Gate-Stapel vor potentiell schädigenden Bedingungen geschützt wird, da er am Ende des Prozesses angeordnet wird. Bei einem RMG dient ein Opfer- oder Dummy-Gate zum Beispiel als ein Platzhalter, z.B. für eine Anordnung der Source- und Drain-Bereiche etc. Bei herkömmlichen RMG-Prozessabläufen wird dann ein Dielektrikum um das Dummy-Gate herum abgeschieden, das ermöglicht, dass das Dummy-Gate durch einen (Ersetzungs-) Metall-Gate-Stapel ersetzt wird. Dann können Source- und Drain-Kontakte zwischen den Metall-Gate-Stapeln gebildet werden.
  • Eine Technologie für skalierte Einheiten bringt jedoch Merkmalsabmessungen mit sich, die kleiner als jene sind, die unter Verwendung einer direkten Strukturierungs-Technologie in angemessener Weise erreicht werden können. Ein Abstand von Gate zu Gate wird zum Beispiel so gering, dass ein Anordnen von Kontakten zwischen den Metall-Gate-Stapeln eine außerordentliche Herausforderung darstellt. Ein Verkleinern der Abmessung der Kontakte ist nicht immer eine durchführbare Option, da dadurch eine Erhöhung des Kontaktwiderstands resultiert.
  • Daher ist eine skalierbare Prozesstechnologie zur Bildung von selbstausgerichteten Kontakten wünschenswert.
  • KURZDARSTELLUNG DER ERFINDUNG
  • Bei einem Aspekt der vorliegenden Erfindung wird ein Verfahren zum Bilden von selbstausgerichteten Kontakten bereitgestellt. Das Verfahren beinhaltet die Schritte: Bilden von mehreren Gate-Seitenwand-Abstandshaltern auf einem Substrat; Einbetten der Gate-Seitenwand-Abstandshalter in einem Dielektrikum; Bilden von Gate-Gräben durch selektives Entfernen des Dielektrikums aus Bereichen zwischen den Gate-Seitenwand-Abstandshaltern, in denen Gates gebildet werden; Bilden der Gates in den Gate-Gräben; Bilden von Kontaktgräben durch selektives Entfernen des Dielektrikums aus Bereichen zwischen den Gate-Seitenwand-Abstandshaltern, in denen die selbstausgerichteten Kontakte gebildet werden; sowie Bilden der selbstausgerichteten Kontakte in den Kontaktgräben. Ausführungsformen der vorliegenden Erfindung stellen somit Techniken zum Bilden von selbstausgerichteten Kontakten bereit, indem Gate-Seitenwand-Abstandshalter und Gates vor einer Bildung der Kontakte gebildet werden.
  • Bei einem weiteren Aspekt der Erfindung wird eine Struktur einer Einheit bereitgestellt. Die Struktur einer Einheit beinhaltet: mehrere Gate-Seitenwand-Abstandshalter auf einem Substrat; sowie Gates und zu den Gates selbstausgerichtete Kontakte in Bereichen zwischen den Gate-Seitenwand-Abstandshaltern, wobei jedes der Gates ein Metall-Gate aufweist und wobei jeder der Kontakte ein Graben-Silicid aufweist.
  • Ein umfassenderes Verständnis der vorliegenden Erfindung ebenso wie weitere Merkmale und Vorteile der vorliegenden Erfindung werden durch Bezugnahme auf die folgende detaillierte Beschreibung und die Zeichnungen erhalten.
  • Figurenliste
  • Im Folgenden werden Ausführungsformen der vorliegenden Erfindung lediglich beispielhaft unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, in denen:
    • 1 eine Querschnittsdarstellung ist, die eine Ausgangsbasis für die Bildung von selbstausgerichteten Kontakten gemäß einer Ausführungsform der vorliegenden Erfindung zeigt, die ein Substrat, eine Schicht aus einem Abstandshaltermaterial auf dem Substrat sowie zusammengesetzte Abstandshalter/Mandrel-Seitenwand-Bild-Transfer(STI)-Strukturen auf der Schicht aus einem Abstandshaltermaterial beinhaltet;
    • 2 eine Querschnittsdarstellung ist, welche die Mandrels gemäß einer Ausführungsform der vorliegenden Erfindung zeigt, die selektiv in Bezug auf die zusammengesetzten SIT-Abstandshalter entfernt wurden;
    • 3 eine Querschnittsdarstellung ist, welche die zusammengesetzten SIT-Abstandshalter gemäß einer Ausführungsform der vorliegenden Erfindung zeigt, die als eine Maske für eine Strukturierung der Schicht aus einem Abstandshaltermaterial verwendet wurden;
    • 4 eine Querschnittsdarstellung ist, welche die zweiten Abstandshalter gemäß einer Ausführungsform der Erfindung zeigt, die selektiv in Bezug die ersten Abstandshalter entfernt wurden;
    • 5 eine Querschnittsdarstellung ist, welche die ersten Abstandshalter gemäß einer Ausführungsform der vorliegenden Erfindung zeigt, die dazu verwendet wurden, die Schicht aus einem Abstandshaltermaterial zu einer Mehrzahl von Gate-Seitenwand-Abstandshaltern weiter zu reduzieren;
    • 6 eine Querschnittsdarstellung ist, welche die Gate-Seitenwand-Abstandshalter gemäß einer Ausführungsform der vorliegenden Erfindung zeigt, die in ein Dielektrikum eingebettet wurden;
    • 7 eine Querschnittsdarstellung ist, die eine Maske gemäß einer Ausführungsform der vorliegenden Erfindung zeigt, die über Bereichen zwischen den Gate-Seitenwand-Abstandshaltern, in denen selbstausgerichtete Kontakte gebildet werden, bzw. diese bedeckend gebildet wurde;
    • 8 eine Querschnittsdarstellung ist, welche die Maske gemäß einer Ausführungsform der vorliegenden Erfindung zeigt, die verwendet wurde, um eine selektive Entfernung des Dielektrikums aus den Bereichen zwischen den Gate-Seitenwand-Abstandshaltern zu ermöglichen, in denen ein Ersetzungs-Metall-Gate (RMG) gebildet wird, so dass Gate-Gräben zwischen den Gate-Seitenwand-Abstandshaltern resultieren;
    • 9 eine Querschnittsansicht ist, die Gate-Stapel-Materialien gemäß einer Ausführungsform der vorliegenden Erfindung zeigt, die in den Gate-Gräben abgeschieden wurden und diese auffüllen;
    • 10 eine Querschnittsdarstellung ist, die das Gate-Stapel-Material gemäß einer Ausführungsform der vorliegenden Erfindung zeigt, das poliert wurde, um einzelne Gate-Stapel in den Gate-Gräben zu bilden;
    • 11 eine Querschnittsdarstellung ist, die eine Maske gemäß einer Ausführungsform der Erfindung zeigt, die so gebildet wurde, dass sie selektiv alle außer dem einen oder mehreren der Gate-Stapel bedeckt, die zu entfernen sind;
    • 12 eine Querschnittsdarstellung ist, die einen Ätzprozess durch die Maske gemäß einer Ausführungsform der vorliegenden Erfindung hindurch zeigt, der durchgeführt wurde, um den bzw. die freiliegenden Stapel zu entfernen;
    • 13 eine Querschnittsdarstellung ist, welche den Bereich bzw. die Bereiche zwischen den Gate-Seitenwand-Abstandshaltern gemäß einer Ausführungsform der vorliegenden Erfindung zeigt, aus dem bzw. denen ein Gate-Stapel entfernt wurde, in den ein Isolator eingebracht wurde;
    • 14 eine Querschnittsdarstellung ist, die das Dielektrikum gemäß einer Ausführungsform der vorliegenden Erfindung zeigt, das selektiv in Bezug die Metall-Gate-Stapel entfernt wurde, so dass eine Mehrzahl von Kontaktgräben zwischen den Gate-Stapeln gebildet wurde;
    • 15 eine Querschnittsdarstellung ist, die Kontakte gemäß einer Ausführungsform der vorliegenden Erfindung zeigt, die in den Kontaktgräben gebildet wurden; und
    • 16 eine Querschnittsdarstellung ist, die nebeneinander Beispiele gemäß einer Ausführungsform der vorliegenden Erfindung für einen zusammengesetzten Abstandshalter und einen einzelnen Abstandshalter zeigt.
  • DETAILLIERTE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN
  • Hier werden Techniken zur Bildung selbstausgerichteter Kontakte unter Verwendung eines neuartigen Ersetzungs-Metall-Gate(oder RMG)-Prozessablaufs bereitgestellt, der die Seitenwand-Bild-Transfer(SIT)-Technologie wirksam einsetzt, bei der zuerst Gate-Seitenwand-Abstandshalter gebildet werden, gefolgt von einer RMG-Bildung und zuletzt einer Kontaktmetallisierung. Vorteilhafterweise erlaubt der SIT die Strukturierung von sublithographischen Merkmalen (d.h. Merkmalen, die kleiner als jene sind, die unter Verwendung einer direkten Strukturierungs-Technologie erzielt werden können). SIT geht im Allgemeinen mit einer Bildung eines Mandrel (von Mandrels), einer Bildung von Abstandshaltern auf gegenüberliegenden Seiten des Mandrel und einer anschließenden Entfernung des Mandrel selektiv in Bezug auf die Abstandshalter einher. Die Abstandshalter werden dann dazu verwendet, das darunterliegende Substrat zu strukturieren. Es ist anzumerken, dass für jeden strukturierten Mandrel zumindest zwei Abstandshalter vorhanden sind. Somit wird der SIT häufig als eine Abstand-Verdopplungs-Technik betrachtet.
  • Im Folgenden wird eine exemplarische Ausführungsform der vorliegenden Techniken unter Bezugnahme auf die 1 bis 15 beschrieben. Wie in 1 gezeigt, beginnt der Prozess mit einem Substrat 102, auf dem die Bildung von Metall-Gate-Stapeln und zu den Metall-Gate-Stapeln selbstausgerichteten Kontakten gewünscht ist. Der hauptsächliche Fokus der vorliegenden Techniken liegt nicht auf der speziellen Konfiguration des Substrats 102, es ist jedoch vorstellbar, dass es sich bei dem Substrat um ein Halbleitersubstrat handelt, wie beispielsweise einen Bulk-Silicium(Si)-Wafer oder einen Silicium-auf-Isolator(SOI)-Wafer, das (unter Verwendung üblicher Prozesse) so hergestellt wird, dass es einen aktiven Bereich (aktive Bereiche) beinhaltet, der (die) ein planares oder nicht planares Kanalmaterial (z.B. ein Fin-Kanalmaterial), über dem ein Metall-Gate-Stapel zu bilden ist, sowie einen Source- und Drain-Bereich enthält (enthalten), an dem die (vorliegenden selbstausgerichteten) Kontakte zu bilden sind.
  • Wie vorstehend angegeben, geht die erste Phase des Prozesses mit einem ersten Bilden einer Mehrzahl von Gate-Seitenwand-Abstandshaltern einher. Auf diese Abstandshalter wird hier auch als ein „Meer von Abstandshaltern“ Bezug genommen. Die Gate-Seitenwand-Abstandshalter können in einer Anzahl unterschiedlicher Weisen gebildet werden, einschließlich über einen üblichen direkten Strukturierungsprozess. Gemäß einer exemplarischen Ausführungsform werden die Gate-Seitenwand-Abstandshalter jedoch unter Verwendung des SIT gebildet. Des Weiteren werden die Abstandshalter bei dieser exemplarischen Ausführungsform aus einem geeigneten Abstandshaltermaterial gebildet, wie beispielsweise Siliciumnitrid (SiN), Siliciumkohlenstoffnitrid (SiCN), Siliciumborkohlenstoffnitrid (SiBCN), Siliciumsauerstoffkohlenstoffnitrid (SiOCN) sowie Kombinationen derselben. Außerdem wird bei diesem Beispiel eine Konfiguration mit einem zusammengesetzten SIT-Abstandshalter verwendet. Wie im Folgenden im Detail beschrieben wird, verhindert ein SIT bei zusammengesetzten Abstandshaltern ein Abrunden an den oberen Kanten der Abstandshalter. Ein Abrunden an den oberen Kanten der Abstandshalter verursacht eine starke Breitenvariation in der Struktur der Einheit. Im Vergleich ermöglicht eine Verwendung von zusammengesetzten Abstandshaltern, dass Abstandshalter mit rechtwinkligen Schultern gebildet werden.
  • So wird eine Schicht 104 aus einem Abstandshaltermaterial auf dem Substrat 102 gebildet, wie in 1 gezeigt. Wie vorstehend angegeben, beinhaltet ein geeignetes Abstandshaltermaterial SiN, SiCN, SiBCN und/oder SiOCN, ist jedoch nicht auf diese beschränkt. Dann wird eine zusammengesetzte Abstandshalter-SIT-Struktur auf der Schicht 104 aus einem Abstandshaltermaterial gebildet. Wie in 1 gezeigt, beinhaltet die zusammengesetzte Abstandshalter-SIT-Struktur eine Mehrzahl von Mandrels 106, erste Abstandshalter 108 auf entgegengesetzten Seiten der Mandrels 106 sowie zweite Abstandshalter 110 auf einer zu den Mandrels 106 entgegengesetzten Seite der ersten Abstandshalter 108.
  • Die Mandrels 106 können auf der Schicht 104 aus einem Abstandshaltermaterial gebildet werden, indem zuerst ein geeignetes Mandrel-Material deckend auf der Schicht aus einem Abstandshaltermaterial abgeschieden wird und dann das Mandrel-Material zu einzelnen Mandrels strukturiert wird. Geeignete Mandrel-Materialien beinhalten amorphes Silicium (Si) und amorphen Kohlenstoff, sind jedoch nicht auf diese beschränkt. Amorphe Si-Schichten können zum Beispiel unter Verwendung eines physikalischen oder chemischen Gasphasenabscheidungsprozesses abgeschieden werden. Amorphe Kohlenstoffschichten können zum Beispiel unter Verwendung von Magnetron-Sputtern abgeschieden werden. Zur Strukturierung der Mandrels 106 können übliche Lithographie- und Ätztechniken eingesetzt werden. Wie auf dem Fachgebiet bekannt ist, kann eine (nicht gezeigte) strukturierte Hartmaske (z.B. aus Siliciumnitrid (SiN)) auf dem Mandrel-Material gebildet werden, welche die Basisfläche und den Ort der Mandrels 106 maskiert. Anschließend kann ein Ätzen durch die strukturierte Hartmaske hindurch durchgeführt werden, um das Material in den einzelnen Mandrels 106 zu strukturieren. Geeignete Ätzprozesse beinhalten einen anisotropen Ätzprozess, wie beispielsweise reaktives lonenätzen (RIE), sind jedoch nicht auf diesen beschränkt. Im Anschluss an den Ätzprozess können jegliche verbliebenen Bereiche der Mandrel-Hartmaske entfernt werden.
  • Wie nachstehend beschrieben, werden die Mandrels 106 selektiv in Bezug auf die ersten und die zweiten Abstandshalter 108 und 110 entfernt, und die zweiten Abstandshalter 110 werden dann selektiv in Bezug auf die ersten Abstandshalter entfernt. Somit werden die Mandrels 106, die ersten Abstandshalter 108 und die zweiten Abstandshalter 110 sämtlich bevorzugt aus unterschiedlichen Materialien gebildet, um eine selektive Entfernung zu ermöglichen. Gemäß einer exemplarischen Ausführungsform werden die ersten Abstandshalter 108 aus Siliciumdioxid (SiO2) gebildet, und die zweiten Abstandshalter 110 werden aus einem Nitrid gebildet (wie beispielsweise SiN) oder umgekehrt. Eine Entfernung des einen Abstandshalters selektiv in Bezug auf den anderen kann dann leicht unter Verwendung eines in Bezug auf ein Oxid oder ein Nitrid selektiven Ätzprozesses erreicht werden.
  • Die ersten Abstandshalter 108 können durch Abscheiden des jeweiligen Abstandshaltermaterials und anschließendes Verwenden von üblichen Lithographie- und Ätztechniken gebildet werden, um die einzelnen Abstandshalter 108 auf entgegengesetzten Seiten der Mandrels 106 zu bilden. Der gleiche Prozess kann dann zur Bildung der zweiten Abstandshalter 110 auf zu den Mandrels 106 entgegengesetzten Seiten der ersten Abstandshalter 108 verwendet werden. Das Resultat ist die zusammengesetzte Abstandshalter-Konfiguration, die in 1 gezeigt ist.
  • Als nächstes werden die Mandrels 106 selektiv in Bezug auf die zusammengesetzten Abstandshalter (die ersten/die zweiten Abstandshalter 108/110) entfernt, wie in 2 gezeigt. Gemäß einer exemplarischen Ausführungsform werden die Mandrels 106 unter Verwendung eines isotropen Ätzprozesses entfernt, wie beispielsweise eines selektiven Nassätzprozesses. Nach der Entfernung des Mandrel verbleibt ein zusammengesetzter SIT-Abstandshalter über der Schicht 104 aus einem Abstandshaltermaterial. Es ist anzumerken, dass die Verwendung eines zusammengesetzten SIT-Abstandshalters lediglich ein Beispiel ist und hier Ausführungsformen antizipiert werden, bei denen eine SIT-Strukturierung mit einer üblicheren Konfiguration aus einzelnem Abstandshalter/Mandrel eingesetzt wird.
  • Die zusammengesetzten SIT-Abstandshalter (d.h. die ersten Abstandshalter 108/die zweiten Abstandshalter 110) werden dann als eine Maske verwendet, um die Schicht 104 aus einem Abstandshaltermaterial zu strukturieren. Siehe 3. Gemäß einer exemplarischen Ausführungsform wird die Schicht aus einem Abstandshaltermaterial unter Verwendung eines anisotropen Ätzprozesses strukturiert, der auf dem Substrat 102 stoppt. Wie vorstehend angegeben, verhindert ein zusammengesetzter Abstandshalter eine Abrundung an den oberen Kanten des Abstandshalters, so dass dadurch eine Bildung von Abstandshaltern mit rechtwinkligen Schultern ermöglicht wird.
  • Die zweiten Abstandshalter 110 werden dann selektiv in Bezug auf die ersten Abstandshalter 108 entfernt. Siehe 4. Wie vorstehend angegeben, werden die ersten und die zweiten Abstandshalter bevorzugt aus unterschiedlichen Materialien gebildet, wie beispielsweise einem Oxid im Vergleich zu einem Nitrid oder umgekehrt. In diesem Fall kann ein in Bezug auf ein Oxid oder ein Nitrid selektiver Ätzprozess verwendet werden, um die zweiten Abstandshalter 110 gegenüber den ersten Abstandshaltern 108 zu entfernen. Ein Entfernen der zweiten Abstandshalter 110 ermöglicht die Durchführung eines zweiten Ätzvorgangs in Bezug auf die Schicht 104 aus einem Abstandshaltermaterial, so dass die Dicke der Abstandshalter weiter verringert wird.
  • Wie in 5 gezeigt, werden die ersten Abstandshalter 108 dann dazu verwendet, die Schicht 104 aus einem Abstandshaltermaterial zu einer Mehrzahl (d.h. einem Meer von) Gate-Seitenwand-Abstandshaltern weiter zu reduzieren. Den aus der Schicht 104 aus einem Abstandshaltermaterial gebildeten Gate-Seitenwand-Abstandshaltern wird nunmehr das Bezugszeichen 104a zugewiesen.
  • Nachdem nun die Gate-Seitenwand-Abstandshalter gebildet wurden, besteht die nächste Phase des Prozesses darin, das RMG zu bilden. Um dies durchzuführen, werden die Gate-Seitenwand-Abstandshalter in ein Dielektrikum 602 eingebettet (siehe 6), und anschließend wird das Dielektrikum 602 selektiv aus Bereichen zwischen den Gate-Seitenwand-Abstandshaltern 104a entfernt, in denen das RMG gebildet wird (siehe die nachstehend beschriebenen 7 und 8). Geeignete Dielektrika beinhalten SiO2, sind jedoch nicht auf dieses beschränkt. Wie in 6 gezeigt, kann das Dielektrikum nach der Abscheidung planarisiert werden (z.B. unter Verwendung eines Prozesses, wie beispielsweise eines chemisch-mechanischen Polierprozesses oder CMP, wobei die ersten Abstandshalter 108 als ein Ätzstopp wirken).
  • Um eine selektive Entfernung des Dielektrikums 602 aus Bereichen zwischen den Gate-Seitenwand-Abstandshaltern 104a zu ermöglichen, in denen das RMG gebildet wird, wird eine Maske 702 über Bereichen zwischen den Gate-Seitenwand-Abstandshaltern 104a, in denen selbstausgerichtete Kontakte gebildet werden, bzw. diese bedeckend gebildet. Siehe 7. Gemäß einer exemplarischen Ausführungsform handelt es sich bei der Maske 702 um eine Nitrid-Hartmaske (z.B. eine SiN-Hartmaske). Der Anschaulichkeit halber werden im Folgenden in den Figuren die Bezeichnungen SAC (für einen selbstausgerichteten Kontakt) und Gate verwendet, um die Bereiche zwischen den Gate-Seitenwand-Abstandshaltern 104a darzustellen, in denen die selbstausgerichteten Kontakte beziehungsweise Gates gebildet werden.
  • Die Maske 702 wird dann verwendet, um eine selektive Entfernung des Dielektrikums 602 aus den Bereichen zwischen den Gate-Seitenwand-Abstandshaltern 104a zu ermöglichen, in denen das RMG gebildet wird. Siehe 8. Die Maske 702 schützt das Dielektrikum 602, das in den Bereichen zwischen den Gate-Seitenwand-Abstandshaltern 104a vorhanden ist, in denen die selbstausgerichteten Kontakte gebildet werden. Wenn es sich bei dem Dielektrikum 602 lediglich beispielhaft um SiO2 handelt, kann das Dielektrikum 602 unter Verwendung eines in Bezug auf ein Oxid selektiven Ätzprozesses, der auf dem Substrat 102 stoppt, von den RMG-Bereichen entfernt werden. Mittels dieses Prozesses werden zwischen den Gate-Seitenwand-Abstandshaltern 104a Gate-Gräben wirksam gebildet. Siehe 8.
  • Wie in den 9 und 10 gezeigt, werden dann die RMGs in den Gate-Gräben gebildet. Und zwar werden, wie in 9 gezeigt, Gate-Stapel-Materialien 902 in den Gate-Gräben abgeschieden und füllen diese auf. Die Gate-Stapel-Materialien können lediglich beispielhaft ein Gate-Dielektrikum und eine Kombination von Austrittsarbeits- und Füllmaterial-Metallschichten beinhalten. Zum Beispiel kann das Gate-Dielektrikum in dem Gate-Graben abgeschieden werden, gefolgt von dem die Austrittsarbeit einstellenden Metall (auf dem Gate-Dielektrikum) und dann dem Füllmaterial-Metall (auf dem die Austrittsarbeit einstellenden Metall). Geeignete Gate-Dielektrika für ein Metall-Gate beinhalten Materialien mit einem hohen κ, wie beispielsweise Hafniumoxid (HfO2) und Lanthanoxid (La2O3), sind jedoch nicht auf diese beschränkt. Der Begriff „mit einem hohen κ“, wie hierin verwendet, bezieht sich auf ein Material mit einer relativen Dielektrizitätskonstanten κ, die viel höher als jene von Siliciumdioxid ist (z.B. einer Dielektrizitätskonstanten κ = 25 für Hafniumoxid anstatt 4 für Siliciumdioxid). Geeignete, die Austrittsarbeit einstellende Metalle beinhalten die Austrittsarbeit einstellende Metalle vom n-Typ, wie beispielsweise Titannitrid (TiN) und Tantalnitrid (TaN), sowie die Austrittsarbeit einstellende Metalle vom p-Typ, wie beispielsweise Wolfram (W), sind jedoch nicht auf diese beschränkt. Geeignete Füllmaterial-Metalle beinhalten Aluminium (AI), sind jedoch nicht auf dieses beschränkt. Die Gate-Stapel-Materialien sind in den Figuren allgemein durch die Schicht 902 dargestellt.
  • Wie in 10 gezeigt, kann das Gate-Stapel-Material 902 unter Verwendung eines chemischen und/oder mechanischen Polierprozesses (wie beispielweise CMP) poliert werden. Das Resultat sind einzelne Gate-Stapel 1002, die in den Gate-Gräben gebildet wurden.
  • Die selbstausgerichteten Kontakte werden in den Bereichen zwischen den Gate-Seitenwand-Abstandshaltern 104a auf entgegengesetzten Seiten von jedem der Gate-Stapel 1002 gebildet. Jedes Paar der selbstausgerichteten Kontakte ist mit dem speziellen Gate-Stapel 1002 verknüpft, der sich zwischen diesem Paar von Kontakten befindet. Es wird zum Beispiel die Situation betrachtet, in der die selbstausgerichteten Kontakte zu Source- und Drain-Bereichen auf entgegengesetzten Seiten von jedem der Gate-Stapel 1002 gebildet werden. In diesem Fall entspricht die Kombination aus selbstausgerichtetem Kontakt/Gate-Stapel/selbstausgerichtetem Kontakt in benachbarten Bereichen zwischen den Gate-Seitenwand-Abstandshaltern 104a einem üblichen Transistor. Um diese Konfiguration zu erzielen, wird jeder zweite Gate-Stapel 1002 selektiv entfernt. Siehe die 11 und 12.
  • Wie in 11 gezeigt, kann eine Entfernung von ausgewählten Gate-Stapeln 1002 erreicht werden, indem eine selektive Maske 1102 (z.B. eine SiN-Hartmaske) verwendet wird, die alle außer dem Gate-Stapel (den Gate-Stapeln) bedeckt, der (die) zu entfernen sind. Zur Bildung der Maske 1102 können übliche Lithographie- und Ätztechniken verwendet werden. Um den (die) freiliegenden Gate-Stapel zu entfernen, kann ein Ätzprozess durch die Maske 1102 hindurch durchgeführt werden. Siehe 12. Die spezielle verwendete Ätz-Chemie kann in Abhängigkeit von den Gate-Stapel-Materialien variieren, und es ist möglich, dass mehrere Ätzschritte notwendig sind, um das Gate-Metall (die Gate-Metalle), das Gate-Dielektrikum etc. vollständig zu entfernen.
  • In den Bereich (die Bereiche) zwischen den Gate-Seitenwand-Abstandshaltern 104a, aus dem (denen) der Gate-Stapel entfernt wurde, kann dann ein Isolator 1302 eingebracht werden, wie beispielsweise SiN. Siehe 13. Wie in 13 gezeigt, kann dann ein Polierprozess (z.B. unter Verwendung von CMP) durchgeführt werden, um die Maske 1102 und jeglichen überschüssigen Isolator 1302 zu entfernen.
  • Nachdem nun die Gate-Seitenwand-Abstandshalter gebildet wurden (erste Phase des Prozesses) und das RMG gebildet wurde (zweite Phase des Prozesses), wird nunmehr die dritte Phase des Prozesses ausgeführt, um die selbstausgerichteten Metallkontakte zu bilden. Siehe die 14 und 15. Wie vorstehend hervorgehoben, werden die Kontakte in den Bereichen zwischen den Gate-Seitenwand-Abstandshaltern 104a auf entgegengesetzten Seiten von jedem der Gate-Stapel 1002 gebildet. So werden die Kontakte zu den Gate-Stapeln 1002 selbstausgerichtet.
  • Um den Kontaktbildungsprozess zu beginnen, wird zunächst das Dielektrikum 602 selektiv in Bezug auf die Metall-Gate-Stapel 1002 entfernt. Siehe 14. Wenn es sich bei dem Dielektrikum 602 lediglich beispielhaft um ein Oxid handelt, wie beispielsweise SiO2, dann kann ein in Bezug auf ein Oxid selektiver Ätzprozess eingesetzt werden. Indem das Dielektrikum 602 entfernt wird, wird eine Mehrzahl von Kontaktgräben zwischen den Gate-Stapeln 1002 gebildet. Siehe 14. Dann werden Kontakte 1502 in den Kontaktgräben gebildet. Gemäß einer exemplarischen Ausführungsform werden die Kontakte 1502 in den Kontaktgräben aus einem Graben-Silicid gebildet. Lediglich beispielhaft wird ein Silicid-Metall oder werden Silicid-Metalle in den Kontaktgräben abgeschieden. Ein Silicid bildet sich immer dort, wo sich das Silicid-Metall in Kontakt mit Silicium befindet (z.B. in den Source- und Drain-Bereichen des Substrats 102). Geeignete Silicid-Metalle beinhalten Nickel (Ni) (das z.B. ein Nickelsilicid (NiSi) bildet), sind jedoch nicht auf dieses beschränkt. Ein Temperprozess (z.B. bei einer Temperatur von etwa 500 Grad Celsius (°C) bis etwa 800 °C und Bereichen dazwischen) wird dann dazu verwendet, das Silicid-Metall mit dem Substrat 102 zu reagieren, um ein Graben-Silicid (d.h. Kontakte 1502) in den Kontaktgräben zu bilden. Danach kann jegliches nicht reagierte Silicid-Metall entfernt werden.
  • Wie vorstehend angegeben, verhindert die Verwendung eines SIT bei zusammengesetzten Abstandshaltern eine Abrundung an den oberen Kanten der Abstandshalter, so dass dadurch die Bildung von Abstandshaltern mit rechtwinkligen Schultern ermöglicht wird. Dieses Konzept ist in 16 weitergehend dargestellt, die nebeneinander Beispiele zeigt, auf der linken Seite für einen zusammengesetzten Abstandshalter und auf der rechten Seite für einen einzelnen Abstandshalter. Im Fall des zusammengesetzten Abstandshalters erfährt nur der äußere Abstandshalter irgendeine Abrundung. Der innere Abstandshalter weist vorteilhafterweise eine rechtwinklige Schulter auf. Im Vergleich dazu liegt bei dem einzelnen Abstandshalter eine Abrundung an den oberen Kanten vor. Diese Abrundung in dem endgültigen Abstandshalter kann unerwünschterweise Breitenvariationen der Einheit verursachen.
  • Wenngleich hier illustrative Ausführungsformen der vorliegenden Erfindung beschrieben wurden, versteht es sich, dass die Erfindung nicht auf diese konkreten Ausführungsformen beschränkt ist und dass von einem Fachmann verschiedene weitere Änderungen und Modifikationen durchgeführt werden können, ohne von dem Umfang der Erfindung abzuweichen.

Claims (21)

  1. Verfahren zum Bilden von selbstausgerichteten Kontakten, wobei das Verfahren die Schritte aufweist: Bilden von mehreren Gate-Seitenwand-Abstandshaltern auf einem Substrat; Einbetten der Gate-Seitenwand-Abstandshalter in einem Dielektrikum; Bilden von Gate-Gräben durch selektives Entfernen des Dielektrikums aus Bereichen zwischen den Gate-Seitenwand-Abstandshaltern, in denen Gates gebildet werden; Bilden der Gates in den Gate-Gräben; Bilden von Kontaktgräben durch selektives Entfernen des Dielektrikums aus Bereichen zwischen den Gate-Seitenwand-Abstandshaltern, in denen die selbstausgerichteten Kontakte gebildet werden; und Bilden der selbstausgerichteten Kontakte in den Kontaktgräben.
  2. Verfahren nach Anspruch 1, das des Weiteren die Schritte aufweist: Bilden einer Schicht aus einem Abstandshaltermaterial auf dem Substrat; und Strukturieren der Schicht aus einem Abstandshaltermaterial, um die Gate-Seitenwand-Abstandshalter auf dem Substrat zu bilden.
  3. Verfahren nach Anspruch 2, wobei ein Seitenwand-Bild-Transfer (SIT) verwendet wird, um die Schicht aus einem Abstandshaltermaterial zur Bildung der Gate-Seitenwand-Abstandshalter auf dem Substrat zu strukturieren.
  4. Verfahren nach Anspruch 3, das des Weiteren die Schritte aufweist: Bilden von Mandrels auf der Schicht aus einem Abstandshaltermaterial; Bilden von zusammengesetzten SIT-Abstandshaltern auf entgegengesetzten Seiten der Mandrels, wobei die zusammengesetzten SIT-Abstandshalter i) erste Abstandshalter auf entgegengesetzten Seiten der Mandrels und ii) zweite Abstandshalter auf einer zu den Mandrels entgegengesetzten Seite der ersten Abstandshalter aufweisen.
  5. Verfahren nach Anspruch 4, das des Weiteren die Schritte aufweist: Entfernen der Mandrels selektiv in Bezug auf die zusammengesetzten Abstandshalter; Verwenden der zusammengesetzten Abstandshalter, um die Schicht aus einem Abstandshaltermaterial zu strukturieren; selektives Entfernen der zweiten Abstandshalter; und Verwenden der ersten Abstandshalter, um die Schicht aus einem Abstandshaltermaterial zu strukturieren.
  6. Verfahren nach Anspruch 1, das des Weiteren die Schritte aufweist: Bilden einer Maske, welche die Bereiche zwischen den Gate-Seitenwand-Abstandshaltern bedeckt, in denen die selbstausgerichteten Kontakte gebildet werden, bevor das Dielektrikum selektiv aus den Bereichen zwischen den Gate-Seitenwand-Abstandshaltern entfernt wird, in denen Gates gebildet werden.
  7. Verfahren nach Anspruch 1, wobei die Gates Ersetzungs-Metall-Gates aufweisen und wobei der Schritt, bei dem die Gates in den Gate-Gräben gebildet werden, die Schritte aufweist: Abscheiden eines Gate-Dielektrikums in den Gate-Gräben; Abscheiden eines die Austrittsarbeit einstellenden Metalls auf dem Gate-Dielektrikum; und Abscheiden eines Füllmaterial-Metalls auf dem die Austrittsarbeit einstellenden Metall.
  8. Verfahren nach Anspruch 7, wobei das Gate-Dielektrikum ein Material mit einem hohen κ aufweist, das aus der Gruppe ausgewählt ist, die besteht aus: Hafniumoxid und Lanthanoxid.
  9. Verfahren nach Anspruch 7, wobei das die Austrittsarbeit einstellende Metall aus der Gruppe ausgewählt ist, die besteht aus: Titannitrid, Tantalnitrid und Wolfram.
  10. Verfahren nach Anspruch 7, wobei das Füllmaterial-Metall Aluminium aufweist.
  11. Verfahren nach Anspruch 1, wobei der selbstausgerichtete Kontakt ein Graben-Silicid aufweist.
  12. Verfahren nach Anspruch 11, wobei das Graben-Silicid Nickelsilicid aufweist.
  13. Verfahren nach Anspruch 1, das des Weiteren den Schritt aufweist: selektives Entfernen von zumindest einem der Gates.
  14. Verfahren nach Anspruch 13, das des Weiteren den Schritt aufweist: selektives Entfernen von jedem zweiten der Gates.
  15. Verfahren nach Anspruch 13, das des Weiteren den Schritt aufweist: Maskieren von allen außer den Gates, die selektiv zu entfernen sind.
  16. Verfahren nach Anspruch 13, das des Weiteren den Schritt aufweist: Auffüllen der Gate-Gräben, aus denen zumindest eines der Gates selektiv entfernt wurde, mit einem Isolator.
  17. Verfahren nach Anspruch 16, wobei der Isolator ein Nitrid-Material aufweist.
  18. Struktur einer Einheit, die aufweist: mehrere Gate-Seitenwand-Abstandshalter auf einem Substrat; und Gates und Kontakte, die in Bezug auf die Gates selbstausgerichtet sind, in Bereichen zwischen den Gate-Seitenwand-Abstandshaltern, wobei jedes der Gates ein Metall-Gate aufweist und wobei jeder der Kontakte ein Graben-Silicid aufweist.
  19. Struktur einer Einheit nach Anspruch 18, wobei zumindest einer der Bereiche zwischen den Gate-Seitenwand-Abstandshaltern einen Isolator aufweist.
  20. Struktur einer Einheit nach Anspruch 18, wobei das Metall-Gate aufweist: ein Gate-Dielektrikum; ein die Austrittsarbeit einstellendes Metall auf dem Gate-Dielektrikum; und ein Füllmaterial-Metall auf dem die Austrittsarbeit einstellenden Metall.
  21. Struktur einer Einheit nach Anspruch 18, wobei die Gate-Seitenwand-Abstandshalter ein Material aufweisen, das aus der Gruppe ausgewählt ist, die besteht aus: Siliciumnitrid, Siliciumkohlenstoffnitrid, Siliciumborkohlenstoffnitrid, Siliciumsauerstoffkohlenstoffnitrid sowie Kombinationen derselben.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111524795B (zh) * 2019-02-03 2024-02-27 中芯国际集成电路制造(上海)有限公司 自对准双重图形化方法及其形成的半导体结构

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100350056B1 (ko) * 2000-03-09 2002-08-24 삼성전자 주식회사 다마신 게이트 공정에서 자기정렬콘택패드 형성 방법
JP2001267561A (ja) 2000-03-21 2001-09-28 Sony Corp 半導体装置の製造方法及び半導体装置
US6306714B1 (en) 2000-11-16 2001-10-23 Chartered Semiconductor Manufacturing Inc. Method to form an elevated S/D CMOS device by contacting S/D through the contact of oxide
JP3669919B2 (ja) 2000-12-04 2005-07-13 シャープ株式会社 半導体装置の製造方法
JP2004152790A (ja) * 2002-10-28 2004-05-27 Toshiba Corp 半導体装置、及び、半導体装置の製造方法
JP4661086B2 (ja) * 2004-05-24 2011-03-30 パナソニック株式会社 不揮発性記憶装置および不揮発性メモリの消去方法と書込み方法
US7598142B2 (en) * 2007-03-15 2009-10-06 Pushkar Ranade CMOS device with dual-epi channels and self-aligned contacts
JP2009130035A (ja) 2007-11-21 2009-06-11 Toshiba Corp 半導体装置の製造方法
US8436404B2 (en) * 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts
US20120119302A1 (en) 2010-11-11 2012-05-17 International Business Machines Corporation Trench Silicide Contact With Low Interface Resistance
US8440533B2 (en) 2011-03-04 2013-05-14 Globalfoundries Singapore Pte. Ltd. Self-aligned contact for replacement metal gate and silicide last processes
US8637359B2 (en) 2011-06-10 2014-01-28 International Business Machines Corporation Fin-last replacement metal gate FinFET process
US8716124B2 (en) 2011-11-14 2014-05-06 Advanced Micro Devices Trench silicide and gate open with local interconnect with replacement gate process
US20130187236A1 (en) 2012-01-20 2013-07-25 Globalfoundries Inc. Methods of Forming Replacement Gate Structures for Semiconductor Devices
US9059096B2 (en) 2012-01-23 2015-06-16 International Business Machines Corporation Method to form silicide contact in trenches
US9177820B2 (en) 2012-10-24 2015-11-03 Globalfoundries U.S. 2 Llc Sub-lithographic semiconductor structures with non-constant pitch
US8975712B2 (en) 2013-05-14 2015-03-10 Globalfoundries Inc. Densely packed standard cells for integrated circuit products, and methods of making same
US9515163B2 (en) 2013-09-09 2016-12-06 Globalfoundries Inc. Methods of forming FinFET semiconductor devices with self-aligned contact elements using a replacement gate process and the resulting devices
US9722043B2 (en) * 2015-06-15 2017-08-01 International Business Machines Corporation Self-aligned trench silicide process for preventing gate contact to silicide shorts
US9484264B1 (en) * 2015-07-29 2016-11-01 International Business Machines Corporation Field effect transistor contacts
US9530890B1 (en) 2015-11-02 2016-12-27 International Business Machines Corporation Parasitic capacitance reduction
US9520482B1 (en) * 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9728505B2 (en) * 2015-11-16 2017-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and structrues of novel contact feature
US9570397B1 (en) * 2015-12-10 2017-02-14 International Business Machines Corporation Local interconnect structure including non-eroded contact via trenches
TWI692872B (zh) 2016-01-05 2020-05-01 聯華電子股份有限公司 半導體元件及其形成方法
CN106952908B (zh) 2016-01-06 2020-05-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法

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Publication number Publication date
JP7157134B2 (ja) 2022-10-19
GB202001682D0 (en) 2020-03-25
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