KR102152757B1 - 신규의 박막 저항기 - Google Patents

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치엔-마오 첸
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스는, 반도체 기판 상에 배치된 금속 박막과, 그 금속 박막 상에 배치된 제1 접촉 구조물 및 제2 접촉 구조물을 포함하고, 제1 접촉 구조물 및 제2 접촉 구조물은 적어도 하나의 연마 저항성 물질을 포함하는 더미층에 의해 서로 측 방향으로 이격된다.

Description

신규의 박막 저항기{NOVEL THIN FILM RESISTOR}
본 출원은 2017년 11월 13일자로 출원된 미국 가특허 출원 번호 제62/585,450호의 우선권을 주장하는 출원으로서, 그 전체 내용이 본 명세서에 참고로 인용된다.
많은 반도체 집적 회로들에서 저항기들은 표준 구성 요소들이다. 예를 들어, 무선 주파수(RF) 회로(예를 들면, 발진기, 위상-시프트 네트워크, 필터, 변환기 등), 메모리(예를 들어, DRAM(dynamic random access memory), SRAM(static random access memory) 등) 회로, 및 다양한 아날로그/혼합 신호 회로들 중 임의의 회로일 수 있는 집적 회로의 다른 전자 부품들의 각각의 저항들을 제어하기 위해서 저항기가 일반적으로 사용된다.
저항기는 다른 구조물들, 및/또는 다른 물질들로 형성된 저항기들과 비교할 때, 낮은 온도 저항 계수(temperature coefficient of resistivity, TCR) 및 더 넓은 시트 저항 허용 오차를 제공하기 위해 금속 박막으로 형성된 박막 저항기에 의해 일반적으로 구현된다. 통상적으로, 이와 같은 박막 저항기를 MEOL(middle-end-of-line) 프로세스로서 일반적으로 지칭되는 전계 효과 트랜지스터의 금속 게이트와 동시에 제조하는 경우, 화학적 기계적 연마(chemical-mechanical polishing, CMP) 프로세스는 박막 저항기의 금속 게이트 및 접촉부들을 형성하기 위해 금속 박막을 오버레이하는 실질적으로 긴 폴리실리콘 라인 구조물 상에서 수행된다. 폴리실리콘 라인 구조물의 이러한 실질적으로 긴 연장으로 인하여, 예를 들어 폴리실리콘 라인 구조물에 대한 오버 연마(over-polishing), 박막 저항기의 각각의 접촉부에 대한 오버 에칭(over-etching) 등과 같은 직접적으로 또는 간접적으로 다양한 문제들을 야기시킬 수 있는 폴리실리콘 라인 구조물에 CMP 디싱(dishing) 및/또는 부식 효과(erosion effect)가 발생한다.
따라서, 종래의 박막 저항기 및 그 형성 방법은 완전히 만족스럽지는 못하였다.
본 개시의 양태들은 첨부된 도면들과 함께 판독할 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 다양한 피처들은 반드시 일정한 축척에 따라 그려진 것이 아니라는 점을 알 수 있다. 실제로, 다양한 피처들의 치수들 및 기하학적 형상들은 예시의 명확성을 위해 임의로 늘리거나 또는 줄일 수 있다.
도 1a, 도 1b, 및 도 1c는 일부 실시예들에 따라 반도체 디바이스를 형성하기 위한 예시적인 방법의 흐름도를 도시한다.
도 2a, 도 2b, 도 2c, 도 2d, 도 2e, 도 2f, 도 2g, 도 2h, 도 2i, 도 2j, 도 2k, 도 2l 및 도 2m은 일부 실시예들에 따라 도 1a 내지 도 1c의 방법에 의해 제조된 다양한 제조 단계들 중에 예시적인 반도체 디바이스의 단면도들을 도시한다.
다음의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다양한 예시적인 실시예들을 설명한다. 본 개시를 간단히 하기 위해 구성 요소들 및 배치들(arrangements)의 특정 예시들이 아래에 설명된다. 이들은 물론 단지 예시들이며 이들 기재 내용으로 제한하고자 의도되는 것은 아니다. 예를 들어, 다음의 설명에서 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접 접촉하지 않도록 제1 피처와 제2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간단하고 명료하게 하기 위한 것이지, 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 그 자체로 지시하지는 않는다.
또한, "아래(beneath)", "아래(below)", "하부의(lower)", "위(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어들(spatially relative terms)은 도면들에 도시된 바와 같이 하나의 소자 또는 피처의 다른 소자(들) 또는 피처(들)의 관계를 기술하기 위한 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향에 부가하여 사용 또는 동작 중에 디바이스(device)의 상이한 방향들을 포함하도록 의도된다. 장치(apparatus)는 다르게 지향될 수 있고(90도 회전되거나 또는 다른 방향으로 회전될 수 있음), 또한 그에 따라서 본 명세서에서 사용되는 공간적으로 상대적인 기술어들도 이와 마찬가지로 해석될 수 있다.
본 개시는 박막 저항기를 포함하는 반도체 디바이스의 다양한 실시예들을 제공한다. 일부 실시예들에서, 개시된 박막 저항기는 반도체 기판 위 및 더미층(예를 들어, 폴리실리콘 라인 구조물) 아래에 배치된 금속 박막과, 금속 박막의 각각의 단부들 상에 위치된 2개의 접촉 구조물들을 포함하며, 더미층은 연마 저항성 물질로 충전되는 2개의 접촉 구조물들로부터 측 방향으로 이격된 적어도 하나의 리세스된 영역을 포함한다. 이와 같이, 더미층에 CMP 프로세스를 수행하는 경우, 더미층에 매립된 적어도 하나의 리세스된 영역이 연마 저항성 물질로 충전되기 때문에, 전술한 디싱(dishing)/부식 효과(erosion effect)는 최소화될 수 있다.
또한, 일부 실시예들에서, 개시된 박막 저항기는 반도체 기판 상의 저항기 영역에 형성되고, 다른 한편으로, 반도체 기판 상의 트랜지스터 영역에서, 하나 이상의 금속 산화물 반도체 전계 효과 트랜지스터들(MOSFETs)은 박막 저항기와 동시에 형성될 수 있다. 특히, 일부 실시예들에서, 박막 저항기의 접촉 구조물들은 트랜지스터 영역에서 p-형 MOSFET의 금속 게이트의 형성과 동시에 형성될 수 있고, 리세스된 영역은 트랜지스터 영역에서 n-형 MOSFET의 금속 게이트의 형성과 동시에 연마 저항성 물질로 충전될 수 있다. 따라서, 개시된 박막 저항기는 현재의 상보형 MOS(CMOS) 제조 기술들과 호환 가능한 제조 단계들을 사용하여 형성될 수 있으며, 더미층에서 리세스된 영역을 한정하기 위해 하나의 패턴만을 사용할 수 있다.
도 1a, 도 1b, 및 도 1c는 본 개시의 하나 이상의 실시예들에 따른 박막 저항기를 포함하는 반도체 디바이스를 형성하기 위한 방법(100)의 흐름도를 집합적으로 도시한다. 방법(100)은 단지 예시일 뿐이며, 본 개시의 개시 내용을 제한하는 것은 아니다. 따라서, 도 1a 내지 도 1c의 방법(100)의 이전, 도중, 및 이후에 추가적인 동작들이 제공될 수 있으며, 일부 다른 동작들은 본 명세서에서 간단히 설명될 수 있는 것으로 이해해야 한다. 일부 실시예들에서, 방법(100)의 동작들은 이하에서 추가로 상세히 논의될 수 있는 도 2a, 도 2b, 도 2c, 도 2d, 도 2e, 도 2f, 도 2g, 도 2h, 도 2i, 도 2j, 도 2k, 도 2l 및 도 2m에 도시된 바와 같은 다양한 제조 단계들에서 반도체 디바이스의 단면도와 관련될 수 있다.
이제 도 1a를 참조하면, 방법(100)은 반도체 기판이 제공되는 동작 102)으로 시작한다. 일부 실시예들에서, 반도체 기판이 제공될 때, 반도체 기판의 주 표면 상에 복수의 절연 피처들(예를 들어, 얕은 트렌치 절연(shallow trench isolation, STI) 피처들)이 형성될 수 있다. 따라서, 반도체 기판은 이러한 복수의 절연 피처들에 의해 적어도 2개의 영역들, 즉 트랜지스터 영역과 저항기 영역으로 분할될 수 있다. 방법(100)은 반도체 기판의 트랜지스터 영역 내에 제1 반도체 웰 및 제2 반도체 웰이 각각 형성되는 동작 104로 계속된다. 일부 실시예들에서, 복수의 절연 피처들 중 적어도 하나의 절연 피처에 의해 서로 측면으로 이격된 제1 반도체 웰 및 제2 반도체 웰은 각각 상이한 도핑 유형들로 형성된다. 예를 들어, 제1 반도체 웰은 제1 도핑 유형(예를 들어, n-형)으로 도핑되고; 제2 반도체 웰은 제2 도핑 유형(예를 들어, p-형)으로 도핑된다. 방법(100)은 반도체 기판의 저항기 영역 내에 금속 박막이 형성되는 동작 106으로 계속된다. 방법(100)은 트랜지스터 영역 내의 제1 반도체 웰 및 제2 반도체 웰 위에 게이트 유전체층이 형성되는 동작 108로 계속된다. 일부 다른 실시예들에서, 저항기 영역 내의 금속 박막 위에 게이트 유전체 층이 형성될 수도 있다. 방법(100)은 트랜지스터 영역 및 저항기 영역 위에 더미층이 형성되는 동작 110으로 계속된다. 일부 실시예들에서, 이하에서 더 상세히 논의되는 바와 같이, 제1 반도체 영역 및 제2 반도체 영역 위에 각각의 더미 게이트 스택들을 형성하기 위해 사용되는 폴리실리콘 물질로 더미층이 형성될 수 있다.
다음에, 도 1b를 참조하면, 방법(100)은 제1 반도체 영역 및 제2 반도체 영역 위에 각각 제1 더미 게이트 스택 및 제2 더미 게이트 스택이 형성되는 동작 112로 계속된다. 일부 실시예들에서, 더미층의 제1 부분 및 더미층의 제1 부분 바로 아래의 게이트 유전체층의 제1 부분을 포함하는 제1 더미 게이트 스택은 제1 반도체 영역의 중간 부분 위에 배치되고; 더미층의 제2 부분 및 더미층의 제2 부분 바로 아래의 게이트 유전체층의 제2 부분을 포함하는 제2 더미 게이트 스택은 제2 반도체 영역의 중간 부분 위에 배치된다. 방법(100)은 제1 반도체 웰 및 제2 반도체 웰 내에 각각의 소스 및 드레인 피처들이 형성되는 동작 114로 계속된다. 일부 실시예들에서, 제1 반도체 웰 내에서, 소스 및 드레인 피처들은 제1 더미 게이트 스택의 측면들 상에 각각 형성되고; 제2 반도체 웰 내에서, 소스 및 드레인 피처들은 제2 더미 게이트 스택의 측면들 상에 각각 형성된다. 방법(100)은 반도체 기판 위에 유전체 층이 형성되는 동작 116으로 계속된다. 일부 실시예들에서, 유전체층은 트랜지스터 영역 내의 제1 더미 게이트 스택 및 제2 더미 게이트 스택 사이의 공간, 및/또는 제1 더미 게이트 스택 및 제2 더미 게이트 스택 중 적어도 하나와 저항기 영역 내의 더미층 사이의 다른 공간을 채우는 층간 유전체(ILD) 층일 수 있다. 방법(100)은 제1 더미 게이트 스택에 제1 게이트 트렌치를 형성하기 위해 제1 더미 게이트 스택의 더미층이 제거되고, 2개의 접촉 홀들을 형성하기 위해 금속 박막의 각각의 단부들을 오버레이하는 더미층이 리세스되는 동작 118로 계속된다. 이와 같이, 제1 더미 게이트 스택의 게이트 유전체층은 재노광될 수 있고, 금속 박막의 상부 표면의 부분들(예를 들어, 금속 박막의 각각의 단부들에서 상부 표면의 부분들)은 또한 재노광될 수 있다. 방법(100)은 제1 게이트 트렌치 및 2개의 접촉 홀들이 각각 p-형 금속 게이트를 형성하도록 제1 도전 층으로 재충전되는 동작 120으로 계속된다. 일부 실시예들에서, 제1 도전층(즉, p-형 금속 게이트)은 서로의 상부에 적층된 2개 이상의 게이트 물질층들, 예를 들어 전형적으로 p-금속 및 도전층으로 칭하는 p-형 일 함수층을 포함할 수 있다.
다음에, 도 1c를 참조하면, 방법(100)은 제2 더미 게이트 스택에 제2 게이트 트렌치를 형성하기 위해 제2 더미 게이트 스택의 더미층이 제거되고, 적어도 하나의 리세스된 영역을 형성하기 위해 금속 박막의 적어도 하나의 중간 부분을 오버레이하는 더미층이 리세스되는 동작 122로 계속된다. 이와 같이, 제2 더미 게이트 스택의 게이트 유전체 층은 재노광될 수 있고, 금속 박막의 상부 표면의 적어도 일부분(예를 들어, 금속 박막의 중앙의 상부 표면의 부분)도 재노광될 수 있다. 방법(100)은 제2 게이트 트렌치 및 적어도 하나의 리세스된 영역이 각각 제2 도전층으로 재충전되는 동작 124로 계속된다. 일부 실시예들에서, 제2 도전층은 서로의 상부에 적층된 2개 이상의 게이트 물질층들, 예를 들어 n-금속, 및 도전층으로 일반적으로 지칭되는 n-형 일 함수층을 포함할 수 있다. 방법(100)은 연마 프로세스가 수행되는 동작 126으로 계속된다. 일부 실시예들에서, 연마 프로세스는 n-형 금속 게이트 및 연마 저항성 구조물을 형성하기 위해 과도한 제2 도전층을 제거하기 위해 화학적 기계적 연마(CMP) 프로세스를 사용하는 단계를 포함한다.
전술한 바와 같이, 도 2a 내지 도 2m은 도 1a 내지 도 1c의 방법(100)의 다양한 제조 단계들에서 박막 저항기를 포함하는 반도체 디바이스(200)의 일부분을 단면도로 도시한다. 반도체 디바이스(200)는 마이크로 프로세서, 메모리 셀, 및/또는 다른 집적 회로(IC)에 포함될 수 있다. 또한, 도 2a 내지 도 2m은 본 개시의 개념을 보다 잘 이해하기 위해 간략화된 것이다. 비록 도면들이 반도체 디바이스(200)를 도시하고 있지만, IC는 예시의 명확성을 위해 도 2a 내지 도 2m에 도시되지 않은 저항기들, 커패시터들, 인덕터들, 퓨즈들 등과 같은 다수의 다른 디바이스들을 포함할 수 있는 것으로 이해해야 된다.
도 1a의 동작 102에 대응하여, 도 2a는 일부 실시예들에 따라 다양한 제조 단계들 중 하나에서 반도체 기판(202)을 포함하는 반도체 디바이스(200)의 단면도이다. 도시된 바와 같이, 반도체 기판(202)이 제공될 때, 반도체 기판(202)은 반도체 기판(202)의 주 표면(202') 위에 복수의 절연 피처들(예를 들어, STI 피처들)(203, 205, 207 및 209)을 포함할 수 있다. 일부 실시예들에서, 절연 피처들(203, 207) 내에(예를 들어, 이 절연 피처들에 의해 둘러싸여) 하나 이상의 MOSFET들이 형성되어야 하는 트랜지스터 영역(211)이 정의될 수 있고; 절연 피처들(207, 209) 내에(예를 들어, 이 절연 피처들에 의해 둘러싸여) 하나 이상의 저항기들이 형성되어야 하는 저항기 영역(213)이 정의될 수 있다.
일부 실시예들에서, 반도체 기판(202)은 실리콘 기판을 포함한다. 선택적으로, 반도체 기판(202)은 예를 들어 게르마늄과 같은 다른 기본 반도체 물질을 포함할 수 있다. 반도체 기판(202)은 또한 실리콘 카바이드, 갈륨 비소, 인듐 아세나이드, 및 인듐 인화물과 같은 화합물 반도체를 포함할 수 있다. 반도체 기판(202)은 실리콘 게르마늄, 실리콘 게르마늄 카바이드, 갈륨 비소 인화물, 및 갈륨 인듐 인화물과 같은 합금 반도체를 포함할 수 있다. 일 실시예에서, 반도체 기판(202)은 에피택셜층을 포함한다. 예를 들어, 기판은 벌크 반도체 위에 놓이는 에피택셜층을 가질 수 있다. 또한, 반도체 기판(202)은 절연체 상의 반도체(semiconductor-on-insulator, SOI) 구조물을 포함할 수 있다. 예를 들어, 기판은 주입된 산소에 의한 분리(separation by implanted oxygen, SIMOX) 또는 웨이퍼 접착 및 그라인딩과 같은 다른 적절한 기술과 같은 프로세스에 의해 형성된 매립 산화물(BOX) 층을 포함할 수 있다.
도 1a의 동작 104에 대응하여, 도 2b는 일부 실시예들에 따라 하나 이상의 다양한 제조 단계들에서 각각 형성되는 제1 반도체 웰(210) 및 제2 반도체 웰(214)을 포함하는 반도체 디바이스(200)의 단면도이다. 도시된 바와 같이, 제1 반도체 웰(210)은 절연 피처(203)와 절연 피처(205) 사이에(즉, 트랜지스터 영역(211) 내에) 측 방향으로 형성되고 반도체 기판(202) 내부로 수직으로 연장되며, 제2 반도체 웰(214)은 절연 피처(205)와 절연 피처(207) 사이에(즉, 트랜지스터 영역(211) 내에) 측 방향으로 형성되고 반도체 기판(202) 내부로 수직으로 연장된다. 일부 실시예들에서, 제1 반도체 웰(210)은 예를 들어 인(P), 비소(As), 안티몬(Sb) 등과 같은 제1 도핑 유형(예를 들어, n-형)의 도펀트로 도핑되고, 제2 반도체 웰(214)은 제1 도핑 유형과 상이한 제2 도핑 유형(예를 들어, p-유형)의 도펀트로 도핑된다. 예시적인 p-형의 도펀트는 붕소(B), 갈륨(Ga), 알루미늄(Al) 등을 포함한다.
일부 실시예들에서, 제1 반도체 웰(210)은 일련의 프로세스들을 수행함으로써 먼저 형성될 수 있고, 제2 반도체 웰(214)은 유사한 일련의 프로세스들에 따라 형성될 수 있다. 간결성을 위해, 여기서는 제1 반도체 웰(210)의 형성에 대해서만 설명한다. 일부 실시예들에서, 제1 반도체 웰(210)은, 다음의 프로세스들, 즉 제1 반도체 웰(210)이 형성되도록 의도되는 영역을 노출시키기 위해 반도체 기판(202) 위에 제거 가능한 층(예를 들어, 포토레지스트 층, 하드 마스크 층 등)(221)을 형성하는 단계; 반도체 기판(202)에 제1 도핑 유형(n-형)을 갖는 복수의 도펀트를 포함시키기 위한 도핑 프로세스(예를 들어, 이온 주입 프로세스, 확산 프로세스 등)를 수행하는 단계; 제거 가능한 층(221)을 제거하는 단계; 및 결합된 도펀트를 활성화시키기 위한 선택적인 어닐링 프로세스를 수행하는 단계 중 적어도 일부를 수행함으로써 형성될 수 있다.
도 1a의 동작 106에 대응하여, 도 2c는 일부 실시예들에 따라 다양한 제조 단계들 중 하나에서 형성되는 금속 박막(226)을 포함하는 반도체 디바이스(200)의 단면도이다. 도시된 바와 같이, 금속 박막(226)은 저항기 영역(213), 보다 구체적으로 주 표면(202') 위에 및 절연 피처(207)와 절연 피처(209) 사이에 측 방향으로 배치된다.
일부 실시예들에서, 금속 박막(226)은 탄탈(Ta), 탄탈 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐, 텅스텐 질화물(WN), 니켈 크롬(NiCr), 실리콘 크롬(SiCr), 및 이들의 조합 중 적어도 하나로부터 선택되는 금속 물질로 형성된다. 일부 실시예들에서, 금속 박막(226)은 (저항기 영역(213) 내에) 반도체 기판(202) 상에 전술한 금속 물질을 퇴적하기 위해 다음의 퇴적 기술들, 즉 화학 기상 퇴적(CVD), 물리적 기상 퇴적(PVD), 원자 층 퇴적(ALD), 스핀-온 코팅, 전자 총, 스퍼터링, 및/또는 다른 적절한 금속 물질 퇴적 기술들 중 하나의 기술을 사용함으로써 형성될 수 있다. 일 예시에서, 금속 박막(226)은 약 5 옹스트롬 미터 내지 약 50 옹스트롬 미터 범위의 두께를 포함한다.
도 1a의 동작 108에 대응하여, 도 2d는 일부 실시예들에 따라 다양한 제조 단계들 중 하나의 단계에서 형성되는 게이트 유전체 층(228)을 포함하는 반도체 디바이스(200)의 단면도이다. 도시된 바와 같이, 게이트 유전체 층(228)은 트랜지스터 영역(211), 보다 구체적으로 제1 반도체 웰들(210) 및 제2 반도체 웰(214) 위에 배치된다. 도 2d의 도시된 실시예(및 다음 도면들)에서, 게이트 유전체 층(228)이 단일 층으로 도시되어 있지만, 게이트 유전체 층(228)은 본 개시의 범위 내에서 유지되는 동안 서로의 상부에 복수의 적층된 층들을 포함할 수 있는 것으로 이해된다.
일부 실시예들에서, 게이트 유전체 층(228)은 고유전율의 유전체 물질로 형성될 수 있다. 따라서, 게이트 유전체 층(228)은 약 3.9인 열 실리콘 산화물의 유전 상수보다 높은 유전 상수를 갖는 유전체 물질을 포함한다. 일 예시에서, 게이트 유전체 층(228)은 하프늄 산화물(HfO)을 포함한다. 다양한 예시들에서, 게이트 유전체 층(228)은 금속 산화물, 금속 질화물, 또는 이들의 조합을 포함한다. 일부 실시예들에서, 게이트 유전체 층(228)은 도 2d에 도시된 바와 같이 (트랜지스터 영역(211) 내에) 제1 반도체 웰(210) 및 제2 반도체 웰(214) 위에 놓이는 전술한 유전체 물질을 퇴적하기 위해 다음의 퇴적 기술들, 즉 화학 기상 퇴적(CVD), 물리적 기상 퇴적(PVD), 원자 층 퇴적(ALD), 스핀-온 코팅, 및/또는 다른 적절한 금속 물질 퇴적 기술들 중 하나의 기술을 사용함으로써 형성될 수 있다. 일부 대안적인 실시예들에서, 게이트 유전체 층(228)은 후속해서 제거될 수 있는 저항기 영역(213) 내의 금속 박막(226) 위에 놓일 수도 있다. 일 예시에서, 게이트 유전체층(228)은 약 10 옹스트롬 미터와 약 100 옹스트롬 미터 사이의 범위의 두께를 포함한다.
도 1a의 동작 110에 대응하여, 도 2e는 일부 실시예들에 따라 다양한 제조 단계들 중 하나에서 형성되는 더미층(230)을 포함하는 반도체 디바이스(200)의 단면도이다. 도시된 바와 같이, 더미층(230)은 일부 실시예들에 따라 트랜지스터 영역(211)과 저항기 영역(213)의 양쪽 모두의 위에 놓인다. 일부 실시예들에서, 더미층(230)은 도핑되지 않은 폴리실리콘으로 형성된다. 일부 실시예들에서, 더미층(230)은 트랜지스터 영역(211)과 저항기 영역(213) 위에 놓이도록 폴리실리콘을 퇴적하기 위해 다음의 퇴적 기술들, 즉 화학 기상 퇴적(CVD), 물리적 기상 퇴적(PVD), 원자 층 퇴적(ALD), 스핀-온 코팅, 및/또는 다른 적합한 퇴적 기술들 중 하나의 기술을 사용함으로써 형성될 수 있다.
도 1b의 동작 112에 대응하여, 도 2f는 일부 실시예들에 따라 다양한 제조 단계들 중 하나의 단계에서 형성되는 제1 더미 게이트 스택(232) 및 제2 더미 게이트 스택(234)을 포함하는 반도체 디바이스(200)의 단면도이다. 일부 실시예들에서, 마스크로서 제거 가능한 층(예를 들어, 포토레지스트 층, 하드마스크 층 등)(255)을 사용하면서 더미층(230) 및 게이트 유전체 층(228)(도 2e)에 대해 하나 이상의 건식/습식 에칭 프로세스들을 수행함으로써 제1 더미 게이트 스택(232) 및 제2 더미 게이트 스택(234)이 형성된다.
이와 같이, 일부 실시예들에서, 제1 더미 게이트 스택(232)은 더미층(230)의 일부인 제1 더미부(232-1) 및 게이트 유전체 층(228)의 일부인 제1 게이트 유전체 층(232-2)을 포함하도록 형성되고; 제2 더미 게이트 스택(234)은 더미층(230)의 일부인 제2 더미부(234-1) 및 게이트 유전체 층(228)의 일부인 제2 게이트 유전체 층(234-2)을 포함한다. 그리고, 일부 실시예들에서, 금속 박막(226) 위에 놓이는 더미층(230)의 일 부분(236)은 그대로 유지된다. 또한, 일부 실시예들에서, 제1 반도체 웰(210)의 각 측면부를 노출시키기 위해 제1 반도체 웰(210)의 실질적으로 중간 부분에 제1 더미 게이트 스택(232)이 배치되고; 제2 반도체 웰(214)의 각 측면부를 노출시키기 위해 제2 반도체 웰(214)의 실질적으로 중간 부분에 제2 더미 게이트 스택(234)이 배치된다.
도 1b의 동작 114에 대응하여, 도 2g는 일부 실시예들에 따라 다양한 제조 단계들 중 하나의 단계에서 형성되는 소스/드레인 피처들(238) 및 소스/드레인 피처들(240)을 포함하는 반도체 디바이스(200)의 단면도이다. 도시된 바와 같이, 소스/드레인 피처들(238)은 제1 반도체 웰(210)에 형성되고, 보다 구체적으로 소스/드레인 피처들(238)은 제1 더미 게이트 스택(232)의 측면들에 측 방향으로 배치되고; 소스/드레인 피처들(240)은 제2 반도체 웰(214)에 형성되고, 보다 구체적으로 소스/드레인 피처들(240)은 제2 더미 게이트 스택(234)의 측면들에 측 방향으로 배치된다. 또한, 일부 실시예들서, 제1 더미 게이트 스택(232)의 각각의 측벽들을 따라, 소스/드레인 피처들(238)에 형성될 저농도로 도핑된 드레인(lightly doped drain, LDD) 피처들(도시되지 않음)이 허용되도록 선택적인 유전체 스페이서들(239)이 형성되고; 제2 더미 게이트 스택(234)의 각각의 측벽들을 따라, 소스/드레인 피처들(240)에 형성될 저농도로 도핑된 드레인(LDD) 피처들이 허용되도록 선택적인 유전체 스페이서들(241)이 형성된다.
일부 실시예들에서, 제1 반도체 웰(210) 내의 소스/드레인 피처들(238)은 제2 도핑 유형의 도펀트(즉, 제1 반도체 웰(210)의 제1 도핑 유형과 반대)로 도핑되고; 제2 반도체 웰(214) 내의 소스/드레인 피처들(240)은 제1 도핑 유형의 도펀트(즉, 제2 반도체 웰(214)의 제2 도핑 유형과 반대)로 도핑된다. 또한, 소스/드레인 피처들(238)은 제1 반도체 웰(210)과 비교할 때 상승된 도핑 농도로 도핑될 수 있고, 소스/드레인 피처들(240)은 제2 반도체 웰(214)과 비교할 때 상승된 도핑 농도로 도핑될 수 있다. 일부 실시예들에서, 이하에서 논의되는 바와 같이, 제1 반도체 웰(210), 제1 더미부(232-1)(각각의 금속 게이트에 의해 대체될 수 있음), 제1 게이트 유전체 층(232-2), 및 소스/드레인 피처들(238)은 p-형 MOSFET를 형성할 수 있고; 제2 반도체 웰(214), 제2 더미부(234-1)(각각의 금속 게이트에 의해 대체될 수 있음), 제2 게이트 유전체 층(234-2), 및 소스/드레인 피처들(240)은 n-형 MOSFET를 형성할 수 있다.
일부 실시예들에서, 소스/드레인 피처들(238)은, 다음의 프로세스들, 즉 소스/드레인 피처들(238)이 형성되도록 의도되는 영역을 노출시키기 위해 반도체 기판(202) 위에 제거 가능한 층(예를 들어, 포토레지스트 층, 하드 마스크 층 등)을 형성하는 단계; 제1 반도체 웰(210)에 제2 도핑 유형(p-형)을 갖는 복수의 도펀트를 포함시키기 위한 도핑 프로세스(예를 들어, 이온 주입 프로세스, 확산 프로세스 등)를 수행하는 단계; 제거 가능한 층을 제거하는 단계; 및 결합된 도펀트를 활성화시키기 위한 선택적인 어닐링 프로세스를 수행하는 단계 중 적어도 일부를 수행함으로써 형성될 수 있다. 유사하게, 소스/드레인 피처들(240)은, 다음의 프로세스들, 즉 소스/드레인 피처들(240)이 형성되도록 의도되는 영역을 노출시키기 위해 반도체 기판(202) 위에 제거 가능한 층(예를 들어, 포토레지스트 층, 하드 마스크 층 등)을 형성하는 단계; 제2 반도체 웰(214)에 제1 도핑 유형(n-형)을 갖는 복수의 도펀트를 포함시키기 위한 도핑 프로세스(예를 들어, 이온 주입 프로세스, 확산 프로세스 등)를 수행하는 단계; 제거 가능한 층을 제거하는 단계; 및 결합된 도펀트를 활성화시키기 위한 선택적인 어닐링 프로세스를 수행하는 단계 중 적어도 일부를 수행함으로써 형성될 수 있다.
도 1b의 동작 116에 대응하여, 도 2h는 일부 실시예들에 따라 다양한 제조 단계들 중 하나에서 형성되는 유전체 층(244)을 포함하는 반도체 디바이스(200)의 단면도이다. 도시된 바와 같이, 반도체 기판(202) 위에, 보다 구체적으로는 트랜지스터 영역(211) 내의 제1 더미 게이트 스택(232)과 제2 더미 게이트 스택(234) 사이의 공간 및 제2 더미 게이트 스택(234)과 저항기 영역(213) 내의 부분(236) 사이의 다른 공간을 채우기 위해 유전체 층(244)이 형성된다.
전술한 바와 같이, 유전체층(244)은 각각의 상이한 레벨들/층들에 배치된 도전성 피처들을 절연시키도록 구성된 ILD 층일 수 있다. 일부 실시예들에서, 유전체층(244)은 다음의 물질들, 즉 실리콘 산화물, 저유전율(low-k) 물질, 다른 적절한 유전체 물질, 또는 이들의 조합을 포함하는 물질들 중 적어도 하나인 물질을 포함한다. 저유전율(low-k) 물질은 플루오르화 실리카 유리(FSG), 포스포실리케이트 유리(PSG), 보로포스포실리케이트 유리(BPSG), 카본 도핑된 실리콘 산화물(SiOxCy), Black Diamond®(캘리포니아주 산타 클라라 소재의 어플라이드 머티어리얼즈사의 등록 상표), 크세로겔(Xerogel), 에어로겔(Aerogel), 비정질 플루오르화 카본, 파릴렌, BCB(비스-벤조사이클로부텐), SiLK(미시간주 미드랜드 소재의 다우 케미칼), 폴리이미드, 및/또는 미래에 개발될 다른 저유전율(low-k)의 유전체 물질들을 포함할 수 있다. 일부 실시예들에서, 유전체층(244)은 반도체 기판(202) 상에 전술한 유전체 물질을 퇴적하기 위해서 다음의 퇴적 기술들, 즉 화학 기상 퇴적(CVD), 물리적 기상 퇴적(PVD), 원자 층 퇴적(ALD), 스핀-온 코팅, 및/또는 다른 적합한 유전체 물질 퇴적 기술들 중 하나의 기술을 사용함으로써 형성될 수 있다.
도 1b의 동작 118에 대응하여, 도 2i는 일부 실시예들에 따라 다양한 제조 단계들 중 하나에서 형성되는 제1 게이트 트렌치(250)(트랜지스터 영역(211) 내의) 및 2개의 접촉 홀들(252 및 254)(저항기 영역(213) 내의)을 포함하는 반도체 디바이스(200)의 단면도이다. 도시된 바와 같이, 제1 더미 게이트 스택(232)의 제1 더미부(232-1)를 제거함으로써 제1 게이트 트렌치(250)가 형성되고; 더미부(236)의 각각의 단부를 제거함으로써 접촉 홀들(252, 254)이 형성된다. 따라서, 제1 게이트 유전체층(232-2) 및 금속 박막(226)의 단부는 각각 재노광된다.
일부 실시예들에서, 제1 게이트 트렌치(250) 및 접촉 홀들(252/254)은, 다음의 프로세스들, 즉 제1 게이트 트렌치(250) 및 접촉 홀들(252/254)이 형성되도록 의도되는 영역을 노출시키기 위해 유전체 층(244) 및 더미부(236)(도 2h) 위에 제거 가능한 층(예를 들어, 포토레지스트 층, 하드마스크 층 등)(255)을 형성하는 단계; 제1 더미부(232-1) 및 더미부(236)의 단부를 제거하기 위해 하나 이상의 건식/습식 에칭 프로세스들을 수행하는 단계; 제거 가능한 층(255)을 제거하는 단계; 및 세정 프로세스를 수행하는 단계 중 적어도 일부를 수행함으로써 동시에 형성될 수 있다.
도 1b의 동작 120에 대응하여, 도 2j는 일부 실시예들에 따라 다양한 제조 단계들 중 하나에서 형성되는 복수의 금속 피처들(260, 262, 및 264)을 포함하는 반도체 디바이스(200)의 단면도이다. 도시된 바와 같이, 금속 피처들(260, 262, 및 264)은 제1 게이트 트렌치(250) 및 접촉 홀들(262 및 264)을 아래에 설명될 하나 이상의 도전층들로 동시에 재충전함으로써 형성된다. 일부 실시예들에서, 금속 게이트(260)는 제1 반도체 웰(210), 제1 게이트 유전체층(232-2), 및 소스/드레인 피처들(238)과 함께 p-형 MOSFET를 형성할 수 있기 때문에, 금속 게이트(260)는 이러한 p-형 MOSFET의 금속 게이트 역할을 하고, 금속 피처들(260/262/264)은 본 명세서에서 p-형 금속 피처들로 지칭된다.
도 2j의 도시된 실시예(및 다음의 도면들)에서, p-형 금속 피처들(260/262/264)은 각각 단일 층으로서 도시되어 있지만, 일부 실시예들에서 p-형 금속 피처들(260/262/264)은 서로 위에 적층된 2개 이상의 게이트 물질층들(예를 들어, p-형 또는 n-형 일 함수 층들, 도전층들 등)을 포함할 수 있다. 예를 들어, p-형 금속 피처들(260/262/264)의 각각은 일반적으로 p-금속으로 지칭되는 p-형 일 함수 층, 및 p-금속으로 덮여 있는 알루미늄(Al)과 같은 도전성 물질로 형성된 도전층을 포함한다. 일부 실시예들에서, p-금속은 약 5.2 eV 이거나 또는 약 5.2 eV 보다 큰 일 함수를 갖는다. 일 실시예에서, p-금속은 티타늄 질화물(TiN), 탄탈늄 질화물(TaN), 텅스텐 질화물(WN), 및 이들의 조합으로 이루어진 그룹으로부터 선택된 도전성 물질로 형성된다. 일부 실시예들에서, p-형 금속 피처들(260/262/264)은 전술한 하나 이상의 게이트 물질층들과 함께 게이트 트렌치(250) 및 접촉 홀들(252 및 254)을 각각 오버레이되도록 다음의 퇴적 기술들, 즉 화학 기상 퇴적(CVD), 물리적 기상 퇴적(PVD), 원자 층 퇴적(ALD), 스핀-온 코팅(spin-on coating), 전자총, 스퍼터링, 및/또는 다른 적절한 금속 물질 퇴적 기술들 중 하나의 퇴적 기술을 사용함으로써 형성될 수 있다.
도시되지는 않았지만, 일부 다른 실시예들에서, 하나 이상의 p-형 금속 피처들은 p-형 금속 피처들(260/262/264)과 동시에 형성될 수 있고, p-형 금속 피처들(262, 264) 사이에 배치될 수 있다. 이러한 하나 이상의 p-형 금속 피처들은 후술하는 CMP 프로세스를 수행하는 동안 더미부(236)에 추가적인 지지를 제공할 수 있다.
도 1c의 동작 122에 대응하여, 도 2k는 일부 실시예들에 따라 다양한 제조 단계들 중 하나에서 형성되는 제2 게이트 트렌치(266)(트랜지스터 영역(211) 내의) 및 리세스된 영역(268)(저항기 영역(213) 내의)을 포함하는 반도체 디바이스(200)의 단면도이다. 도시된 바와 같이, 제2 더미 게이트 스택(234)의 제2 더미부(234-1)를 제거함으로써 제2 게이트 트렌치(266)가 형성되고; 더미부(236)의 중간 부분을 제거함으로써 리세스된 영역(268)이 형성된다. 따라서, 제2 게이트 유전체 층(234-2) 및 금속 박막(226)의 중간 부분이 각각 재노광된다. 도 2k(및 후속하는 도면들)의 도시된 실시예에서 단지 하나의 리세스된 영역(268)이 더미층(236) 내에 형성되지만, 본 개시의 범위 내에서 유지되는 동안 임의의 원하는 수(예를 들어, 2개 또는 그 이상)의 리세스된 영역들이 더미층(236) 내에 형성될 수 있는 것으로 이해된다. 또한, 더미층(236) 내에 복수의 리세스된 영역들이 형성되는 경우, 복수의 리세스된 영역들은 금속 박막(226)을 따라 균일하게 분포될 수도 있거나 그렇지 않을 수도 있다. 금속 박막(226)이 p-형 금속 피처들(262, 264)의 각각의 내부 측벽들(즉, 서로 마주하는 측벽들)로부터 측정하는 길이 L을 갖는 예시에서, 복수의 리세스된 영역들은 더미층(236)의 각각의 부분의 동일한 폭만큼 서로 및 p-형 금속 피처들(262/264)로부터 측 방향으로 이격된다.
일부 실시예들에서, 제2 게이트 트렌치(266) 및 리세스된 영역(268)은 다음의 프로세스들, 즉 제2 게이트 트렌치(266) 및 리세스된 영역(268)이 형성되도록 의도되는 영역을 노출시키기 위해 유전체 층(244) 및 더미부(236)(도 2j) 위에 제거 가능한 층(예를 들어, 포토레지스트 층, 하드마스크 층 등)(269)을 형성하는 단계; 제2 더미부(234-1) 및 더미부(236)의 중간부를 제거하기 위해 하나 이상의 건식/습식 에칭 프로세스들을 수행하는 단계; 제거 가능한 층(269)을 제거하는 단계; 및 세정 프로세스를 수행하는 단계 중 적어도 일부를 수행함으로써 동시에 형성될 수 있다.
도 1c의 동작 124에 대응하여, 도 2l은 일부 실시예들에 따라 다양한 제조 단계들 중 하나에서 형성되는 도전층(270)을 포함하는 반도체 디바이스(200)의 단면도이다. 도시된 바와 같이, 도전층(270)은 제2 게이트 트렌치(266) 및 리세스된 영역(268)(도 2k)을 재충전시키기 위해 트랜지스터 영역(211) 및 저항기 영역(213)의 일 부분 위에 놓이게 된다.
도 2l(및 후속하는 도면들)의 도시된 실시예에서 도전층(270)은 단일층으로서 도시되어 있지만, 일부 실시예들에서 도전층(270)은 서로 상부 상에 적층된 2개 이상의 게이트 물질층들(예를 들어, p-형 또는 n-형 일 함수층들, 도전층들 등)을 포함할 수 있다. 예를 들어, 도전층(270)은 일반적으로 n-금속으로 지칭되는 n-형 일 함수층, 및 n-금속을 오버레이하는 예를 들어 알루미늄(Al)과 같은 도전성 물질로 형성된 도전층을 포함한다. 일부 실시예들에서, n-금속은 약 4.2 eV 이거나 또는 약 4.2 eV 미만의 일 함수를 갖는다. 일 실시예에서, n-금속은 탄탈늄(Ta), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 및 이들의 조합으로 이루어진 그룹으로부터 선택된 도전성 물질로 형성된다. 일부 실시예들에서, 도전층(270)은 전술한 하나 이상의 도전성 물질들과 함께 제2 게이트 트렌치(266) 및 리세스된 영역(268)을 각각 재충전하도록 다음의 퇴적 기술들, 즉 화학 기상 퇴적(CVD), 물리적 기상 퇴적(PVD), 원자 층 퇴적(ALD), 스핀-온 코팅(spin-on coating), 전자총, 스퍼터링, 및/또는 다른 적절한 금속 물질 퇴적 기술들 중 하나의 퇴적 기술을 사용함으로써 형성될 수 있다.
도 1c의 동작 126에 대응하여, 도 2m은 일부 실시예들에 따라 다양한 제조 단계들 중 하나에서 형성되는 금속 게이트(272) 및 연마 저항성 구조물(274)을 포함하는 반도체 디바이스(200)의 단면도이다. 일부 실시예들에서, 금속 게이트(272) 및 연마 저항성 구조물(274)이 동일 평면상의 상부 표면(275)을 공유할 때까지, 도전층(270)(도 2l)을 연마하기 위해 CMP 프로세스를 사용함으로써 금속 게이트(272) 및 연마 저항성 구조물(274)이 동시에 형성된다. 일부 실시예들에서, 이러한 상부 표면(275)은 또한 다른 피처들, 예를 들어 236, 244, 260, 262, 264 등의 각각의 상부 표면들과 동일 평면 상에 있을 수 있다. 일부 실시예들에서, 금속 게이트(272)는 제2 반도체 웰(214), 제2 게이트 유전체 층(234-2), 및 소스/드레인 피처들(240)과 함께 n-형 MOSFET를 형성할 수 있기 때문에, 금속 게이트(272)는 본 명세서에서 n-형 금속 게이트(272)로서 언급된다.
도시되지는 않았지만, 각각의 도전성 피처들(238, 240, 260, 262, 264, 272)을 전기적으로 결합하기 위해 연마된 동일 평면상의 상부 표면(275)을 오버레이하는 다른 저유전율의 유전체층 내에 복수의 접촉 플러그들(예를 들어, 텅스텐 접촉 플러그들)이 형성될 수 있다. 이와 같이, 제1 반도체 웰(210), p-형 금속 게이트(260), 제1 게이트 유전체 층(232-2), 및 소스/드레인 피처들(238)에 의해 형성된 p-형 MOSFET는 각각의 접촉 플러그들을 통해 하나 이상의 다른 전기 부품들에 전기적으로 결합될 수 있고; 제2 반도체 웰(214), n-형 금속 게이트(272), 제2 게이트 유전체 층(234-2), 및 소스/드레인 피처들(240)에 의해 형성된 n-형 MOSFET는 각각의 접촉 플러그들을 통해 하나 이상의 다른 전기 부품들에 전기적으로 결합될 수 있고; 금속 박막(226), 접촉 구조물(262 및 264), 및 연마 저항성 구조물(274)에 의해 형성된 박막 저항기는 각각의 접촉 플러그들을 통해 하나 이상의 다른 전기 부품들에 전기적으로 결합될 수 있다.
본 개시의 일부 실시예들에 따르면, 연마 저항성 구조물은 디싱/부식 효과(erosion effect)의 발생을 유리하게 최소화할 수 있는 전술한 CMP 프로세스를 수행하는 동안 더미부(236)에 부가적인 지지를 제공하므로, 연마 저항성 구조물(274)을 형성하는 물질은 연마 저항성 물질로서 지칭될 수 있다. 전술한 논의에서, 연마 저항성 구조물(274)이 하나 이상의 게이트 물질층들을 포함하는 도전층(270)으로 리세스된 영역(268)(도 2k)을 재충전함으로써 형성되지만, 리세스된 영역(268)은 본 개시의 범위 내에서 유지되는 동안 연마되는 동안 더미부(236)에 추가적인 지지를 제공할 수 있는 임의의 다양한 물질들 중 임의의 물질로 재충전될 수 있음을 알아야 한다. 예를 들어, 리세스된 영역(268)은 금속 기반 물질, 산화물 기반 물질(예를 들면, 실리콘 산화물 등), 세라믹 기반 물질, 및 이들의 조합으로 이루어진 그룹으로부터 선택된 물질로 충전될 수 있다.
또한, 전술한 박막 저항기(금속 박막(226), 및 접촉 구조물(262 및 264)에 의해 형성됨)는 p-형 및 n-형 MOSFET들과 동시에 형성되지만, 본 개시의 범위 내에서 유지하는 동안 적어도 하나의 연마 저항성 구조물을 포함하는 이러한 박막 저항기는 p-형 및 n-형 MOSFET의 형성(예를 들어, 백 엔드 오브 라인(BEOL) 프로세스에서)에 후속해서 형성될 수 있음을 이해해야 한다. 또한, 전술한 논의는 CMP 프로세스에 대한 연마 저항성 구조물(274)을 사용하면서 p-형 금속 피처들(260/262/264)을 동시에 형성한 다음 n-형 금속 게이트(272)를 형성하는 것에 관한 것이지만, 금속 피처들(260/262/264) 및 금속 게이트(272)의 도핑 극성은 본 개시의 범위 내에서 유지되는 동안 전환될 수 있다. 즉, 개시된 방법(100)을 사용함으로써, "n-형" 금속 피처들(260/262/264)이 동시에 형성될 수 있고, CMP 프로세스에 대해 연마 저항성 구조물(274)을 사용하면서 "p-형" 금속 게이트(272)가 형성될 수 있다.
전술한 내용은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇 개의 실시예들의 피처들을 개략적으로 설명한다. 당업자는 본 명세서에서 소개된 실시예들의 동일한 목적들을 수행하고 및/또는 동일한 이점들을 달성하기 위한 다른 프로세스들 및 구조물들을 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 수 있을 것이다. 또한, 당업자는 이러한 균등한 구성들이 본 개시의 사상 및 범위를 벗어나지 않고, 본 개시의 사상 및 범위를 벗어나지 않으면서 다양한 변경, 대체 및 변형을 가할 수 있음을 알아야 한다.
일 실시예에서, 반도체 디바이스는, 반도체 기판 상에 배치된 금속 박막과; 그 금속 박막 상에 배치된 제1 및 제2 접촉 구조물들을 포함하고, 제1 및 제2 접촉 구조물들은 적어도 하나의 연마 저항성 물질을 포함하는 더미층에 의해 서로 측 방향으로 이격되어 있다.
다른 실시예에서, 반도체 디바이스는, 반도체 기판과; 그 반도체 기판의 제1 영역에 배치된 적어도 제1 전계 효과 트랜지스터(FET)와; 그 반도체 기판의 제2 영역에 배치된 박막 저항기를 포함한다. 박막 저항기는, 반도체 기판 상에 배치된 박막과; 박막의 각각의 단부들 상에 배치된 제1 및 제2 접촉 구조물들과; 박막 상에 배치되고 제1 및 제2 접촉 구조물들 사이에 측 방향으로 배치된 더미층을 포함하며, 더미층은 연마 저항성 물질로 적어도 부분적으로 충전되는 적어도 하나의 리세스된 영역을 포함한다.
또 다른 실시예에서, 방법은, 반도체 기판 상의 저항기 영역에 금속 박막을 형성하는 단계와; 금속 박막의 각각의 단부들 상에 더미층에 의해 측 방향으로 서로 이격된 2개의 접촉 구조물들을 형성하는 단계와; 더미층에 리세스된 영역을 형성하는 단계 - 여기서, 리세스된 영역은 2개의 접촉 구조물들로부터 측 방향으로 이격되어 있음 - 와; 리세스된 영역을 연마 저항성 물질로 재충전하는 단계를 포함한다.
실시예들
실시예 1. 반도체 디바이스에 있어서,
반도체 기판 상에 배치된 금속 박막; 및
상기 금속 박막 상에 배치된 제1 접촉 구조물과 제2 접촉 구조물
을 포함하고,
상기 제1 접촉 구조물과 상기 제2 접촉 구조물은 적어도 하나의 연마 저항성 물질을 포함하는 더미층(dummy layer)에 의해 서로 측 방향으로 이격되는 것인, 반도체 디바이스.
실시예 2. 실시예 1에 있어서, 상기 적어도 하나의 연마 저항성 물질은 금속 기반 물질, 산화물 기반 물질, 세라믹 기반 물질, 및 이들의 조합으로 이루어진 그룹으로부터 선택되는 것인, 반도체 디바이스.
실시예 3. 실시예 1에 있어서, 상기 적어도 하나의 연마 저항성 물질은 배리어 물질을 더 포함하는 것인, 반도체 디바이스.
실시예 4. 실시예 3에 있어서, 상기 배리어 물질은 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 이들의 조합으로 이루어진 그룹으로부터 선택되는 것인, 반도체 디바이스.
실시예 5. 실시예 1에 있어서, 상기 금속 박막, 상기 제1 접촉 구조물, 및 상기 제2 접촉 구조물은 박막 저항기를 형성하는 것인, 반도체 디바이스.
실시예 6. 실시예 1에 있어서, 상기 더미층은 폴리실리콘 물질로 형성되는 것인, 반도체 디바이스.
실시예 7. 실시예 1에 있어서, 상기 적어도 하나의 연마 저항성 물질은 상기 더미층의 일부분에 의해 상기 제1 접촉 구조물 및 상기 제2 접촉 구조물의 각각으로부터 측 방향으로 이격되어 있는 것인, 반도체 디바이스.
실시예 8. 실시예 1에 있어서, 상기 적어도 하나의 연마 저항성 물질은 상기 금속 박막의 부분과 직접 접촉하는 것인, 반도체 디바이스.
실시예 9. 반도체 디바이스에 있어서,
반도체 기판;
상기 반도체 기판의 제1 영역에 배치된 적어도 제1 전계 효과 트랜지스터(field-effect transistor; FET); 및
상기 반도체 기판의 제2 영역에 배치된 박막 저항기
를 포함하고,
상기 박막 저항기는,
상기 반도체 기판 상에 배치된 박막;
상기 박막의 각각의 단부들 상에 배치된 제1 접촉 구조물과 제2 접촉 구조물; 및
상기 박막 상에 그리고 상기 제1 접촉 구조물과 상기 제2 접촉 구조물 사이에 측 방향으로 배치된 더미층
을 포함하며,
상기 더미층은 연마 저항성 물질로 적어도 부분적으로 충전되는 적어도 하나의 리세스된 영역을 포함하는 것인, 반도체 디바이스.
실시예 10. 실시예 9에 있어서, 상기 연마 저항성 물질은 금속 기반 물질, 산화물 기반 물질, 세라믹 기반 물질, 및 이들의 조합 중 적어도 하나를 포함하는 것인, 반도체 디바이스.
실시예 11. 실시예 9에 있어서, 상기 박막은 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 이들의 조합으로 이루어진 그룹으로부터 선택된 금속 물질로 형성되는 것인, 반도체 디바이스.
실시예 12. 실시예 9에 있어서, 상기 더미층은 폴리실리콘 물질로 형성되는 것인, 반도체 디바이스.
실시예 13. 실시예 9에 있어서, 상기 제1 영역 및 상기 제2 영역은 절연 피처에 의해 서로 측 방향으로 이격되는 것인, 반도체 디바이스.
실시예 14. 실시예 9에 있어서,
상기 반도체 기판의 제1 영역에 배치된 적어도 하나의 제2 FET를 더 포함하고,
상기 제1 FET 및 제2 FET의 각각은 각각의 금속 게이트를 갖는 것인, 반도체 디바이스.
실시예 15. 실시예 14에 있어서, 상기 제1 FET의 금속 게이트는 5.2 eV보다 큰 일 함수를 갖는 금속층을 포함하고, 상기 제2 FET의 금속 게이트는 4.2 eV 미만의 일 함수를 갖는 금속층을 포함하는 것인, 반도체 디바이스.
실시예 16. 실시예 15에 있어서, 상기 연마 저항성 물질로 적어도 부분적으로 충전되는 박막 저항기의 리세스된 영역과 상기 제1 FET의 금속 게이트는 동시에 형성되는 것인, 반도체 디바이스.
실시예 17. 실시예 15에 있어서, 상기 박막 저항기의 상기 제1 접촉 구조물 및 상기 제2 접촉 구조물과 상기 제2 FET의 금속 게이트는 동시에 형성되는 것인, 반도체 디바이스.
실시예 18. 방법에 있어서,
반도체 기판 상의 저항기 영역에 금속 박막을 형성하는 단계;
상기 금속 박막의 각각의 단부들 상에 더미층에 의해 서로 측 방향으로 이격되는 2개의 접촉 구조물들을 형성하는 단계;
상기 더미층에 리세스된 영역을 형성하는 단계 - 상기 리세스된 영역은 상기 2개의 접촉 구조물들로부터 측 방향으로 이격됨 -; 및
상기 리세스된 영역을 연마 저항성 물질로 충전하는 단계
를 포함하는, 방법.
실시예 19. 실시예 18에 있어서, 상기 금속 박막의 각각의 단부들 상에 2개의 접촉 구조물들을 형성하는 단계는, 상기 반도체 기판 상의 트랜지스터 영역에 p-형의 제1 전계 효과 트랜지스터(field-effect transistor; FET)를 위한 p-형의 금속 게이트를 동시에 형성하는 단계를 포함하는 것인, 방법.
실시예 20. 실시예 18에 있어서, 상기 리세스된 영역을 연마 저항성 물질로 충전하는 단계는, 상기 반도체 기판 상의 트랜지스터 영역에 n-형의 제1 전계 효과 트랜지스터(FET)를 위한 n-형의 금속 게이트를 동시에 형성하는 단계를 포함하는 것인, 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    반도체 기판 상에 배치된 금속 박막;
    상기 금속 박막 상에 배치된 제1 접촉 구조물과 제2 접촉 구조물 - 상기 제1 접촉 구조물과 상기 제2 접촉 구조물은 적어도 하나의 연마 저항성 물질을 포함하는 더미층에 의해 서로 측 방향으로 이격되고, 상기 더미층과 상기 적어도 하나의 연마 저항성 물질은 상기 제1 및 제2 접촉 구조물 사이에서 상기 금속 박막 상에 배치되며, 상기 제1 및 제2 접촉 구조물은 p-형 일 함수를 갖고 상기 적어도 하나의 연마 저항성 물질은 n-형 일 함수를 가짐 - ; 및
    상기 제1 접촉 구조물에 인접하여 배치된 트랜지스터 게이트 구조물 - 상기 트랜지스터 게이트 구조물의 물질은 상기 적어도 하나의 연마 저항성 물질과 동일함 -
    을 포함하는, 반도체 디바이스.
  2. 반도체 디바이스에 있어서,
    반도체 기판 상에 배치된 금속 박막; 및
    상기 금속 박막 상에 배치된 제1 접촉 구조물과 제2 접촉 구조물 - 상기 제1 접촉 구조물과 상기 제2 접촉 구조물은 적어도 하나의 연마 저항성 물질을 포함하는 더미층에 의해 서로 측 방향으로 이격됨 -
    을 포함하고,
    상기 적어도 하나의 연마 저항성 물질은 금속 기반 물질, 산화물 기반 물질, 세라믹 기반 물질, 및 이들의 조합으로 이루어진 그룹으로부터 선택되는 것인, 반도체 디바이스.
  3. 반도체 디바이스에 있어서,
    반도체 기판 상에 배치된 금속 박막; 및
    상기 금속 박막 상에 배치된 제1 접촉 구조물과 제2 접촉 구조물 - 상기 제1 접촉 구조물과 상기 제2 접촉 구조물은 적어도 하나의 연마 저항성 물질을 포함하는 더미층에 의해 서로 측 방향으로 이격됨 -
    을 포함하고,
    상기 적어도 하나의 연마 저항성 물질은 배리어 물질을 더 포함하는 것인, 반도체 디바이스.
  4. 제3항에 있어서, 상기 배리어 물질은 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 이들의 조합으로 이루어진 그룹으로부터 선택되는 것인, 반도체 디바이스.
  5. 제1항에 있어서, 상기 금속 박막, 상기 제1 접촉 구조물, 및 상기 제2 접촉 구조물은 박막 저항기를 형성하는 것인, 반도체 디바이스.
  6. 제1항에 있어서, 상기 더미층은 폴리실리콘 물질로 형성되는 것인, 반도체 디바이스.
  7. 제1항에 있어서, 상기 적어도 하나의 연마 저항성 물질은 상기 더미층의 일부분에 의해 상기 제1 접촉 구조물 및 상기 제2 접촉 구조물의 각각으로부터 측 방향으로 이격되어 있는 것인, 반도체 디바이스.
  8. 제1항에 있어서, 상기 적어도 하나의 연마 저항성 물질은 상기 금속 박막의 부분과 직접 접촉하는 것인, 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    반도체 기판;
    상기 반도체 기판의 제1 영역에 배치된 적어도 제1 전계 효과 트랜지스터(field-effect transistor; FET);
    상기 반도체 기판의 제2 영역에 배치된 박막 저항기로서,
    상기 반도체 기판 상에 배치된 박막;
    상기 박막의 각각의 단부들 상에 배치된 제1 접촉 구조물과 제2 접촉 구조물; 및
    상기 박막 상에 그리고 상기 제1 접촉 구조물과 상기 제2 접촉 구조물 사이에 측 방향으로 배치된 더미층 - 상기 더미층은 연마 저항성 물질로 적어도 부분적으로 충전되는 적어도 하나의 리세스된 영역을 포함하고, 상기 더미층과 상기 연마 저항성 물질은 상기 제1 및 제2 접촉 구조물 사이에서 상기 금속 박막 상에 배치되며, 상기 제1 및 제2 접촉 구조물은 p-형 일 함수를 갖고 상기 연마 저항성 물질은 n-형 일 함수를 가짐 - ;
    을 포함하는, 상기 박막 저항기; 및
    상기 제1 접촉 구조물에 인접하여 배치된 트랜지스터 게이트 구조물 - 상기 트랜지스터 게이트 구조물의 물질은 상기 연마 저항성 물질과 동일함 -
    을 포함하는, 반도체 디바이스.
  10. 방법에 있어서,
    반도체 기판 상의 저항기 영역에 금속 박막을 형성하는 단계;
    상기 금속 박막의 각각의 단부들 상에 더미층에 의해 서로 측 방향으로 이격되는 2개의 접촉 구조물들을 형성하는 단계;
    상기 더미층에 리세스된 영역을 형성하는 단계 - 상기 리세스된 영역은 상기 2개의 접촉 구조물들로부터 측 방향으로 이격됨 - ;
    상기 리세스된 영역을 연마 저항성 물질로 충전하는 단계 - 상기 더미층과 상기 연마 저항성 물질은 상기 제1 및 제2 접촉 구조물 사이에서 상기 금속 박막 상에 배치되며, 상기 제1 및 제2 접촉 구조물은 p-형 일 함수를 갖고 상기 연마 저항성 물질은 n-형 일 함수를 가짐 - ; 및
    상기 제1 접촉 구조물에 인접하여 배치된 트랜지스터 게이트 구조물을 형성하는 단계 - 상기 트랜지스터 게이트 구조물의 물질은 상기 연마 저항성 물질과 동일함 -
    를 포함하는, 방법.
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