TWI676271B - 半導體記憶裝置 - Google Patents

Abstract

實施形態提供一種記憶胞電晶體之積體度高且配線層之電阻值低之半導體記憶裝置。 實施形態之半導體記憶裝置具備：第1及第2絕緣板；積層體，其設置於上述第1絕緣板與上述第2絕緣板之間，且為絕緣層與配線層交替積層而成；及半導體構件。上述配線層具有：第1配線部，其與上述第1絕緣板相接；第2配線部，其與上述第2絕緣板相接；第3配線部；第4配線部；以及第5配線部及第6配線部，其等與上述第1絕緣板及上述第2絕緣板相隔，於與上述第1絕緣板及上述第2絕緣板相同之方向延伸。上述第5配線部經由上述第3配線部而與上述第1配線部連接，且與上述第2配線部絕緣。上述第6配線部經由上述第4配線部而與上述第2配線部連接，且與上述第1配線部絕緣。上述半導體構件配置於上述第5配線部與上述第6配線部之間。

Description

半導體記憶裝置

實施形態係關於半導體記憶裝置。

近年來，提出有使記憶胞三維積體而成之積層型半導體記憶裝置。於積層型半導體記憶裝置中，使配線層與絕緣層交替積層而形成積層體，於該積層體內設置沿積層方向延伸之半導體構件，且於配線層與半導體構件之間設置電荷儲存構件。由此，於配線層與半導體構件之每一交叉部分形成有記憶胞電晶體。於該積層型半導體記憶裝置中，當為了提高記憶胞電晶體之積體度而提高半導體構件之排列密度時，存在配線層之電阻值增加之問題。

實施形態提供記憶胞電晶體之積體度高且配線層之電阻值低之半導體記憶裝置。 實施形態之半導體記憶裝置具備第1絕緣板、第2絕緣板、積層體、絕緣構件、半導體構件及電荷儲存構件。上述第1絕緣板及上述第2絕緣板沿包含第1方向及第2方向之平面擴展，且於第3方向上相互相隔。上述第2方向與上述第1方向交叉。上述第3方向與上述平面交叉。上述積層體設置於上述第1絕緣板與上述第2絕緣板之間。於上述積層體中，複數個絕緣層與複數個配線層沿上述第1方向交替積層。上述絕緣構件設置於上述積層體內，且於上述第1方向上貫通上述積層體。上述半導體構件設置於上述積層體內，且於上述第1方向延伸。上述電荷儲存構件設置於上述配線層與上述半導體構件之間。各上述配線層具有：第1配線部，其與上述第1絕緣板相接，且於上述第2方向延伸；第2配線部，其與上述第2絕緣板接，且於上述第2方向延伸；第3配線部，其與上述第1配線部相接；第4配線部，其與上述第2配線部相接；第5配線部；及第6配線部。上述第5配線部與上述第1絕緣板及上述第2絕緣板相隔，於上述第2方向延伸，經由上述第3配線部而與上述第1配線部連接，且藉由上述絕緣構件與上述第2配線部絕緣。上述第6配線部與上述第1絕緣板及上述第2絕緣板相隔，於上述第2方向延伸，經由上述第4配線部而與上述第2配線部連接，且藉由上述絕緣構件與上述第1配線部絕緣。上述半導體構件配置於上述第5配線部與上述第6配線部之間。

以下，對本發明之實施形態進行說明。 圖1係表示本實施形態之半導體記憶裝置之剖視圖。 圖2係沿圖1所示之A-A'線之剖視圖。 圖3係表示圖1之區域B之局部放大剖視圖。 如圖1及圖2所示，於本實施形態之半導體記憶裝置1中設置有矽基板10。於矽基板10上，相互相隔而等間隔設置有多片絕緣板11。絕緣板11例如由氧化矽(SiO)形成。 以下，本說明書中，為便於說明而採用XYZ正交座標系統。將自矽基板10朝向絕緣板11之方向設為「上」，將其相反方向設為「下」。但是，該表述係方便起見之表述，與重力方向無關。將上及下統稱為「Z方向」。將絕緣板11之排列方向設為「Y方向」。將與Z方向及Y方向正交之方向設為「X方向」。 又，本說明書中，「矽基板」係指以矽(Si)為主成分之基板。至於其他構成要素也相同，於構成要素之名稱包含材料名之情形時，該構成要素之主成分為該材料。 各絕緣板11沿XZ平面擴展。即，各絕緣板11之X方向之長度及Z方向之長度長於Y方向之長度。又，各絕緣板11之下端與矽基板10相接。如上述般，於半導體記憶裝置1中設置有多片絕緣板11，但圖1中僅表示相鄰之2片絕緣板11及其等間之構成。其他任意相鄰之2片絕緣板11之間之構成也與圖1所示之構成相同。以下，為便於說明，也將圖1所示之2片絕緣板11中之一者稱為絕緣板11a，且也將另一者稱為絕緣板11b。 於絕緣板11a與絕緣板11b之間設置有積層體13。於積層體13中，複數個絕緣層14與複數個配線層15沿Z方向交替積層。絕緣層14例如由氧化矽形成。 於積層體13內設置有於Z方向貫通積層體13之絕緣構件17。絕緣構件17例如由氧化矽形成。絕緣構件17之下端與矽基板10相接。又，於積層體13內設置有於Z方向延伸之柱狀構件18。柱狀構件18之下端與矽基板10相接。至於柱狀構件18之內部構成將於下文說明。 積層體13之包含配線層15之XY剖面由配線層15、絕緣構件17及柱狀構件18構成。又，積層體13之包含絕緣層14之XY剖面由絕緣層14、絕緣構件17及柱狀構件18構成。以下，對包含配線層15之XY剖面之構成進行說明，至於包含絕緣層14之XY剖面也相同。 於積層體13中設定有單位區域19a及19b，該單位區域19a及19b沿X方向交替排列。於各單位區域19a中，配線層15、絕緣構件17及柱狀構件18以特定之位置關係配置。單位區域19b中之配線層15、絕緣構件17及柱狀構件18之位置關係就XZ平面係單位區域19a中之位置關係之鏡像。 以下，對各單位區域之配線層15之形狀進行說明。 如上述般，配線層15配置於絕緣板11a與絕緣板11b之間。配線層15被絕緣構件17劃分為複數個部分。即，於配線層15中，設置有幹線部15a及15b、橋接部15c及15d、指形部15e及15f。 幹線部15a與絕緣板11a相接，且於X方向延伸。幹線部15b與絕緣板11b相接，且於X方向延伸。幹線部15a及15b由包含金屬之導電性材料例如鎢(W)形成。再者，本說明書中，「於X方向延伸」係指該構件之X方向之長度長於Y方向之長度及Z方向之長度。至於其他方向也相同。 橋接部15c與幹線部15a相接，自幹線部15a向幹線部15b於Y方向延伸。但是，橋接部15c與幹線部15b相隔。橋接部15d與幹線部15b相接，自幹線部15b向幹線部15a於Y方向延伸。但是，橋接部15d與幹線部15a相隔。橋接部15c及15d由包含矽之導電性材料例如多晶矽形成。 指形部15e及15f與絕緣板11a及11b相隔，也與幹線部15a及15b相隔，且於X方向延伸。指形部15e經由橋接部15c而與幹線部15a連接，且藉由絕緣構件17與幹線部15b絕緣。指形部15f經由橋接部15d而與幹線部15b連接，且藉由絕緣構件17與幹線部15a絕緣。指形部15e及15f由包含矽之導電性材料例如多晶矽形成。因此，幹線部15a及15b之電阻率低於橋接部15c及15d與指形部15e及15f之電阻率。 如此，幹線部15a、橋接部15c及指形部15e相互電性連接，幹線部15b、橋接部15d及指形部15f相互電性連接。而且，包含幹線部15a、橋接部15c及指形部15e之第1導電部，與包含幹線部15b、橋接部15d及指形部15f之第2導電部藉由絕緣構件17及柱狀構件18相互絕緣。又，第1導電部與第2導電部以嵌套狀配置。即，指形部15e與指形部15f沿Y方向交替排列。 本實施形態中，自1根橋接部15c於X方向兩側合計延伸出4根指形部15e。又，自1根橋接部15d於X方向兩側合計延伸出4根指形部15f。但是，並不限定於此，也可自1根橋接部15c延伸出6根以上指形部15e，也可自1根橋接部15d延伸出6根以上指形部15f。 積層體13中所包含之沿Z方向排列之複數個配線層15全部被劃分為相同圖案。即，各配線層15之包含幹線部15a及15b、橋接部15c及15d、與指形部15e及15f之配線圖案，就所有配線層15自Z方向觀察相互大致重合。 而且，自Z方向觀察，於積層體13中之未配置配線層15之區域配置有絕緣構件17及柱狀構件18。於各單位區域19a及19b中，配置有絕緣構件17及柱狀構件18之區域之形狀為一面蜿蜒一面於Y方向前進之形狀。絕緣構件17於相鄰之單位區域19a與單位區域19b之間連續。 柱狀構件18於Y方向配置於幹線部15a與指形部15f之間、指形部15f與指形部15e之間、指形部15e與幹線部15b之間。又，柱狀構件18於X方向配置於2個絕緣構件17之間。Y方向上之柱狀構件18之長度長於Y方向上之絕緣構件17之長度。因此，柱狀構件18之Y方向兩端部自絕緣構件17伸出，且進入配線層15中。 如圖2及圖3所示，於柱狀構件18中設置有例如包含氧化矽之芯構件20。芯構件20之形狀為中心軸於Z方向延伸之大致橢圓柱形。再者，芯構件20之形狀並不限定於橢圓柱形，例如也可為大致圓柱狀，也可為角部帶弧度之大致四稜柱狀。 於芯構件20之周圍設置有矽柱21。於矽柱21之周圍設置有隧道絕緣膜22。隧道絕緣膜22為通常呈絕緣性，但當被施加處於半導體記憶裝置1之驅動電壓範圍內之特定電壓時會流通隧道電流之膜。於隧道絕緣膜22中，自矽柱21側依序積層有氧化矽層22a、氮化矽層22b及氧化矽層22c。 於隧道絕緣膜22之周圍設置有電荷儲存膜23。電荷儲存膜23為具有儲存電荷之能力之膜，例如包含含有電子俘獲點之絕緣材料，例如包含氮化矽(SiN)。於電荷儲存膜23之周圍設置有阻擋絕緣膜24。阻擋絕緣膜24為即便被施加處於半導體記憶裝置1之驅動電壓範圍內之電壓實質上也不會流通電流之膜。阻擋絕緣膜24例如為單層氧化矽膜，或包含氧化矽層及氧化鋁層之積層膜。 矽柱21、隧道絕緣膜22、電荷儲存膜23及阻擋絕緣膜24配置於芯構件20側面上之大致全體，其形狀為大致橢圓筒形。矽柱21之下端與矽基板10連接。再者，圖1中，省略隧道絕緣膜22、電荷儲存膜23及阻擋絕緣膜24之圖示。 又，於積層體13上設置有絕緣膜31，於絕緣膜31內設置有插塞32。於絕緣膜31上設置有於Y方向延伸之位元線33。位元線33經由插塞32而與矽柱21之上端連接。再者，圖1中，插塞32及位元線33以兩點鏈線僅表示一部分。 由此，於配線層15之指形部15e與矽柱21之間、及指形部15f與矽柱21之間配置電荷儲存膜23而構成記憶胞電晶體36。於各記憶胞電晶體36中，指形部15e或15f成為閘極，矽柱21成為包含通道之主體，隧道絕緣膜22及阻擋絕緣膜24成為閘極絕緣膜，電荷儲存膜23成為電荷儲存構件。 1根矽柱21經由插塞32而連接於1根位元線33。而且，於該1根矽柱21與指形部15e之間形成有1個記憶胞電晶體36，於相同之矽柱21與指形部15f之間形成有另1個記憶胞電晶體36。指形部15e與幹線部15a連接，且與幹線部15b絕緣。指形部15f與幹線部15b連接，且與幹線部15a絕緣。又，所有矽柱21之下端與矽基板10連接。因此，可藉由選擇1根位元線33，且選擇1片配線層15之幹線部15a或15b而選擇1個記憶胞電晶體36。 再者，於幹線部15a與矽柱21之間、及幹線部15b與矽柱21之間也配置有電荷儲存膜23，但於本實施形態中，該部分並未用作記憶胞電晶體36。因此，如圖1所示，於1個積層體13中，沿Y方向排列有4個記憶胞電晶體36。再者，於圖1及圖2中，以兩點鏈線之圓僅表示一部分記憶胞電晶體36。 接下來，對本實施形態之半導體記憶裝置之製造方法進行說明。 圖4係表示本實施形態之半導體記憶裝置之製造方法之剖視圖。 圖5係沿圖4所示之A-A'線之剖視圖。 圖6〜圖8係表示本實施形態之半導體記憶裝置之製造方法之剖視圖。 圖9係沿圖8所示之A-A線之剖視圖。 首先，如圖4及圖5所示，於矽基板10上使絕緣層14及配線層15交替積層而形成積層體13。絕緣層14由氧化矽形成，配線層15由多晶矽形成。 其次，如圖6所示，於積層體13形成記憶槽MT。於記憶槽MT中使積層體13於Z方向貫通並到達矽基板10。自Z方向觀察，記憶槽MT之形狀為如下形狀，即，一面於X方向振動一面全體上於Y方向延伸之波狀部分，一面於Y方向之端部折返一面於X方向連續。其次，於記憶槽MT內埋入例如氧化矽等絕緣性材料而形成絕緣構件17。由此，於配線層15形成有幹線部15g、橋接部15c及15d、指形部15e及15f。幹線部15g為於其後步驟中被分割為幹線部15a與幹線部15b之部分。 其次，如圖7所示，以將絕緣構件17之於X方向延伸之部分分斷之方式形成記憶孔MH。記憶孔MH之形狀為以Z方向為軸方向，例如以Y方向為長徑方向之橢圓柱形。於記憶孔MH中，使積層體13於Z方向貫通並到達矽基板10。 其次，如圖8及圖9所示，於記憶孔MH之內側面上形成阻擋絕緣膜24、電荷儲存膜23、隧道絕緣膜22、矽柱21。矽柱21之下端與矽基板10連接。其次，於由矽柱21包圍之空間內埋入例如氧化矽而形成芯構件20。由此，於記憶孔MH內形成柱狀構件18。 其次，於積層體13之配置幹線部15g之部分之Y方向中央部，形成到達矽基板10之狹縫ST。自Z方向觀察，狹縫ST之形狀設為於X方向延伸之線狀。由此，幹線部15g被分割為幹線部15a(參照圖1)與幹線部15b(參照圖1)。其結果，配線層15被分割為包含幹線部15a、橋接部15c及指形部15e之第1導電部、及包含幹線部15b、橋接部15d及指形部15f之第2導電部。 其次，經由狹縫ST實施例如濕式蝕刻等各向同性蝕刻，由此將包含多晶矽之幹線部15a及15b除去。其次，使包含金屬之導電性材料例如鎢沈積而埋入於將幹線部15a及15b除去後之空間41內。其次，自狹縫ST內除去鎢。由此，幹線部15a及15b之材料被自多晶矽置換為鎢。 其次，如此圖1及圖2所示，藉由於狹縫ST(參照圖8及圖9)內埋入氧化矽而形成絕緣板11。其次，於積層體13及絕緣板11上形成絕緣膜31，於絕緣膜31內形成插塞32，且於絕緣膜31上形成沿Y方向延伸之位元線33。位元線33經由插塞32與矽柱21連接。如此般製造出本實施形態之半導體記憶裝置1。 其次，對本實施形態之效果進行說明。 於本實施形態之半導體記憶裝置1中，於配置於相鄰之2片絕緣板11間之1個積層體13內，沿Y方向排列有多根柱狀構件18。由此，於1個積層體13內，沿Y方向排列有複數個例如4個記憶胞電晶體36。因此，半導體記憶裝置1之記憶胞電晶體36之積體密度高。 又，於本實施形態之半導體記憶裝置1中，包含幹線部15a、橋接部15c及指形部15e之第1導電部，與包含幹線部15b、橋接部15d及指形部15f之第2導電部藉由絕緣構件17及柱狀構件18相互絕緣。因此，可藉由選擇1根位元線33，且選擇1片配線層15之幹線部15a或15b而選擇1個記憶胞電晶體36。 進而，於本實施形態之半導體記憶裝置1中，於配線層15設置有幹線部15a及15b。幹線部15a及15b在不介置柱狀構件18等障礙物下，於X方向以線狀延伸，且由鎢等低電阻材料形成。因此，幹線部15a及15b之電阻低。而且，成為記憶胞電晶體36之閘極之指形部15e及15f分別經由橋接部15c及15d而與幹線部15a及15b連接。因此，配線層15之直至成為記憶胞電晶體36之閘極之部分為止之配線電阻低。 進而又，根據本實施形態，於圖8及圖9所示之步驟中，即便不使用以除去多晶矽之蝕刻越過柱狀構件18之列而進行，藉由於柱狀構件18之列之外側將多晶矽置換為鎢等金屬材料，也可形成電阻低之幹線部15a及15b。因此，本實施形態之半導體記憶裝置1之生產性高。 如此，根據本實施形態，可實現記憶胞電晶體36之積體度高，且配線層15之電阻值低之半導體記憶裝置。 以上，對本發明之實施形態進行了說明，但該實施形態係作為例子提出之，並未意圖限定發明之範圍。該新穎之實施形態能以其他各種形態實施，且可於不脫離發明要旨之範圍進行各種省略、置換、變更。該些實施形態或其變化包含於發明之範圍或要旨中，並且包含於技術方案所記載之發明及其均等物之範圍。 [相關申請案] 本申請案享有以日本專利申請案2017-178712號(申請日：2017年9月19日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。

1‧‧‧半導體記憶裝置

10‧‧‧矽基板

11、11a、11b‧‧‧絕緣板

13‧‧‧積層體

14‧‧‧絕緣層

15‧‧‧配線層

15a、15b、15g‧‧‧幹線部

15c、15d‧‧‧橋接部

15e、15f‧‧‧指形部

17‧‧‧絕緣構件

18‧‧‧柱狀構件

19a、19b‧‧‧單位區域

20‧‧‧芯構件

21‧‧‧矽柱

22‧‧‧隧道絕緣膜

22a‧‧‧氧化矽層

22b‧‧‧氮化矽層

22c‧‧‧氧化矽層

23‧‧‧電荷儲存膜

24‧‧‧阻擋絕緣膜

31‧‧‧絕緣膜

32‧‧‧插塞

33‧‧‧位元線

36‧‧‧記憶胞電晶體

41‧‧‧空間

A-A'‧‧‧線

B‧‧‧區域

MH‧‧‧記憶孔

MT‧‧‧記憶槽

ST‧‧‧狹縫

X、Y、Z‧‧‧方向

圖1係表示實施形態之半導體記憶裝置之剖視圖。 圖2係沿圖1所示之A-A'線之剖視圖。 圖3係表示圖1之區域B之局部放大剖視圖。 圖4係表示實施形態之半導體記憶裝置之製造方法之剖視圖。 圖5係沿圖4所示之A-A'線之剖視圖。 圖6係表示實施形態之半導體記憶裝置之製造方法之剖視圖。 圖7係表示實施形態之半導體記憶裝置之製造方法之剖視圖。 圖8係表示實施形態之半導體記憶裝置之製造方法之剖視圖。 圖9係沿圖8所示之A-A'線之剖視圖。

Claims (5)

1. 一種半導體記憶裝置，其具備： 第1絕緣板及第2絕緣板，其等沿包含第1方向及與上述第1方向交叉之第2方向之平面擴展，且於與上述平面交叉之第3方向相互相隔； 積層體，其設置於上述第1絕緣板與上述第2絕緣板之間，複數個絕緣層與複數個配線層沿上述第1方向交替積層； 絕緣構件，其設置於上述積層體內，且於上述第1方向貫通上述積層體； 半導體構件，其設置於上述積層體內，且於上述第1方向延伸；及 電荷儲存構件，其設置於上述配線層與上述半導體構件之間；且 各上述配線層具有： 第1配線部，其與上述第1絕緣板相接，且於上述第2方向延伸； 第2配線部，其與上述第2絕緣板相接，且於上述第2方向延伸； 第3配線部，其與上述第1配線部相接； 第4配線部，其與上述第2配線部相接； 第5配線部，其與上述第1絕緣板及上述第2絕緣板相隔，於上述第2方向延伸，經由上述第3配線部而與上述第1配線部連接，且藉由上述絕緣構件與上述第2配線部絕緣；及 第6配線部，其與上述第1絕緣板及上述第2絕緣板相隔，於上述第2方向延伸，經由上述第4配線部而與上述第2配線部連接，且藉由上述絕緣構件與上述第1配線部絕緣；且 上述半導體構件配置於上述第5配線部與上述第6配線部之間。
2. 如請求項1之半導體記憶裝置，其中上述第1配線部及上述第2配線部包含金屬， 上述第5配線部及上述第6配線部包含矽。
3. 如請求項1或2之半導體記憶裝置，其中上述第1配線部及上述第2配線部之電阻率，低於上述第5配線部及上述第6配線部之電阻率。
4. 如請求項1或2之半導體記憶裝置，其中上述各配線層具有複數個上述第5配線部及複數個上述第6配線部，且 上述複數個第5配線部與上述複數個第6配線部於上述第3方向交替排列。
5. 如請求項1或2之半導體記憶裝置，其中自上述第1方向觀察，上述複數個配線層之包含上述第1〜第6配線部之配線圖案相互重合。