JP2006196511A - 半導体集積回路 - Google Patents

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Abstract

【課題】配線経路に挿入されるビヤの数を低減することができる半導体集積回路を提供する。
【解決手段】配線群ＬＡ１およびＬＢ１の重なり部分または配線群ＬＡ２およびＬＢ２の重なり部分にビヤを１つ形成することによって、配線群１つ分の長さだけ行方向または列方向に配線経路を伸ばすことができる。そのため、行方向または列方向に配線経路を伸ばすために複数のビヤを必要とする従来の配線構造に比べて、配線経路に挿入されるビヤの数を減らすことができる。
【選択図】 図２

Description

本発明は、例えば、ゲートアレイやストラクチャードＡＳＩＣ等の規則的なレイアウト構造を有する半導体集積回路に関するものである。
ゲートアレイ型の半導体集積回路では、配線のパターニングにマスクを用いるため、個々の回路設計に対して固有のマスクを作製する必要がある。そのため、回路に修正や変更を加えるたびに、新たなマスクを作製する必要がある。
他方、ＦＰＧＡ（field programmable gate array）と称される論理機能のプログラムが可能な半導体集積回路では、既にレイアウトされている配線をトランジスタスイッチによって選択的に接続することにより、所望の回路が構成される。そのため、ＦＰＧＡは、回路構成を柔軟に変更できる利点を有する。しかしながら、配線経路にトランジスタスイッチを持つことにより信号の遅延が大きくなり、ゲートアレイに比べて動作速度が遅くなるという問題がある。また、直交する配線の接続には必ずトランジスタスイッチが用いられるため、トランジスタ数が不足すると配線のリソースが少なくなり、所望の回路を構成することが困難になる。こうした事態を防ぐためには、スイッチトランジスタを多数設けなくてはならず、回路面積が大きくなるという問題が生じる。
近年では、ＦＰＧＡより高速な動作が可能であるとともに、ゲートアレイより柔軟に回路構成の変更を行うことができるストラクチャードＡＳＩＣと称される半導体集積回路が登場している。
ストラクチャードＡＳＩＣでは、回路の最小構成単位として、ＮＡＮＤ回路のような基本ゲートよりも粒度の粗い構造を持った回路セルが用いられる。また、上述したＦＰＧＡと異なり、配線の一部を用途に合わせてカスタマイズするマスク・ルーティングにより所望の機能を持った回路が構成される。ＦＰＧＡにおける再構成可能な配線構造は非常に無駄が多いが、それをマスク・ルーティングに置き換えることによって、ゲートアレイより無駄があるものの、ＦＰＧＡよりは非常に無駄が少ない回路を短期間に開発できるというメリットがある。
ストラクチャードＡＳＩＣの配線構造に関連する文献として、例えば下記の特許文献１が存在する。
特許文献１に記載の半導体装置は、第１，第２および第３の金属層を有しており、各金属層に平行な複数の配線（strip）が形成される。ある金属層の配線は、その直上もしくは直下の金属層の配線と直交する方向に伸びて形成される。この配線が複数並んで配列されることにより、帯状の構造（band structure）が形成される。この配線同士を接続するビヤと、金属層に形成するカスタム配線によって、所望の配線パターンが形成される。
米国特許第６４７６４９３号明細書
図１７は、ストラクチャードＡＳＩＣにおいて用いられる配線構造の一例を示す第１の図である。
図１７に示す配線構造では、第ａ層（ａは任意の自然数を示す）とその上層の第（ａ＋１）層に、それぞれ一定の長さを有する複数の平行な配線が形成される。第ａ層と第（ａ＋１）層の配線は、互いに直交する方向に伸びて形成されている。
この複数の平行配線は、各配線の延びる方向に対して垂直な方向に並んで配列されており、この配列によって１本の帯状構造が形成される。第ａ層および第（ａ＋１）層には、上述した帯状構造の繰り返しによって、規則的な配線構造が形成される。
各回路セルは、この帯状構造に沿って行列状に配列される。
回路セル間の接続は、各層の間に形成されるビヤと、第（ａ＋２）層に形成されるジャンパー配線によってカスタマイズされる。
図１７に示す配線構造では、回路セル間において配線を渡すため、図示のように２つのビヤと第（ａ＋２）層のジャンパー配線が必要である。すなわち、最低でも２つのビヤを経由しなければ回路セル間において信号を伝送することができない。一般に、ビヤの抵抗値は高いため、信号経路中に挿入されるビヤの数が多くなると、信号遅延が大きくなるという不利益が生じる。
また、図１７に示す配線構造では、回路セル間において配線を渡すために２つのビヤを必要とすることから、このビヤの形成に２本の配線が必要になる。例えば、横に並ぶ２つの回路セルの間で配線を渡す場合、２つの回路セルの境界部に存在する２本の垂直配線がビヤの形成に用いられる。本来は垂直方向に信号を伝送するために用いられる配線が、横方向に信号を渡すためだけに使用されるため、配線リソースを無駄に消費しているという問題がある。
図１８は、ストラクチャードＡＳＩＣにおいて用いられる配線構造の一例を示す第２の図である。
図１８に示す配線構造は、第ａ層および第（ａ＋１）層に関して、図１７に示す配線構造とほぼ同様である。図１８に示す配線構造は、より多くのカスタム配線を第（ａ＋２）層に形成する点で、図１７に示す配線構造と異なる。
図１８に示す配線構造によれば、回路セル間の配線に第（ａ＋２）層のカスタム配線を積極的に用いるため、第ａ層および第（ａ＋１）層の配線リソースを節約できる利点がある。しかしながら、第（ａ＋２）層の配線量が多くなるにつれて、第（ａ＋２）層の配線リソースの不足が問題になる可能性がある。また、第（ａ＋２）層のカスタム配線をＥＢ（electron beam）装置等によって形成する場合、その配線量が多くなるにつれてパターニング工程の処理時間が増大するという問題が生じる。
図１９は、ストラクチャードＡＳＩＣにおいて用いられる配線構造の一例を示す第３の図である。
図１９に示す配線構造は、配線のカスタマイズにビヤのみを用いるものである。図１７に示す配線構造において回路セル間の接続に用いられていた第（ａ＋２）層のジャンパー配線が、図１９に示す配線構造では第ａ層および第（ａ＋１）層に予め形成される。このジャンパー配線にビヤを形成するか否かによって、回路セル間の接続状態が決定される。
図１９に示す配線構造によれば、回路の修正が必要になった場合、第ａ層と第（ａ＋１）層との間に形成するビヤのマスクを作製し直すだけで良いため、修正に要するコストが小さくて済む。しかしながら、回路セル間の接続に２つのビヤが必要な点は図１７に示す配線構造と同じであり、信号遅延の増大は避けられない。また、第ａ層および第（ａ＋１）層にジャンパー配線を新たに追加するため、図１７の配線構造で使用可能であった垂直方向および水平方向の配線が回路セル毎に２本ずつ使用できなくなっている。すなわち、図１９の点線の矢印に示すように、使用できない無駄な配線トラックが生じるため、配線リソースが減少するという問題がある。
本発明はかかる事情に鑑みてなされたものであり、その目的は、配線経路に挿入されるビヤの数を低減することができる半導体集積回路を提供することにある。
上記の目的を達成するため、本発明の半導体集積回路は、複数の配線層と、隣接する２つの配線層の配線同士を接続する少なくとも１つのビヤとを具備し、各々の配線層は、行列状に配列される複数の第１配線群および複数の第２配線群を有する。各々の第１配線群は、上記行列の行方向に伸び、上記行列の列方向に並ぶ複数の第１配線を含み、各々の第２配線群は、上記列方向に伸び、上記行方向に並ぶ複数の第２配線を含む。上記行列の各行および各列において、上記第１配線群と上記第２配線群とが交互に配列される。隣接する２つの配線層の層間を隔てて、上記第１配線群と上記第２配線群とが向かい合って配置される。上記層間を隔てて向かい合う上記第１配線群と上記第２配線群とが、上記ビヤを介して接続可能な交差部分を持つ。上記第１配線群と、当該第１配線群に上記層間を隔てて向かい合う第２配線群の行方向に隣接する第１配線群とが、上記ビヤを介して接続可能な重なり部分を持つ。上記第２配線群と、当該第２配線群に上記層間を隔てて向かい合う第１配線群の列方向に隣接する第２配線群とが、上記ビヤを介して接続可能な重なり部分を持つ。
上記複数の配線層は、隣接する第１配線層と第２配線層とを含んでも良い。上記第１配線層および上記第２配線層に含まれる各々の第１配線群は、所定の２つの第１配線の間に挟まれ、上記列方向に伸びる少なくとも１つの第３配線を更に有しても良い。上記第１配線層および上記第２配線層に含まれる各々の第２配線群は、少なくとも２つの断片に分離された第２配線を含んでも良い。上記第１配線層および上記第２配線層の一方に形成される上記第３配線と、他方に形成される上記第２配線の２つの断片とが、上記ビヤを介して接続可能な重なり部分を持っていても良い。
上記行列の同一列に属する第１配線群に含まれる上記第１配線の少なくとも一部は、その２つの端部の少なくとも一方が上記列方向に揃っていても良い。上記行列の同一行に属する第２配線群に含まれる上記第２配線の少なくとも一部は、その２つの端部の少なくとも一方が上記行方向に揃っていても良い。
上記行列の同一列に属する第１配線群に含まれ、その端部が上記列方向に揃っている上記第１配線の少なくとも一部は、互いに共通の長さを有していても良い。上記行列の同一行に属する第２配線群に含まれ、その端部が上記行方向に揃っている上記第２配線の少なくとも一部は、互いに共通の長さを有していても良い。
上記行列の同一行に属する第１配線群は、互いに等しい本数の上記第１配線を含んでも良い。上記行列の同一列に属する第２配線群は、互いに等しい本数の上記第２配線を含んでも良い。
上記本発明は、上記行列の行方向および列方向に配列された複数の回路セルを有しても良い。
本発明によれば、配線経路に挿入されるビヤの数を低減することができるため、信号遅延を改善できる。
以下、本発明の実施形態について、図面を参照して説明する。
図１は、本発明の実施形態に係る半導体集積回路の構成の一例を示す図である。
図１に示す半導体集積回路は、ｍ×ｎ個の回路セルＣ１１〜Ｃｍｎを有する（ｍ，ｎは１より大きい任意の自然数を示す）。この回路セルＣ１１〜Ｃｍｎは、例えば図１に示すように、ｍ行ｎ列の行列状に配列される。
各回路セルは、ＮＡＮＤ回路のような基本ゲートであっても良いし、それより粒度の粗い構造を有しても良い。後者の場合、各回路セルは、それぞれ独立した論理機能のプログラムが可能でも良い。
各回路セルに対する論理機能のプログラムは、例えば、回路セル毎に独立したプログラム用配線（ビヤ等）を形成することにより行う。回路セルの構成例については、後ほど図１２を参照して説明する。
図２は、本実施形態に係る半導体集積回路における配線構造の第１の例を示す図であり、第ａ層（ａは任意の自然数を示す）とその直上の第（ａ＋１）層における配線パターンを示している。
また、図３は、図２に示す配線構造における第ａ層の配線パターンの一例を示す。
図４は、図２に示す配線構造における第（ａ＋１）層の配線パターンの一例を示す。
第ａ配線層は、例えば図３に示すように、回路セルＣ１１〜Ｃｍｎと同様に行列状に配列された複数の配線群ＬＡ１およびＬＡ２を有する。
配線群ＬＡ１は、本発明の第１配線群の一実施形態である。
配線群ＬＡ２は、本発明の第２配線群の一実施形態である。
配線群ＬＡ１は、それぞれ行方向に伸びる７本の配線を含んでおり、この７本の配線が列方向に並んで配列されている。図３の例において、これらの配線は互いに共通の長さを有しており、その端部が列方向に揃っている。また、配線群ＬＡ１の配線は、１つの回路セルを越えて隣（図の右側）の回路セルに伸びている。
配線群ＬＡ２は、それぞれ列方向に延びる９本の配線を含んでおり、この９本の配線が行方向に並んで配列されている。図３の例において、これらの配線は互いに共通の長さを有しており、その端部が行方向に揃っている。また、配線群ＬＡ２の配線は、１つの回路セルを越えて隣（図の下側）の回路セルに伸びている。
配線群ＬＡ１およびＬＡ２は、回路セルの行列の各行および各列において交互に配置されている。すなわち、図３に示すように、第ａ層には、配線群ＬＡ１およびＬＡ２による格子状のパターンが形成されている。また、図３の例において、第ａ層における回路セルＣ１１〜Ｃｍｎの領域には、主に配線群ＬＡ１またはＬＡ２が形成されている。
第（ａ＋１）配線層は、例えば図４に示すように、回路セルＣ１１〜Ｃｍｎと同様に行列状に配列された複数の配線群ＬＢ１およびＬＢ２を有する。
配線群ＬＢ１は、本発明の第１配線群の一実施形態である。
配線群ＬＢ２は、本発明の第２配線群の一実施形態である。
配線群ＬＢ１は、それぞれ行方向に伸びる７本の配線を含んでおり、この７本の配線が列方向に並んで配列されている。図４の例において、これらの配線は互いに共通の長さを有しており、その端部が列方向に揃っている。また、配線群ＬＢ１の配線は、１つの回路セルを越えて隣（図の右側）の回路セルに伸びている。
配線群ＬＢ２は、それぞれ列方向に延びる９本の配線を含んでおり、この９本の配線が行方向に並んで配列されている。図４の例において、これらの配線は互いに共通の長さを有しており、その端部が行方向に揃っている。また、配線群ＬＢ２の配線は、１つの回路セルを越えて隣（図の下側）の回路セルに伸びている。
配線群ＬＢ１およびＬＢ２は、回路セルの行列の各行および各列において交互に配置されている。すなわち、図４に示すように、第（ａ＋１）層には、配線群ＬＢ１およびＬＢ２による格子状のパターンが形成されている。また、図４の例において、第（ａ＋１）層における回路セルＣ１１〜Ｃｍｎの領域には、主に配線群ＬＢ１またはＬＢ２が形成されている。
配線群ＬＡ１と配線群ＬＢ２、並びに、配線群ＬＡ２と配線群ＬＢ１は、第ａ層と第（ａ＋１）層との層間を隔てて、それぞれ向かい合うように配置されている。例えば、回路セルＣ１１の領域において、配線群ＬＡ１と配線群ＬＢ２とが向かい合って配置されており、回路セルＣ２１の領域においては、配線群ＬＡ２と配線群ＬＢ１とが向かい合って配置されている。
層間を隔てて向かい合う配線群ＬＡ１および配線群ＬＢ２は、この層間を隔てて交差する部分を持っており、この交差部分にビヤを形成することが可能である。同様に、層間を隔てて向かい合う配線群ＬＡ２および配線群ＬＢ１は、ビヤを介して接続可能な交差部分を持っている。
図２に示すように、垂直な７本の配線群と９本の配線群とが層間を隔てて交差することにより、６３の交差部分が形成される。この交差部分には、第ａ層と第（ａ＋１）層との間を貫くビヤが回路構成に応じて選択的に形成される。交差部分にビヤが形成されると、層間を隔てて交差する配線同士が接続される。
配線群ＬＡ１と配線群ＬＢ２との交差部分、並びに、配線群ＬＡ２と配線群ＬＢ１との交差部分にビヤを形成することにより、配線経路を曲げることができる。
また、配線群ＬＡ１の７本の配線は、この配線群ＬＡ１と向かい合う配線群ＬＢ２の行方向に隣接する配線群ＬＢ１の７本の配線と重なり合う部分を持っており、この重なり部分にそれぞれビヤを形成することが可能である。例えば、回路セルＣ１２の領域に形成される配線群ＬＡ１の７本の配線は、その両端において、回路セルＣ１１および回路セルＣ１３の領域に形成される配線群ＬＢ１の７本の配線とそれぞれ重なり合う部分を持っている。この重なり部分には、第ａ層と第（ａ＋１）層との間を貫くビヤが回路構成に応じて選択的に形成される。重なり部分にビヤが形成されると、層間を隔てて重なり合う配線同士が接続される。
配線群ＬＡ１と配線群ＬＢ１との重なり部分にビヤを形成することによって、行方向に伸びる長い配線を形成することができる。
更に、配線群ＬＡ２の９本の配線は、この配線群ＬＡ２と向かい合う配線群ＬＢ１の列方向に隣接する配線群ＬＢ１の９本の配線と重なり合う部分を持っており、この重なり部分にそれぞれビヤを形成することが可能である。例えば、回路セルＣ２１の領域に形成される配線群ＬＡ２の９本の配線は、その両端において、回路セルＣ１１および回路セルＣ３１の領域に形成される配線群ＬＢ２の９本の配線とそれぞれ重なり合う部分を持っている。この重なり部分には、第ａ層と第（ａ＋１）層との間を貫くビヤが回路構成に応じて選択的に形成される。重なり部分にビヤが形成されると、層間を隔てて重なり合う配線同士が接続される。
配線群ＬＡ２と配線群ＬＢ２との重なり部分にビヤを形成することによって、列方向に伸びる長い配線を形成することができる。
図５は、図２に示す配線構造を用いて具体的な配線経路を形成した例を示す図である。
図５における配線経路Ｒ１は、図１７における配線経路Ｒ１０と同等のパターンを構成している。配線経路Ｒ１０では１４個のビヤが用いられるのに対して、配線経路Ｒ１ではその数が１０個になり、４個のビヤが削減されている。
図５における配線経路Ｒ２は、図１７における配線経路Ｒ１１と同等のパターンを構成している。配線経路Ｒ１１では６個のビヤが用いられているのに対し、配線経路Ｒ２ではその数が４個になり、２個のビヤが削減されている。
このように、図２〜図４に示す配線構造によれば、配線群ＬＡ１およびＬＢ１の重なり部分または配線群ＬＡ２およびＬＢ２の重なり部分にビヤを１つ形成することによって、配線群１つ分の長さだけ行方向または列方向に配線経路を伸ばすことができる。そのため、図１７や図１９に示すように、行方向または列方向に配線経路を伸ばすためにビヤを２つ必要とする配線構造に比べて、配線経路に挿入されるビヤの数を減らすことができる。
ビヤの数が減ると、配線経路のインピーダンスが小さくなるため、信号遅延を低減し、動作速度を高速化することができる。
また、図１７に示す配線構造では、行方向または列方向に配線経路を延ばすために、この配線経路に対して直角方向に伸びる配線にビヤを形成することから、この余分な配線によって寄生容量が増大してしまうという問題がある。一方、図２〜図４に示す配線構造によれば、行方向または列方向に配線経路を延ばす場合において、そのような余分な配線が存在しないため、図１７に示す配線構造に比べて寄生容量が小さくなる。したがって、この点からも、従来の配線構造に比べて動作速度を高速化できる。
更に、図２〜図４に示す配線構造では、同一列に属する配線群ＬＡ１および配線群ＬＢ１に含まれる配線（第１配線）の２つの端部が列方向に揃っており、そのため、隣接する２つの列に属する配線群ＬＡ１および配線群ＬＢ１の重なり部分が列方向に１直線に揃っている。この重なり部分に形成されるビヤによって、列方向の１本の配線トラックが占有される。
また、図２〜図４に示す配線構造では、同一行に属する配線群ＬＡ２および配線群ＬＢ２に含まれる配線（第２配線）の２つの端部が行方向に揃っており、そのため、隣接する２つの行に属する配線群ＬＡ２および配線群ＬＢ２の重なり部分が行方向に１直線に揃っている。この重なり部分に形成されるビヤによって、行方向の１本の配線トラックが占有される。
したがって、図２〜図４に示す配線構造によれば、回路セル間を渡る配線のために各行および各列において２本の配線トラックが占有される図１９に示した配線構造に比べて、無駄な配線トラックの数が減り、配線リソースを増やすことができる。配線リソースが増えると、同一の回路面積でより多くの配線を引き回すことが可能になるため、回路の集積度を高めることができる。
次に、本実施形態に係る半導体集積回路における配線構造の第２の例について、図６および図７を参照して説明する。
図６に示す半導体集積回路は、図２に示す半導体集積回路における第（ａ＋１）層に対して更に１つ上の層（第（ａ＋２）層）に、第ａ層と同様なパターンの配線を形成したものである。図７は、その第（ａ＋２）層の配線パターンの一例を示す図である。
第（ａ＋２）配線層は、例えば図７に示すように、回路セルＣ１１〜Ｃｍｎと同様に行列状に配列された複数の配線群ＬＣ１およびＬＣ２を有する。
配線群ＬＣ１は、本発明の第１配線群の一実施形態である。
配線群ＬＣ２は、本発明の第２配線群の一実施形態である。
配線群ＬＣ１は、それぞれ行方向に伸びる７本の配線を含んでおり、この７本の配線が列方向に並んで配列されている。図７の例において、これらの配線は互いに共通の長さを有しており、その端部が列方向に揃っている。また、配線群ＬＣ１の配線は、１つの回路セルを越えて隣（図の右側）の回路セルに伸びている。
配線群ＬＣ２は、それぞれ列方向に延びる９本の配線を含んでおり、この９本の配線が行方向に並んで配列されている。図７の例において、これらの配線は互いに共通の長さを有しており、その端部が行方向に揃っている。また、配線群ＬＣ２の配線は、１つの回路セルを越えて隣（図の下側）の回路セルに伸びている。
配線群ＬＣ１およびＬＣ２は、行列の各行および各列において交互に配置されている。すなわち、図７に示すように、第（ａ＋２）層には、配線群ＬＣ１およびＬＣ２による格子状のパターンが形成されている。また、図７の例において、第（ａ＋２）層における回路セルＣ１１〜Ｃｍｎの領域には、主に配線群ＬＣ１またはＬＣ２が形成されている。
配線群ＬＣ１と配線群ＬＢ２、並びに、配線群ＬＣ２と配線群ＬＢ１は、第（ａ＋１）層と第（ａ＋２）層との層間を隔てて、それぞれ向かい合うように配置されている。例えば、回路セルＣ１１の領域において、配線群ＬＣ１と配線群ＬＢ２とが向かい合って配置されており、回路セルＣ２１の領域においては、配線群ＬＣ２と配線群ＬＢ１とが向かい合って配置されている。
層間を隔てて向かい合う配線群ＬＣ１および配線群ＬＢ２は、この層間を隔てて交差する部分を持っており、この交差部分にビヤを形成することが可能である。同様に、層間を隔てて向かい合う配線群ＬＣ２および配線群ＬＢ１は、ビヤを介して接続可能な交差部分を持っている。
配線群ＬＣ１と配線群ＬＢ２との交差部分、並びに、配線群ＬＣ２と配線群ＬＢ１との交差部分にビヤを形成することにより、配線経路を曲げることができる。
また、配線群ＬＣ１の７本の配線は、この配線群ＬＣ１と向かい合う配線群ＬＢ２の行方向に隣接する配線群ＬＢ１の７本の配線と重なり合う部分を持っており、この重なり部分にそれぞれビヤを形成することが可能である。例えば、回路セルＣ１２の領域に形成される配線群ＬＣ１の７本の配線は、その両端において、回路セルＣ１１および回路セルＣ１３の領域に形成される配線群ＬＢ１の７本の配線とそれぞれ重なり合う部分を持っている。この重なり部分には、第（ａ＋１）層と第（ａ＋２）層との間を貫くビヤが回路構成に応じて選択的に形成される。重なり部分にビヤが形成されると、層間を隔てて重なり合う配線同士が接続される。
配線群ＬＣ１と配線群ＬＢ１との重なり部分にビヤを形成することによって、行方向に伸びる長い配線を形成することができる。
更に、配線群ＬＣ２の９本の配線は、この配線群ＬＣ２と向かい合う配線群ＬＢ１の列方向に隣接する配線群ＬＢ１の９本の配線と重なり合う部分を持っており、この重なり部分にそれぞれビヤを形成することが可能である。例えば、回路セルＣ２１の領域に形成される配線群ＬＣ２の９本の配線は、その両端において、回路セルＣ１１および回路セルＣ３１の領域に形成される配線群ＬＢ２の９本の配線とそれぞれ重なり合う部分を持っている。この重なり部分には、第（ａ＋１）層と第（ａ＋２）層との間を貫くビヤが回路構成に応じて選択的に形成される。重なり部分にビヤが形成されると、層間を隔てて重なり合う配線同士が接続される。
配線群ＬＣ２と配線群ＬＢ２との重なり部分にビヤを形成することによって、列方向に伸びる長い配線を形成することができる。
以上述べたように、第ａ層および第（ａ＋１）層の配線構造は、第（ａ＋１）層および第（ａ＋２）層の配線構造とほぼ等価である。そのため、図７に示す配線パターンを第（ａ＋２）層に追加することにより、図２に示す配線構造と同様な効果（ビヤ数を削減できる、配線リソースを増やせる等）が、第（ａ＋１）層および第（ａ＋２）層の配線構造においても実現される。また、配線層を追加することで、図２に示す配線構造より配線リソースが増えるため、回路の集積度を更に向上することができる。
次に、本実施形態に係る半導体集積回路における配線構造の第３の例について、図８を参照して説明する。
図８に示す配線構造では、列方向に伸びる配線群に含まれる配線の一部が２つの断片に分離されており、この分離された断片の接続／非接続をビヤの有無によって制御することが可能である。
図９は、その図８に示す配線構造における第ａ層の配線パターンの一例を示し、図１０は第（ａ＋１）層の配線パターンの一例を示す。
第ａ配線層は、例えば図９に示すように、回路セルＣ１１〜Ｃｍｎと同様に行列状に配列された複数の配線群ＬＤ１およびＬＤ２を有する。
配線群ＬＤ１は、本発明の第１配線群の一実施形態である。
配線群ＬＤ２は、本発明の第２配線群の一実施形態である。
配線群ＬＤ１は、先に説明した配線群ＬＡ１における第３列目および第４列目の配線を削除し、その代わりに、本発明の第３配線に相当する５つの配線Ｌ３を設けたものである。
配線Ｌ３は、列方向に伸びる比較的短い配線であり、削除した第３列目および第４列目の配線が形成されていたトラック上に、行方向に並んで配置されている。
配線群ＬＤ２は、先に説明した配線群ＬＡ２における第１列目、第３列目、第５列目、第７列目、第９列目の各配線を、その中央部付近で２つの断片に分離したものである。
第（ａ＋１）配線層は、例えば図１０に示すように、回路セルＣ１１〜Ｃｍｎと同様に行列状に配列された複数の配線群ＬＥ１およびＬＥ２を有する。
配線群ＬＥ１は、本発明の第１配線群の一実施形態である。
配線群ＬＥ２は、本発明の第２配線群の一実施形態である。
配線群ＬＥ１は、先に説明した配線群ＬＢ１における第３列目および第４列目の配線を削除し、その代わりに、本発明の第３配線に相当する５つの配線Ｌ３を設けたものである。
配線Ｌ３は、列方向に伸びる比較的短い配線であり、削除した第３列目および第４列目の配線が形成されていたトラック上に、行方向に並んで配置されている。
配線群ＬＥ２は、先に説明した配線群ＬＢ２における第１列目、第３列目、第５列目、第７列目、第９列目の各配線を、その中央部付近で２つの断片に分離したものである。
図８〜図１０を参照して分かるように、配線群ＬＤ２における第１列目、第３列目、第５列目、第７列目、第９行目の各２つの断片は、この配線群ＬＤ２と層間を隔てて向かい合う配線群ＬＥ１中の５本の配線Ｌ３と重なり合う部分を持っており、この重なり部分にビヤを形成することが可能である。重なり部分にビヤを形成することにより、配線群ＬＤ２における断片化された２つの配線は、配線群ＬＥ１中の配線Ｌ３を介して接続される。
また同様に、配線群ＬＥ２における第１列目、第３列目、第５列目、第７列目、第９行目の各２つの断片は、この配線群ＬＥ２と層間を隔てて向かい合う配線群ＬＤ１中の５本の配線Ｌ３と重なり合う部分を持っており、この重なり部分にビヤを形成することが可能である。重なり部分にビヤを形成することにより、配線群ＬＥ２における断片化された２つの配線は、配線群ＬＤ１中の配線Ｌ３を介して接続される。
図１１は、図８に示す配線構造を用いて具体的な配線経路を形成した例を示す図である。
図１１における配線経路Ｒ６は、先に参照した図５における配線経路Ｒ３と同様に、回路セルＣ１３の第３列目の列方向配線から、回路セルＣ３３の第５列目の列方向配線へ信号を伝達するものである。
図１１における配線経路Ｒ４，Ｒ５は、先に参照した図５における配線経路Ｒ１，Ｒ２と同一のパターンを構成している。
図５に示す配線経路Ｒ３では、回路セルＣ２３を通る配線経路Ｒ１を避けるために、回路セルＣ１３における第７行目の行方向配線を使って、第３列目から第５列目への配線の乗換えを行っている。その結果、回路セルＣ１３における第７行目の行方向配線と第５列目の列方向配線とが、配線経路Ｒ３によって占有されている。
これに対し、図１１に示す配線経路Ｒ６では、回路セルＣ２３における第３列目の列方向配線が２つの断片に分離されていることを利用し、回路セルＣ２３において配線の乗換えを行っている。すなわち、回路セルＣ２３における第２行目の行方向配線を使って、第３列目から第５列目への乗換えを行っている。その結果、回路セルＣ２３の第３列目の配線トラックは、２つの配線経路（Ｒ４、Ｒ６）によって共有される。したがって、図１１に示す配線経路Ｒ６では、図５に示す配線経路Ｒ３に比べて、列方向の配線トラックの使用数が少なくなっている。
このように、図８に示す配線構造によれば、列方向に伸びる配線群（ＬＤ２，ＬＥ２）に含まれる配線の一部が２つの断片に分離されており、この分離された断片の接続／非接続をビヤの有無によって制御することが可能である。そのため、分離された断片の各々用いてビヤによる配線の乗換えを独立に行うことが可能になり、列方向の配線リソースを増やすことができる。
図８に示す配線構造は、図２に示す配線構造から行方向の配線を減らしてその配線リソースを減少させる代わりに、列方向の配線リソースを増やしたものである。そのため、特に、列方向の配線リソースを重視するアプリケーションに有効である。
次に、回路セルＣ１１〜Ｃｍｎの構成例について、図１２を参照して説明する。
図１２は、本実施形態に係る半導体集積回路の回路セルの構成例を示す図である。
図１２に示す回路セルは、ｎチャンネルＭＯＳ型のトランジスタＱｎ１〜Ｑｎ１４と、ｐチャンネルＭＯＳ型のトランジスタＱｐ１と、インバータ回路ＩＮＶ１〜ＩＮＶ５とを有する。
トランジスタＱｎ１〜Ｑｎ６およびＱｐ１とインバータ回路ＩＮＶ１〜ＩＮＶ４は、ノードＡ、Ｂ、Ｃを入力とし、ノードＹを出力とする３入力のルックアップテーブルを構成する。
トランジスタＱｎ１のソースはノードＮ１に接続され、そのドレインはトランジスタＱｎ５を介してインバータ回路ＩＮＶ４の入力に接続される。
トランジスタＱｎ２のソースはノードＮ２に接続され、そのドレインはトランジスタＱｎ５を介してインバータ回路ＩＮＶ４の入力に接続される。
トランジスタＱｎ３のソースはノードＮ３に接続され、そのドレインはトランジスタＱｎ６を介してインバータ回路ＩＮＶ４の入力に接続される。
トランジスタＱｎ４のソースはノードＮ４に接続され、そのドレインはトランジスタＱｎ６を介してインバータ回路ＩＮＶ４の入力に接続される。
インバータ回路ＩＮＶ４の出力は、出力ノードＹに接続される。
トランジスタＱｎ１およびＱｎ３のゲートは、入力ノードＢに接続される。
トランジスタＱｎ２およびＱｎ４のゲートは、入力ノードＢの信号を論理反転するインバータ回路ＩＮＶ２の出力に接続される。
トランジスタＱｎ５のゲートは、入力ノードＡに接続される。
トランジスタＱｎ６のゲートは、入力ノードＡの信号を論理反転するインバータ回路ＩＮＶ１の出力に接続される。
トランジスタＱｐ１は、インバータ回路ＩＮＶ４の出力がローレベルのときにインバータ回路ＩＮＶ４の入力をプルアップする。
トランジスタＱｐ１のソースは電源ＶＤＤに接続され、そのドレインはインバータ回路ＩＮＶ４の入力に接続され、そのゲートはインバータ回路ＩＮＶ４の出力に接続される。
インバータ回路ＩＮＶ３は、入力ノードＣの信号を論理反転する。
上述したルックアップテーブルの論理機能は、ノードＮ１〜Ｎ４に入力する信号に応じて決定される。
図１２における記号‘Ｐ１１’〜‘Ｐ４４’は、ノードＮ１〜Ｎ４に各種の信号を入力するためのビヤが作成される位置を示す。
位置Ｐ１１〜Ｐ４１には、ノードＮ１〜Ｎ４に電源電圧ＶＤＤを印加するためのビヤが作成される。
位置Ｐ１２〜Ｐ４２には、ノードＮ１〜Ｎ４に基準電位ＶＳＳを印加するためのビヤが作成される。
位置Ｐ１３〜Ｐ４３には、ノードＮ１〜Ｎ４と入力ノードＣとを接続するためのビヤが作成される。
位置Ｐ１４〜Ｐ４４には、ノードＮ１〜Ｎ４とインバータ回路の出力ノードＣｂとを接続するためのビヤが作成される。
インバータ回路ＩＮＶ５は、上述したルックアップテーブルの出力信号、すなわちインバータ回路ＩＮＶ４の出力信号を論理反転して、出力ノードＹｂに出力する。
トランジスタＱｎ７〜Ｑｎ１３は、回路セルの検査を行う動作モード（以降、テストモードと表記する。）において、上述したルックアップテーブルにテスト信号を入力するための回路を構成する。
トランジスタＱｎ７のドレインは、テスト信号の入力ノードＴａに接続され、そのソースは入力ノードＡに接続される。
トランジスタＱｎ８のドレインは、テスト信号の入力ノードＴｂに接続され、そのソースは入力ノードＢに接続される。
トランジスタＱｎ９のドレインは、テスト信号の入力ノードＴｃに接続され、そのソースは入力ノードＣに接続される。
トランジスタＱｎ７〜Ｑｎ９のゲートは、テストモードにおいてハイレベルに設定されるノードＴｍｏｄに共通接続される。
トランジスタＱｎ１０のドレインは、ノードＮ１に接続される。
トランジスタＱｎ１１のドレインは、ノードＮ２に接続される。
トランジスタＱｎ１２のドレインは、ノードＮ３に接続される。
トランジスタＱｎ１３のドレインは、ノードＮ４に接続される。
トランジスタＱｎ１０〜Ｑｎ１３のソースは、インバータ回路ＩＮＶ３の出力ノードＣｂに共通接続され、そのゲートは、ノードＴｍｏｄに共通接続される。
トランジスタＱｎ１４は、テストモードにおいて、上述したルックアップテーブルのテスト結果を示す信号を、検査出力線ＳＬに出力する。
トランジスタＱｎ１４のドレインは出力ノードＹｂに接続され、そのソースは検査出力線ＳＬに接続され、そのゲートは列選択線ＣＬに接続される。列選択線ＣＬが後述する列選択回路１０によってハイレベルに設定されると、トランジスタＱｎ１４がオン状態となり、出力ノードＹｂより出力される回路セルの出力信号がトランジスタＱｎ１４を介して検査出力線ＳＬに出力される。
上述した構成を有する回路セルによれば、位置Ｐ１１〜Ｐ４４のそれぞれにビヤを作成するか否かに応じて、その論理機能が決定される。
例えば、位置Ｐ１２，Ｐ２１，Ｐ３１，Ｐ４１にビヤを作成した場合、ノードＡおよびＢを入力とし、ノードＹｂを出力とする２入力のＮＡＮＤ回路が実現される。
すなわち、ノードＡがローレベルの場合、トランジスタＱｎ６がオンするとともに、トランジスタＱｎ３またはＱｎ４の何れか一方がオンする。そのため、インバータ回路ＩＮＶ４の入力は、トランジスタＱｎ３およびＱｎ６またはトランジスタＱｎ４およびＱｎ６を介して電源電圧ＶＤＤに駆動され、ノードＹｂはハイレベルになる。ノードＢがローレベルの場合、トランジスタＱｎ２およびＱｎ４がオンするとともに、トランジスタＱｎ５またはＱｎ６がオンする。そのため、インバータ回路ＩＮＶ４の入力は、トランジスタＱｎ２およびＱｎ５またはトランジスタＱｎ４およびＱｎ６を介して電源電圧ＶＤＤに駆動され、ノードＹｂはハイレベルになる。
ノードＡおよびＢが共にハイレベルの場合、トランジスタＱｎ１およびＱｎ５がオンし、トランジスタＱｎ６がオフするため、インバータ回路ＩＮＶ４の入力は、トランジスタＱｎ１およびＱｎ５を介して基準電位ＶＳＳに駆動され、ノードＹｂはローレベルになる。
このようにして、入力ノードＡまたはＢの何れか一方がローレベルのときに出力ノードＹｂがハイレベルになり、入力ノードＡおよびＢが両方ハイレベルのときに出力ノードＹｂがローレベルになるＮＡＮＤ機能が実現される。
また、ノードＴｍｏｄがハイレベルに設定されるテストモードにおいては、トランジスタＱｎ７〜Ｑｎ１３が全てオンする。これにより、回路セルの入力ノードＡ〜Ｂには、検査用の入力ノードＴａ〜Ｔｃから所定の検査信号が入力される。また、ノードＮ１〜Ｎ４の入力信号は、ノードＴｃから入力される信号に応じて、全てハイレベルまたは全てローレベルに設定される。
３入力ルックアップテーブル（Ｑｎ１〜Ｑｎ６，Ｑｐ１，ＩＮＶ１〜ＩＮＶ４）とインバータ回路ＩＮＶ５の論理機能は、入力ノードＴａ〜Ｔｃに入力される検査信号とノードＹｂより出力される検査結果の信号とを照合することによって、正常かどうかチェックされる。
図１３は、図１２に示す回路セルを有した本実施形態に係る半導体集積回路の配線構造の一例を示す図である。
図１３において、配線群ＬＡ１ａおよびＬＢ１ａは、本発明の第１配線群の一実施形態である。
配線群ＬＡ２ａおよびＬＢ２ａは、本発明の第２配線群の一実施形態である。
配線群ＬＡ１ａは、先に説明した図３における配線群ＬＡ１に対応しており、配線数が６本である点を除いて配線群ＬＡ１と同様な構造を有する。
配線群ＬＡ２ａは、先に説明した図３における配線群ＬＡ２に対応しており、配線数が６本である点を除いて配線群ＬＡ２と同様な構造を有する。
配線群ＬＢ１ａは、先に説明した図２における配線群ＬＢ１に対応しており、配線数が６本である点を除いて配線群ＬＢ１と同様な構造を有する。
配線群ＬＢ２ａは、先に説明した図２における配線群ＬＢ２に対応しており、配線数が６本である点を除いて配線群ＬＢ２と同様な構造を有する。
回路セルＣ＿１およびＣ＿３の領域には、配線群ＬＡ１ａおよびＬＢ２ａが形成される。回路セルＣ＿２およびＣ＿４の領域には、配線群ＬＡ２ａおよびＬＢ１ａが形成される。
また、図１３に示す配線構造では、上述した配線群の他に、回路セルの内部の素子を接続する各種の配線が配線群と同じ配線層に形成されている。
配線群ＬＡ１ａおよびＬＢ２ａが形成される回路セルＣ＿１およびＣ＿３の領域には、回路セルの入出力ノードにつながる配線ＬＵ１〜ＬＵ５と、プログラム用ノードにつながる配線ＬＵ６〜ＬＵ９と、回路セルの内部ノードにつながる配線ＬＵ１０およびＬＵ１１と、電源配線ＬＳ１およびＬＳ２とが形成される。
配線ＬＵ１，ＬＵ２，ＬＵ３，ＬＵ４，ＬＵ５は、それぞれ、入力ノードＡ，入力ノードＢ，入力ノードＣ，出力ノードＹｂ，出力ノードＹに接続される第ａ層の配線であり、この順序で列方向に並んで形成される。配線ＬＵ１〜ＬＵ５は、何れも行方向に伸びて形成されており、第（ａ＋１）層の配線群ＬＢ２ａと層間を隔てて交差する位置に配置される。
配線ＬＵ６，ＬＵ７，ＬＵ８，ＬＵ９は、それぞれ、論理機能のプログラム用ノードＮ１，Ｎ２，Ｎ３，Ｎ４に接続される第ａ層の配線であり、この順序で列方向に並んで形成される。配線ＬＵ６〜ＬＵ９は、何れも行方向に伸びて形成されており、第（ａ＋１）層の配線ＬＳ１，ＬＳ２，ＬＵ１０およびＬＵ１１と層間を隔てて交差する位置に配置される。
配線ＬＳ１は、回路セルに電源電圧ＶＤＤを供給するための第（ａ＋１）層の配線であり、列方向に延びて形成される。
配線ＬＳ２は、回路セルに基準電位ＶＳＳを供給するための第（ａ＋１）層の配線であり、列方向に延びて形成される。
配線ＬＵ１０は、入力ノードＣにつながる第（ａ＋１）層の配線であり、列方向に伸びて形成される。配線ＬＵ１０は、第ａ層の配線ＬＵ６〜ＬＵ９と層間を隔てて交差する位置に形成される。
配線ＬＵ１１は、インバータ回路ＩＮＶ３の出力ノードＣｂに接続される第（ａ＋１）層の配線であり、列方向に伸びて形成される。配線ＬＵ１１は、第ａ層の配線ＬＵ６〜ＬＵ９と層間を隔てて交差する位置に形成される。
配線群ＬＡ２ａおよびＬＢ１ａが形成される回路セルＣ＿２およびＣ＿４の領域には、回路セルの入出力ノードにつながる配線ＬＵ１２〜ＬＵ１６と、プログラム用ノードにつながる配線ＬＵ１７〜ＬＵ２０と、回路セルの内部ノードにつながる配線ＬＵ２１およびＬＵ２２と、電源配線ＬＳ３およびＬＳ４とが形成される。
配線ＬＵ１２，ＬＵ１３，ＬＵ１４，ＬＵ１５，ＬＵ１６は、それぞれ、入力ノードＡ，入力ノードＢ，入力ノードＣ，出力ノードＹｂ，出力ノードＹに接続される第（ａ＋１）層の配線であり、この順序で列方向に並んで形成される。配線ＬＵ１２〜ＬＵ１６は、何れも行方向に伸びて形成されており、第ａ層の配線群ＬＡ２ａと層間を隔てて交差する位置に配置される。
配線ＬＵ１７，ＬＵ１８，ＬＵ１９，ＬＵ２０は、それぞれ、論理機能のプログラム用ノードＮ１，Ｎ２，Ｎ３，Ｎ４に接続される第（ａ＋１）層の配線であり、この順序で列方向に並んで形成される。配線ＬＵ１７〜ＬＵ２０は、何れも行方向に伸びて形成されており、第ａ層の配線ＬＳ３，ＬＳ４，ＬＵ２１およびＬＵ２２と層間を隔てて交差する位置に配置される。
配線ＬＳ３は、回路セルに電源電圧ＶＤＤを供給するための第ａ層の配線であり、列方向に延びて形成される。配線ＬＳ３は、列方向に隣接する回路セルの配線ＬＳ１と層間を隔てて重なり合う部分を有しており、その重なり部分がビヤによって接続されている。
配線ＬＳ４は、回路セルに基準電位ＶＳＳを供給するための第ａ層の配線であり、列方向に延びて形成される。配線ＬＳ４は、列方向に隣接する回路セルの配線ＬＳ２と層間を隔てて重なり合う部分を有しており、その重なり部分がビヤによって接続されている。
配線ＬＵ２１は、入力ノードＣにつながる第ａ層の配線であり、列方向に伸びて形成される。配線ＬＵ２１は、第（ａ＋１）層の配線ＬＵ１７〜ＬＵ２０と層間を隔てて交差する位置に形成される。
配線ＬＵ２２は、インバータ回路ＩＮＶ３の出力ノードＣｂに接続される第ａ層の配線であり、列方向に伸びて形成される。配線ＬＵ２２は、第（ａ＋１）層の配線ＬＵ１７〜ＬＵ２０と層間を隔てて交差する位置に形成される。
図１４は、上述した配線構造における配線パターンの一例を示す図である。
図１４において、回路セルＣ＿１とＣ＿２は列方向、回路セルＣ＿２とＣ＿３は行方向、回路セルＣ＿３とＣ＿４は列方向、回路セルＣ＿４とＣ＿１は行方向にそれぞれ隣接している。
回路セルＣ＿１の配線ＬＵ４（出力ノードＹｂ）は、ビヤＶ１，配線群ＬＢ２ａ，ビヤＶ２，配線群ＬＡ２ａ，ビヤＶ３の経路を通じて、回路セルＣ＿２の配線ＬＵ１２（入力ノードＡ）に接続されるとともに、更に、このビヤＶ３につながる配線群ＬＡ２ａ，ビヤＶ４，配線群ＬＢ１ａ，ビヤＶ５，配線群ＬＡ１ａ，ビヤＶ６，配線群ＬＢ２ａ，ビヤＶ７の経路を通じて、回路セルＣ＿３の配線ＬＵ２（入力ノードＢ）に接続される。
すなわち図１４の例によれば、回路セルＣ＿１の出力ノードＹｂと回路セルＣ＿２の入力ノードＡおよび回路セルＣ＿３の入力ノードＢとを接続する配線パターンが、ビヤＶ１〜Ｖ７によって形成されている。
また、回路セルＣ＿２の配線ＬＵ１７（Ｎ１）は、ビヤＶ＿Ｐ１を介して配線ＬＳ４（ＶＳＳ）に接続され、配線ＬＵ１８〜ＬＵ２０（Ｎ２〜Ｎ４）は、ビヤＶ＿Ｐ２〜Ｖ＿Ｐ４を介して配線ＬＳ３（ＶＤＤ）に接続される。
これにより、位置Ｐ１２，Ｐ２１，Ｐ３１，Ｐ４１（図１２）にビヤを作成した場合と等価になるため、図１４の例に示す回路セルＣ＿２は、２入力ＮＡＮＤ回路と等価な論理機能を有する。
次に、本実施形態に係る半導体集積回路における回路セルの検査方法について説明する。
図１５は、回路セルの検査に係わる回路の一例を示す図であり、図１と図１５に示す同一符号は同一の構成要素を示す。
本実施形態に係る半導体集積回路は、回路セルの検査に係わる回路として、列選択回路１００と、プリチャージ回路２００と、センスアンプ３０１，３０２，３０３，・・・と、スキャンフリップフロップ４０１，４０２，４０３，・・・とを有する。
列選択回路１００は、回路の検査を行うテストモードにおいて、列選択線ＣＬ１，ＣＬ２，ＣＬ３・・・を順次にハイレベルに設定する。ただし、列選択線ＣＬ１，ＣＬ２，ＣＬ３・・・は、それぞれ、回路セルアレイの第１列，第２列，第３列，・・・に属する回路セルに共通に接続される。
列選択回路１００によって例えば第ｉ列の列選択線ＣＬｉがハイレベルに設定されると、この列選択線ＣＬｉに接続される回路セルにおいてトランジスタＱｎ１４がそれぞれオンする。その結果、第ｉ列の回路セルの検査結果を示す信号が検査出力線ＳＬ１，ＳＬ２，ＳＬ３，・・・へ出力される。
プリチャージ回路２００は、列選択回路１００において列選択線がハイレベルに設定される前に、検査出力線ＳＬ１，ＳＬ２，ＳＬ３，・・・を電源電圧ＶＤＤにプリチャージする。ただし、検査出力線ＳＬ１，ＳＬ２，ＳＬ３，・・・は、それぞれ、回路セルアレイの第１行，第２行，第３行，・・・に属する回路セルに共通に接続される。
センスアンプ３０１，３０２，３０３，・・・は、検査出力線ＳＬ１，ＳＬ２，ＳＬ３，・・・に出力される回路セルの検査結果の信号を増幅する。
スキャンフリップフロップ４０１，４０２，４０３，・・・は、センスアンプ３０１，３０２，３０３，・・・において増幅された検査結果の信号をラッチし、シリアルデータに変換して出力する。
図１６は、図１５に示す回路による検査処理の一例を図解したフローチャートである。
まず検査の開始時に、テスト対象の列を示す番号（以下、テスト列番号と表記する）、テスト信号のパターンを示す番号（以下、テストパターン番号と表記する）、テスト対象の行を示す番号（以下、テストビット番号と表記する）がそれぞれ'０'に初期化される（ステップＳＴ２０１〜ＳＴ２０３）。
次いで、テストパターン番号で示されるテスト信号が図示しない検査装置から回路セルに供給される。例えば図１２に示す回路セルの場合、入力端子Ｔａ，Ｔａ，Ｔｂ，Ｔｃに対して図示しない検査装置からテスト信号が供給される。また、各回路セルの端子Ｔｍｏｄがハイレベルに設定されるとともに、テスト列番号で示される列の列選択線が列選択回路１００によってハイレベルに設定される。
端子Ｔｍｏｄがハイレベルになると、検査装置のテスト信号は各回路セルに入力される。そして、各回路セルからは、このテスト信号に応じた検査結果の信号が出力される。
このとき、列選択線がハイレベルに設定された列の回路セルでは、トランジスタＱｎ１４がオン状態になる。出力端子Ｙ１ｂの信号は、トランジスタＱｎ１４を介して検査出力線ＳＬ１，ＳＬ２，ＳＬ３，・・・に出力される。検査出力線ＳＬ１，ＳＬ２，ＳＬ３，・・・の信号は、センスアンプ３０１，３０２，３０３，・・・において増幅され、スキャンフリップフロップ４０１，４０２，４０３，・・・にラッチされる（ステップＳＴ２０４）。
スキャンフリップフロップ４０１，４０２，４０３，・・・にラッチされるデータのうち、テストビット番号で示される行のデータが期待値と比較され（ステップＳＴ２０５）、期待値と異なる場合、このデータを出力した回路セルのブロックと列の情報が、欠陥を持つ回路セルの情報として記録される（ステップＳＴ２０６）。期待値と一致する場合は、スキャンフリップフロップ４０１，４０２，４０３，・・・のデータが１ビットシフトされ（ステップＳＴ２０７）、テストビット番号に'１'が加算される（ステップＳＴ２０８）。このとき、テストビット番号が所定の最大値（すなわち最後の行を示す番号）に達していない場合は、'１'を加算されたテストビット番号に対応する次の行のデータに対して、上述したステップＳＴ２０５〜ＳＴ２０８の処理が反復される。
テストビット番号が所定の最大値（すなわち最後の行を示す番号）に達していると判定された場合（ステップＳＴ２０９）、テストパターン番号に'１'が加算される（ステップＳＴ２１０）。このとき、テストパターン番号が所定の最大値（すなわち最後のパターンを示す番号）に達していない場合は、'１'を加算されたテストパターン番号に対応する次のテストパターンが図示しない検査装置において生成され、上述したステップＳＴ２０３〜ＳＴ２１０の処理が反復される。
テストパターン番号が所定の最大値（すなわち最後のパターンを示す番号）に達していると判定された場合（ステップＳＴ２１１）、テスト列番号に'１'が加算される。このとき、テスト列番号が所定の最大値（すなわち最後の列を示す番号）に達していない場合は、'１'を加算されたテスト列番号に対応する次の列が検査対象となる。すなわち、次の列の列選択信号が列選択回路１００によってハイレベルに設定され、上述したステップＳＴ２０２〜ＳＴ２１２の処理が反復される。
テスト列番号が所定の最大値（すなわち最後の列を示す番号）に達したと判定された場合（ステップＳＴ２１３）、全回路セルの検査が終了する。
以上、本発明の一実施形態を詳細に説明したが、本発明は上記の形態にのみ限定されるものではなく、種々のバリエーションを含んでいる。
上述した実施形態において配線のカスタマイズに用いられるビヤは、マスクを用いて形成してもよいし、ＥＢ装置等によってマスクを用いずに形成しても良い。
上述した実施形態では、同一列に属する第１配線群（ＬＡ１，ＬＢ１等）に含まれる第１配線が一様に等しい長さを有し、また、同一行に属する第２配線群（ＬＡ２，ＬＢ２等）に含まれる第２配線が一様に等しい長さを有する例を挙げているが、本発明はこれに限定されない。すなわち、同一列に属する第１配線群（ＬＡ１，ＬＢ１等）に含まれる第１配線の中に、長さの異なる配線が含まれていても良い。また、同一行に属する第２配線群（ＬＡ２，ＬＢ２等）に含まれる第２配線の中に、長さの異なる配線が含まれていても良い。
上述した実施形態では、同一列に属する第１配線群（ＬＡ１，ＬＢ１等）に含まれる第１配線の両端が列方向に揃っており、また、同一行に属する第２配線群（ＬＡ２，ＬＢ２等）に含まれる第２配線の両端が行方向に揃っている例を挙げているが、本発明はこれに限定されない。すなわち、同一列に属する第１配線群（ＬＡ１，ＬＢ１等）に含まれる第１配線（少なくとも一部）の２つの端部のうち、一方の端部のみが列方向に揃っていても良い。また、同一行に属する第２配線群（ＬＡ２，ＬＢ２等）に含まれる第２配線（少なくとも一部）の２つの端部のうち、一方の端部のみが行方向に揃っていても良い。
上述した実施形態では、行方向に伸びる第１配線群（ＬＡ１，ＬＢ１等）に含まれる第１配線の数が全ての行において等しく、また、列方向に伸びる第２配線群（ＬＡ２，ＬＢ２等）に含まれる第２配線の数が全ての列において等しい例を挙げているが、本発明はこれに限定されない。
例えば、同一行の第１配線群が互いに等しい数の第１配線を含み、異なる行の第１配線群が異なる数の第１配線を含むことも可能である。
同様に、同一列の第２配線群が互いに等しい数の第２配線を含み、異なる列の第２配線群が異なる数の第２配線を含むことも可能である。
図６では、図２に示す配線構造を３層に拡張する例を示しているが、これに限らず、この配線構造を４層以上に拡張することも可能である。また、図８に示す配線構造についても、３層以上に拡張可能である。
更には、図２に示す配線構造と図８に示す配線構造とを積み重ねる構造としても良い。
図８に示す配線構造では配線群ＬＤ２，ＬＥ２に含まれる一部の配線が２つの断片に分離されているが、これに限らず、２つ以上の断片に分離されていても良い。この場合、２つの行方向配線に挟まれた配線Ｌ３を、各断片の接続用の配線として、配線群ＬＤ１，ＬＥ１の内部にそれぞれ設ければ良い。これにより、各断片にビヤを形成して配線の乗換えを行うことが可能になり、列方向の配線のリソースを更に増やすことができる。
図１３に示す配線構造では、回路セル外部の接続を形成する配線群と、回路セル内部のプログラム用配線とが同一の配線層に形成されているが、本発明はこれに限定されない。回路セル内部のプログラム用配線は、例えば、回路セル外部の接続を形成する配線群より下層に形成しても良い。これにより、全ての回路セルの構造を同一にすることが可能になる。
上述の実施形態において示した具体的数値（配線の数、配線層の数など）は説明上の一例として挙げたものであり、これらの数値は他の任意の値に変更可能である。
本発明の実施形態に係る半導体集積回路の構成の一例を示す図である。 本実施形態に係る半導体集積回路における配線構造の第１の例を示す図である。 図２に示す配線構造における第ａ層の配線パターンの一例を示す。 図２に示す配線構造における第（ａ＋１）層の配線パターンの一例を示す。 図２に示す配線構造を用いて具体的な配線経路を形成した例を示す図である。 本実施形態に係る半導体集積回路における配線構造の第２の例を示す図である。 図６に示す配線構造における第（ａ＋２）層の配線パターンの一例を示す図である。 本実施形態に係る半導体集積回路における配線構造の第３の例を示す図である。 図８に示す配線構造における第ａ層の配線パターンの一例を示す。 図８に示す配線構造における第（ａ＋１）層の配線パターンの一例を示す。 図８に示す配線構造を用いて具体的な配線経路を形成した例を示す図である。 本実施形態に係る半導体集積回路の回路セルの構成例を示す図である。 図１２に示す回路セルを有した本実施形態に係る半導体集積回路の配線構造の一例を示す図である。 図１３に示す配線構造における配線パターンの一例を示す図である。 回路セルの検査に係わる回路の一例を示す図である。 図１５に示す回路による検査処理の一例を図解したフローチャートである。 ストラクチャードＡＳＩＣにおいて用いられる配線構造の一例を示す第１の図である。 ストラクチャードＡＳＩＣにおいて用いられる配線構造の一例を示す第２の図である。 ストラクチャードＡＳＩＣにおいて用いられる配線構造の一例を示す第３の図である。
符号の説明
Ｃ１１〜Ｃｍｎ…回路セル、ＬＡ１，ＬＡ１ａ，ＬＢ１，ＬＢ１ａ，ＬＣ１，ＬＤ１，ＬＥ１…配線群（第１配線群）、ＬＡ２，ＬＡ２ａ，ＬＢ２，ＬＢ２ａ，ＬＣ２，ＬＤ２，ＬＥ２…配線群（第２配線群）、Ｌ３…配線（第３配線）、Ｑｎ１〜Ｑｎ１４，Ｑｐ１…トランジスタ、ＩＮＶ１〜ＩＮＶ５…インバータ回路、Ｖ１〜Ｖ７…ビヤ、１００…列選択回路、２００…プリチャージ回路、３０１〜３０３…センスアンプ、４０１〜４０３…スキャンフリップフロップ。

Claims (10)

  1. 複数の配線層と、
    隣接する２つの配線層の配線同士を接続する少なくとも１つのビヤと
    を具備し、
    各々の配線層は、行列状に配列される複数の第１配線群および複数の第２配線群を有し、
    各々の第１配線群は、上記行列の行方向に伸び、上記行列の列方向に並ぶ複数の第１配線を含み、
    各々の第２配線群は、上記列方向に伸び、上記行方向に並ぶ複数の第２配線を含み、
    上記行列の各行および各列において、上記第１配線群と上記第２配線群とが交互に配列され、
    隣接する２つの配線層の層間を隔てて、上記第１配線群と上記第２配線群とが向かい合って配置され、
    上記層間を隔てて向かい合う上記第１配線群と上記第２配線群とが、上記ビヤを介して接続可能な交差部分を持ち、
    上記第１配線群と、当該第１配線群に上記層間を隔てて向かい合う第２配線群の行方向に隣接する第１配線群とが、上記ビヤを介して接続可能な重なり部分を持ち、
    上記第２配線群と、当該第２配線群に上記層間を隔てて向かい合う第１配線群の列方向に隣接する第２配線群とが、上記ビヤを介して接続可能な重なり部分を持つ、
    半導体集積回路。
  2. 上記行列の同一列に属する第１配線群に含まれる上記第１配線の少なくとも一部は、その２つの端部の少なくとも一方が上記列方向に揃っており、
    上記行列の同一行に属する第２配線群に含まれる上記第２配線の少なくとも一部は、その２つの端部の少なくとも一方が上記行方向に揃っている、
    請求項１に記載の半導体集積回路。
  3. 上記行列の同一列に属する第１配線群に含まれ、その端部が上記列方向に揃っている上記第１配線の少なくとも一部は、互いに共通の長さを有しており、
    上記行列の同一行に属する第２配線群に含まれ、その端部が上記行方向に揃っている上記第２配線の少なくとも一部は、互いに共通の長さを有している、
    請求項２に記載の半導体集積回路。
  4. 上記行列の同一行に属する第１配線群は、互いに等しい本数の上記第１配線を含み、
    上記行列の同一列に属する第２配線群は、互いに等しい本数の上記第２配線を含む、
    請求項１に記載の半導体集積回路。
  5. 上記行列の行方向および列方向に配列された複数の回路セルを有する、
    請求項１に記載の半導体集積回路。
  6. 上記複数の配線層は、隣接する第１配線層と第２配線層とを含み、
    上記第１配線層および上記第２配線層に含まれる各々の第１配線群は、所定の２つの第１配線の間に挟まれ、上記列方向に伸びる少なくとも１つの第３配線を更に有し、
    上記第１配線層および上記第２配線層に含まれる各々の第２配線群は、少なくとも２つの断片に分離された第２配線を含んでおり、
    上記第１配線層および上記第２配線層の一方に形成される上記第３配線と、他方に形成される上記第２配線の２つの断片とが、上記ビヤを介して接続可能な重なり部分を持つ、
    請求項１に記載の半導体集積回路。
  7. 上記行列の同一列に属する第１配線群に含まれる上記第１配線の少なくとも一部は、その２つの端部の少なくとも一方が上記列方向に揃っており、
    上記行列の同一行に属する第２配線群に含まれる上記第２配線の少なくとも一部は、その２つの端部の少なくとも一方が上記行方向に揃っている、
    請求項６に記載の半導体集積回路。
  8. 上記行列の同一列に属する第１配線群に含まれ、その端部が上記列方向に揃っている上記第１配線の少なくとも一部は、互いに共通の長さを有しており、
    上記行列の同一行に属する第２配線群に含まれ、その端部が上記行方向に揃っている上記第２配線の少なくとも一部は、互いに共通の長さを有している、
    請求項７に記載の半導体集積回路。
  9. 上記行列の同一行に属する第１配線群は、互いに等しい本数の上記第１配線を含み、
    上記行列の同一列に属する第２配線群は、互いに等しい本数の上記第２配線を含む、
    請求項６に記載の半導体集積回路。
  10. 上記行列の行方向および列方向に配列された複数の回路セルを有する、
    請求項６に記載の半導体集積回路。
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