JPH10189486A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH10189486A JPH10189486A JP9206310A JP20631097A JPH10189486A JP H10189486 A JPH10189486 A JP H10189486A JP 9206310 A JP9206310 A JP 9206310A JP 20631097 A JP20631097 A JP 20631097A JP H10189486 A JPH10189486 A JP H10189486A
- Authority
- JP
- Japan
- Prior art keywords
- drain
- source
- layer
- semiconductor substrate
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 74
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 239000012535 impurity Substances 0.000 claims abstract description 55
- 239000000758 substrate Substances 0.000 claims abstract description 52
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 35
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims abstract description 33
- 238000005530 etching Methods 0.000 claims abstract description 7
- 150000002500 ions Chemical class 0.000 claims description 13
- 238000005468 ion implantation Methods 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052710 silicon Inorganic materials 0.000 abstract description 8
- 239000010703 silicon Substances 0.000 abstract description 8
- 238000010438 heat treatment Methods 0.000 abstract description 7
- 229910052751 metal Inorganic materials 0.000 abstract description 6
- 239000002184 metal Substances 0.000 abstract description 6
- 230000002776 aggregation Effects 0.000 abstract description 4
- 230000003628 erosive effect Effects 0.000 abstract description 4
- 238000004220 aggregation Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 64
- 230000004888 barrier function Effects 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 239000003870 refractory metal Substances 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 241000255789 Bombyx mori Species 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 229910021341 titanium silicide Inorganic materials 0.000 description 3
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 238000005054 agglomeration Methods 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- -1 for example Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Ceramic Engineering (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 熱処理によりシリサイド又は配線金属の凝集
現象又は侵食現象により接合が侵害される現象を防止す
ることができ、かつ、シリサイドが基板から不純物を給
することにより発生するコンタクト抵抗の増加を防止す
ることができる半導体装置及びその製造方法を提供す
る。 【解決手段】 シリコン層２２と、シリコン層に形成さ
れた接合層２４と、シリコン層上に形成された絶縁層２
６をエッチングして形成されたコンタクトホール２８
と、接合層の表面に形成されたシリサイド層３２とを具
備し、接合層とシリコン層との界面に形成された第１不
純物層３０ａ又は接合層とコンタクトホールの底面との
間に形成された第２不純物層３０ｂのうち少なくともい
ずれかを有する。
現象又は侵食現象により接合が侵害される現象を防止す
ることができ、かつ、シリサイドが基板から不純物を給
することにより発生するコンタクト抵抗の増加を防止す
ることができる半導体装置及びその製造方法を提供す
る。 【解決手段】 シリコン層２２と、シリコン層に形成さ
れた接合層２４と、シリコン層上に形成された絶縁層２
６をエッチングして形成されたコンタクトホール２８
と、接合層の表面に形成されたシリサイド層３２とを具
備し、接合層とシリコン層との界面に形成された第１不
純物層３０ａ又は接合層とコンタクトホールの底面との
間に形成された第２不純物層３０ｂのうち少なくともい
ずれかを有する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、特にコンタクト部位から発生する漏れ
電流及びコンタクト抵抗の増加を防止できる半導体装置
及びその製造方法に関する。
製造方法に係り、特にコンタクト部位から発生する漏れ
電流及びコンタクト抵抗の増加を防止できる半導体装置
及びその製造方法に関する。
【０００２】
【従来の技術】半導体素子が高集積化されるに伴い、迅
速な動作速度を要する素子が引き続き開発されつつあ
る。特に、ＳＲＡＭ又は論理素子等の迅速な動作速度を
要する素子においては、ゲートとソース/ドレインの面
抵抗とコンタクト抵抗を下げるために、比抵抗の低い物
質として金属とシリコンとの熱処理化合物であるシリサ
イドを用いる傾向がある。特に、フォトエッチング工程
が要らないセリサイド(Self Aligned Silicide:salicid
e)が広く用いられている。
速な動作速度を要する素子が引き続き開発されつつあ
る。特に、ＳＲＡＭ又は論理素子等の迅速な動作速度を
要する素子においては、ゲートとソース/ドレインの面
抵抗とコンタクト抵抗を下げるために、比抵抗の低い物
質として金属とシリコンとの熱処理化合物であるシリサ
イドを用いる傾向がある。特に、フォトエッチング工程
が要らないセリサイド(Self Aligned Silicide:salicid
e)が広く用いられている。
【０００３】図１Ａ乃至図１Ｄは、従来のセリサイド工
程を用いた半導体装置の製造方法を説明するために示し
た断面図である。図１Ａを参照すると、まず半導体基板
２の活性領域にゲート絶縁膜４を介してポリシリコンゲ
ート電極６を形成した後、前記結果物上に絶縁物質を蒸
着する。次に、異方性エッチングを行い、前記ゲート電
極６の側壁にスぺーサ８を形成する。次いで、前記スぺ
ーサ８及びゲート電極６をイオン注入マスクとして前記
半導体基板に不純物イオンを注入することにより、半導
体基板２にソース/ドレイン１０を形成する。
程を用いた半導体装置の製造方法を説明するために示し
た断面図である。図１Ａを参照すると、まず半導体基板
２の活性領域にゲート絶縁膜４を介してポリシリコンゲ
ート電極６を形成した後、前記結果物上に絶縁物質を蒸
着する。次に、異方性エッチングを行い、前記ゲート電
極６の側壁にスぺーサ８を形成する。次いで、前記スぺ
ーサ８及びゲート電極６をイオン注入マスクとして前記
半導体基板に不純物イオンを注入することにより、半導
体基板２にソース/ドレイン１０を形成する。
【０００４】図１Ｂを参照すると、ソース/ドレイン１
０の形成された結果物の全面にチタン(Ti)又はコバルト
(Co)のような耐火性の金属１２を蒸着する。図１Ｃを参
照すると、前記耐火性の金属１２を熱処理して、チタン
シリサイド又はコバルトシリサイドのような前記耐火性
の金属とシリコンとの熱処理化合物のシリサイド１２
ａ,１２ｂを形成する。この際、シリサイドはシリコン
成分があるところのみに形成されるので、ソース/ドレ
イン１０の上部とゲート電極６の上部のみにシリサイド
１２ａ,１２ｂが形成される。その後、未反応の耐火性
の金属を取り除くと、ゲート電極とソース/ドレインの
上部のみにシリサイドが形成されるので、フォトエッチ
ング工程を追加せず所望の場所のみにシリサイドを形成
することができる。
０の形成された結果物の全面にチタン(Ti)又はコバルト
(Co)のような耐火性の金属１２を蒸着する。図１Ｃを参
照すると、前記耐火性の金属１２を熱処理して、チタン
シリサイド又はコバルトシリサイドのような前記耐火性
の金属とシリコンとの熱処理化合物のシリサイド１２
ａ,１２ｂを形成する。この際、シリサイドはシリコン
成分があるところのみに形成されるので、ソース/ドレ
イン１０の上部とゲート電極６の上部のみにシリサイド
１２ａ,１２ｂが形成される。その後、未反応の耐火性
の金属を取り除くと、ゲート電極とソース/ドレインの
上部のみにシリサイドが形成されるので、フォトエッチ
ング工程を追加せず所望の場所のみにシリサイドを形成
することができる。
【０００５】前記ゲート電極６の上部のシリサイド１２
ａはゲート電極の面抵抗を減少させる役割を果たし、ソ
ース/ドレイン１０の表面に形成されたシリサイド１２
ｂは前記ソース/ドレインと配線層との接触抵抗を減少
させる役割を果たす。図１Ｄを参照すると、結果物上に
平坦化された層間絶縁膜１４を形成した後、フォトエッ
チング工程を行い、前記層間絶縁膜にゲート電極又はソ
ース/ドレインと上部導電層を接続させるためのコンタ
クトホールを形成し、後続工程を通常の方法により施
す。
ａはゲート電極の面抵抗を減少させる役割を果たし、ソ
ース/ドレイン１０の表面に形成されたシリサイド１２
ｂは前記ソース/ドレインと配線層との接触抵抗を減少
させる役割を果たす。図１Ｄを参照すると、結果物上に
平坦化された層間絶縁膜１４を形成した後、フォトエッ
チング工程を行い、前記層間絶縁膜にゲート電極又はソ
ース/ドレインと上部導電層を接続させるためのコンタ
クトホールを形成し、後続工程を通常の方法により施
す。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
セリサイド工程を用いる場合には、後続の熱工程で多く
の制約を受けるようになる。すなわち、シリサイデーシ
ョン工程の後に熱工程が過度に行われると、次のような
問題が発生する。第１に、図２に示したように、ソース
/ドレイン１０と障壁層１６、又は障壁層１６の無い場
合には配線層１８が接触するコンタクト部位で、シリサ
イドの凝集現象又は侵食現象が発生し、ソース/ドレイ
ン１０と基板２との界面部位が侵害される現象が発生す
る(参照符号'Ａ')。このようにソース/ドレイン領域と
半導体基板との界面における侵害現象は、接合漏れ電流
を招き、過度の漏れ電流は製品の電力消耗を増加させる
と共に信頼性を落とす要因となる。
セリサイド工程を用いる場合には、後続の熱工程で多く
の制約を受けるようになる。すなわち、シリサイデーシ
ョン工程の後に熱工程が過度に行われると、次のような
問題が発生する。第１に、図２に示したように、ソース
/ドレイン１０と障壁層１６、又は障壁層１６の無い場
合には配線層１８が接触するコンタクト部位で、シリサ
イドの凝集現象又は侵食現象が発生し、ソース/ドレイ
ン１０と基板２との界面部位が侵害される現象が発生す
る(参照符号'Ａ')。このようにソース/ドレイン領域と
半導体基板との界面における侵害現象は、接合漏れ電流
を招き、過度の漏れ電流は製品の電力消耗を増加させる
と共に信頼性を落とす要因となる。
【０００７】第２に、通常、シリサイドはシリサイデー
ション過程のみならず後続の熱処理工程の間に基板から
多量の不純物を吸収するようになる。特に、多量のホウ
素を吸収するので、配線層とＰ型の不純物が高濃度でド
ーピングされているソース/ドレインとの界面では、シ
リサイドのホウ素の吸収によりホウ素の濃度が落ちてコ
ンタクト抵抗が増加する結果を招く。このようなコンタ
クト抵抗の増加は製品の動作速度を低下させる主要因と
なる。
ション過程のみならず後続の熱処理工程の間に基板から
多量の不純物を吸収するようになる。特に、多量のホウ
素を吸収するので、配線層とＰ型の不純物が高濃度でド
ーピングされているソース/ドレインとの界面では、シ
リサイドのホウ素の吸収によりホウ素の濃度が落ちてコ
ンタクト抵抗が増加する結果を招く。このようなコンタ
クト抵抗の増加は製品の動作速度を低下させる主要因と
なる。
【０００８】前述した２つの問題点はメモリ素子の製造
工程と同様に、配線層の形成後に熱処理工程を伴うキャ
パシタの製造工程において特に著しく現れる。本発明
は、前記のような問題点を解決するために案出されたも
のであり、接合漏れ電流及び接触抵抗の増加の問題を同
時に解決できる構造の半導体装置を提供するにその目的
がある。
工程と同様に、配線層の形成後に熱処理工程を伴うキャ
パシタの製造工程において特に著しく現れる。本発明
は、前記のような問題点を解決するために案出されたも
のであり、接合漏れ電流及び接触抵抗の増加の問題を同
時に解決できる構造の半導体装置を提供するにその目的
がある。
【０００９】叉、本発明の他の目的は前記半導体装置の
好適な製造方法を提供するにある。
好適な製造方法を提供するにある。
【００１０】
【課題を解決するための手段】前記目的を達成するため
に、本発明による半導体装置は、半導体基板と、前記半
導体基板に形成されたソース/ドレインと、前記半導体
基板上に形成された絶縁層に形成され、前記ソース/ド
レインの一部を露出させるコンタクトホールと、前記ソ
ース/ドレインの表面に形成されたシリサイド層とを具
備し、前記ソース/ドレインと前記半導体基板との界面
に形成された第１不純物層と、前記第１不純物層と前記
コンタクトホールの底面との間に形成された第２不純物
層とのうち少なくともいずれかを有することを特徴とす
る。
に、本発明による半導体装置は、半導体基板と、前記半
導体基板に形成されたソース/ドレインと、前記半導体
基板上に形成された絶縁層に形成され、前記ソース/ド
レインの一部を露出させるコンタクトホールと、前記ソ
ース/ドレインの表面に形成されたシリサイド層とを具
備し、前記ソース/ドレインと前記半導体基板との界面
に形成された第１不純物層と、前記第１不純物層と前記
コンタクトホールの底面との間に形成された第２不純物
層とのうち少なくともいずれかを有することを特徴とす
る。
【００１１】ここで、前記半導体基板は、単結晶シリコ
ン層、多結晶シリコン層及び非晶質シリコン層のうちの
いずれかである。また、前記半導体基板はＮ型であり、
前記ソース/ドレインはＰ+型であり、前記第１不純物層
は前記ソース/ドレインと同一な導電型の不純物が１×
１０14〜１×１０16イオン/cm2程度の濃度でドーピング
されている。また、前記シリサイド層は前記ソース/ド
レインの表面に形成される。
ン層、多結晶シリコン層及び非晶質シリコン層のうちの
いずれかである。また、前記半導体基板はＮ型であり、
前記ソース/ドレインはＰ+型であり、前記第１不純物層
は前記ソース/ドレインと同一な導電型の不純物が１×
１０14〜１×１０16イオン/cm2程度の濃度でドーピング
されている。また、前記シリサイド層は前記ソース/ド
レインの表面に形成される。
【００１２】前記他の目的を達成するために、本発明に
よる半導体装置の製造方法は、第１導電型の半導体基板
に第２導電型のソース/ドレインを形成する工程と、前
記半導体基板上に絶縁層を形成する工程と、前記絶縁層
をエッチングして前記ソース/ドレインを露出させるコ
ンタクトホールを形成する工程と、前記コンタクトホー
ルを通して、前記ソース/ドレインと半導体基板との界
面部位及び/又は前記界面部位とコンタクトホールの底
面との間に、それぞれ投射範囲(Rp)を有する第２導電型
の不純物層を形成する工程と、前記ソース/ドレインの
表面にシリサイド層を形成する工程と、前記結果物上に
導電物質を蒸着した後、パタニングすることにより、前
記ソース/ドレインと接触する配線層を形成する工程と
を具備することを特徴とする。
よる半導体装置の製造方法は、第１導電型の半導体基板
に第２導電型のソース/ドレインを形成する工程と、前
記半導体基板上に絶縁層を形成する工程と、前記絶縁層
をエッチングして前記ソース/ドレインを露出させるコ
ンタクトホールを形成する工程と、前記コンタクトホー
ルを通して、前記ソース/ドレインと半導体基板との界
面部位及び/又は前記界面部位とコンタクトホールの底
面との間に、それぞれ投射範囲(Rp)を有する第２導電型
の不純物層を形成する工程と、前記ソース/ドレインの
表面にシリサイド層を形成する工程と、前記結果物上に
導電物質を蒸着した後、パタニングすることにより、前
記ソース/ドレインと接触する配線層を形成する工程と
を具備することを特徴とする。
【００１３】叉、第１導電型の半導体基板に不純物イオ
ンを注入して第２導電型のソース/ドレインを形成する
工程と、前記半導体基板上に絶縁層を形成する工程と、
前記絶縁層をエッチングして前記ソース/ドレインを露
出させるコンタクトホールを形成する工程と、前記ソー
ス/ドレインの表面にシリサイド層を形成する工程と、
前記コンタクトホールを通して、前記ソース/ドレイン
と半導体基板との界面部位及び/又は前記界面部位とコ
ンタクトホールの底面との間に、それぞれ投射範囲(Rp)
を有する第２導電型の不純物層を形成する工程と、前記
結果物上に導電物質を蒸着した後、パタニングすること
により、前記ソース/ドレインと接触する配線層を形成
する工程とを具備することを特徴とする。
ンを注入して第２導電型のソース/ドレインを形成する
工程と、前記半導体基板上に絶縁層を形成する工程と、
前記絶縁層をエッチングして前記ソース/ドレインを露
出させるコンタクトホールを形成する工程と、前記ソー
ス/ドレインの表面にシリサイド層を形成する工程と、
前記コンタクトホールを通して、前記ソース/ドレイン
と半導体基板との界面部位及び/又は前記界面部位とコ
ンタクトホールの底面との間に、それぞれ投射範囲(Rp)
を有する第２導電型の不純物層を形成する工程と、前記
結果物上に導電物質を蒸着した後、パタニングすること
により、前記ソース/ドレインと接触する配線層を形成
する工程とを具備することを特徴とする。
【００１４】ここで、前記半導体基板は、単結晶シリコ
ン層、多結晶シリコン層及び非晶質シリコン層のうちい
ずれかである。また、前記半導体基板はＮ型であり、前
記ソース/ドレインはＰ+型であり、前記不純物層はＢＦ
2又はＢを１×１０14〜１×１０16イオン/cm2程度の濃
度でイオン注入することにより形成される。 叉、ソース/ドレインの表面に形成されたシリサイド層
を介して、前記ソース/ドレインと接触する配線層が形
成される半導体装置の製造方法であって、前記シリサイ
ド層を介して前記ソース/ドレインと接触する配線層を
形成する前に、前記ソース/ドレインを露出させるコン
タクトホールを通して、前記ソース/ドレインと半導体
基板との界面部位及び/又は前記界面部位とコンタクト
ホールの底面との間に、それぞれ投射範囲(Rp)を有する
不純物層を形成することを特徴とする。
ン層、多結晶シリコン層及び非晶質シリコン層のうちい
ずれかである。また、前記半導体基板はＮ型であり、前
記ソース/ドレインはＰ+型であり、前記不純物層はＢＦ
2又はＢを１×１０14〜１×１０16イオン/cm2程度の濃
度でイオン注入することにより形成される。 叉、ソース/ドレインの表面に形成されたシリサイド層
を介して、前記ソース/ドレインと接触する配線層が形
成される半導体装置の製造方法であって、前記シリサイ
ド層を介して前記ソース/ドレインと接触する配線層を
形成する前に、前記ソース/ドレインを露出させるコン
タクトホールを通して、前記ソース/ドレインと半導体
基板との界面部位及び/又は前記界面部位とコンタクト
ホールの底面との間に、それぞれ投射範囲(Rp)を有する
不純物層を形成することを特徴とする。
【００１５】本発明によると、ソース/ドレインと半導
体基板との界面部位に前記ソース/ドレインを取り囲む
不純物層が形成されているため、熱処理によりシリサイ
ド又は配線金属の凝集現象又は蚕食現象が発生しても、
ソース/ドレインと半導体基板との界面が侵害されるこ
とを防止できるので、漏れ電流が防止できる。かつ、接
合層とコンタクトホールの底面との間に形成された不純
物層により、シリサイドが基板から不純物を吸収するこ
とにより発生するコンタクト抵抗の増加を防止すること
ができる。
体基板との界面部位に前記ソース/ドレインを取り囲む
不純物層が形成されているため、熱処理によりシリサイ
ド又は配線金属の凝集現象又は蚕食現象が発生しても、
ソース/ドレインと半導体基板との界面が侵害されるこ
とを防止できるので、漏れ電流が防止できる。かつ、接
合層とコンタクトホールの底面との間に形成された不純
物層により、シリサイドが基板から不純物を吸収するこ
とにより発生するコンタクト抵抗の増加を防止すること
ができる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を添付
した図面に基づき詳細に説明する。図３Ａ乃至図３Ｃ
は、本実施の形態による半導体装置の製造方法を説明す
るための断面図である。図３Ａを参照すると、通常の製
造工程を適用して半導体基板２２の活性領域にゲート電
極(図示せず)とソース/ドレイン２４を具備するトラン
ジスタを形成した後、その結果物上に前記トランジスタ
を他の導電層と絶縁させるための層間絶縁層２６を形成
する。次いで、ソース/ドレイン２４上の前記層間絶縁
層２６をエッチングして前記ソース/ドレイン２４と上
部導電層(図示せず)とを連結するためのコンタクトホー
ル２８を形成する。
した図面に基づき詳細に説明する。図３Ａ乃至図３Ｃ
は、本実施の形態による半導体装置の製造方法を説明す
るための断面図である。図３Ａを参照すると、通常の製
造工程を適用して半導体基板２２の活性領域にゲート電
極(図示せず)とソース/ドレイン２４を具備するトラン
ジスタを形成した後、その結果物上に前記トランジスタ
を他の導電層と絶縁させるための層間絶縁層２６を形成
する。次いで、ソース/ドレイン２４上の前記層間絶縁
層２６をエッチングして前記ソース/ドレイン２４と上
部導電層(図示せず)とを連結するためのコンタクトホー
ル２８を形成する。
【００１７】次に、前記コンタクトホール２８を通して
前記半導体基板２２にソース/ドレイン２４の導電型と
同一な導電型の不純物イオンを１次注入して、第１不純
物層３０ａを形成する。この際、前記不純物イオンの注
入時にソース/ドレイン２４と半導体基板２２との界面
又はその下に不純物イオンの投射範囲(Ｒｐ)が位置する
ように注入エネルギーを適切に調節する。即ち、通常の
高集積回路(ＶＬＳＩ)のソース/ドレインの接合深さ(ｔ
1)が0.1μm〜1.0μm程度なので、前記イオン注入時に注
入エネルギーを適切に調節することにより、ソース/ド
レイン２４と基板２２との界面部位の不純物の濃度を高
め、ソース/ドレインの接合深さを長くする。例えば、
前記ソース/ドレイン２４がＰ型の不純物にてドーピン
グされていれば、Ｐ型の不純物のＢＦ2又はＢを１×１
０14〜１×１０16イオン/cm2程度のドーズ及び６０Ｋｅ
Ｖ程度のエネルギーで注入する。
前記半導体基板２２にソース/ドレイン２４の導電型と
同一な導電型の不純物イオンを１次注入して、第１不純
物層３０ａを形成する。この際、前記不純物イオンの注
入時にソース/ドレイン２４と半導体基板２２との界面
又はその下に不純物イオンの投射範囲(Ｒｐ)が位置する
ように注入エネルギーを適切に調節する。即ち、通常の
高集積回路(ＶＬＳＩ)のソース/ドレインの接合深さ(ｔ
1)が0.1μm〜1.0μm程度なので、前記イオン注入時に注
入エネルギーを適切に調節することにより、ソース/ド
レイン２４と基板２２との界面部位の不純物の濃度を高
め、ソース/ドレインの接合深さを長くする。例えば、
前記ソース/ドレイン２４がＰ型の不純物にてドーピン
グされていれば、Ｐ型の不純物のＢＦ2又はＢを１×１
０14〜１×１０16イオン/cm2程度のドーズ及び６０Ｋｅ
Ｖ程度のエネルギーで注入する。
【００１８】次に、前記コンタクトホール２８を通して
第１不純物層３０ａとコンタクトホール２８の底面との
間に不純物イオンの投射範囲(Ｒｐ)が位置するように、
３０ＫｅＶ程度のエネルギーで２次不純物イオンを注入
して、第２不純物層３０ｂを形成する。参照符号'ｔ2'
は第２不純物層３０ｂの深さのことを示す。前記１次及
び２次イオン注入工程の順番は交代しても良く、次の段
階で説明されるシリサイデーション工程の後に行っても
差し支えない。このようにシリサイデーション工程の後
に第１及び第２不純物層を形成するためのイオン注入を
行う場合には、注入される不純物がソース/ドレイン２
４の表面に形成されたシリサイド層を通過して適切なＲ
ｐ値を有するように注入エネルギーを調節しなければな
らない。
第１不純物層３０ａとコンタクトホール２８の底面との
間に不純物イオンの投射範囲(Ｒｐ)が位置するように、
３０ＫｅＶ程度のエネルギーで２次不純物イオンを注入
して、第２不純物層３０ｂを形成する。参照符号'ｔ2'
は第２不純物層３０ｂの深さのことを示す。前記１次及
び２次イオン注入工程の順番は交代しても良く、次の段
階で説明されるシリサイデーション工程の後に行っても
差し支えない。このようにシリサイデーション工程の後
に第１及び第２不純物層を形成するためのイオン注入を
行う場合には、注入される不純物がソース/ドレイン２
４の表面に形成されたシリサイド層を通過して適切なＲ
ｐ値を有するように注入エネルギーを調節しなければな
らない。
【００１９】図３Ｂを参照すると、シリサイドを形成す
るために、結果物上に耐火性の金属、例えばチタン(Ｔ
ｉ)を５００オングストローム以内の厚みで蒸着した
後、熱処理を通して基板のシリコン(Ｓｉ)とチタン(Ｔ
ｉ)の熱処理化合物であるチタンシリサイド(ＴｉＳｉ2)
３２を形成する。そして、反応せず残留するチタンを硫
酸にてストリップする。この際、シリサイデーションに
より消耗されるシリコンの厚みは５００オングストロー
ム程度であり、前記第２不純物層３０ｂのＲｐがコンタ
クトホールの底面と第１不純物層３０ａとの間に位置す
るように適切に調節されている。従って、シリサイドが
基板から不純物を吸収することにより発生するコンタク
ト抵抗の増加を防止することができる。
るために、結果物上に耐火性の金属、例えばチタン(Ｔ
ｉ)を５００オングストローム以内の厚みで蒸着した
後、熱処理を通して基板のシリコン(Ｓｉ)とチタン(Ｔ
ｉ)の熱処理化合物であるチタンシリサイド(ＴｉＳｉ2)
３２を形成する。そして、反応せず残留するチタンを硫
酸にてストリップする。この際、シリサイデーションに
より消耗されるシリコンの厚みは５００オングストロー
ム程度であり、前記第２不純物層３０ｂのＲｐがコンタ
クトホールの底面と第１不純物層３０ａとの間に位置す
るように適切に調節されている。従って、シリサイドが
基板から不純物を吸収することにより発生するコンタク
ト抵抗の増加を防止することができる。
【００２０】図３Ｃを参照すると、シリサイドの形成さ
れた結果物上に基板と配線層との相互拡散等の反応を防
止するための障壁物質、例えばチタンナイトライド(Ｔ
ｉＮ)を５００オングストローム程度の厚みで蒸着して
障壁層３４を形成する。次に、配線金属、例えばタング
ステン(Ｗ)又はアルミニウム(Ａｌ)を蒸着して熱処理し
た後、パタニングすることにより配線層３６を形成す
る。
れた結果物上に基板と配線層との相互拡散等の反応を防
止するための障壁物質、例えばチタンナイトライド(Ｔ
ｉＮ)を５００オングストローム程度の厚みで蒸着して
障壁層３４を形成する。次に、配線金属、例えばタング
ステン(Ｗ)又はアルミニウム(Ａｌ)を蒸着して熱処理し
た後、パタニングすることにより配線層３６を形成す
る。
【００２１】図示したように、後続熱処理によりシリサ
イド又は配線金属の凝集現象又は侵食現象が発生して
も、第１不純物層３０ａと第２不純物層３０ｂとが適切
な位置に形成されているため、ソース/ドレインと半導
体基板との界面部位が侵害されることを防止できる(参
照符号'Ｂ')。本発明は前記実施例に限られず、本発明
が属した技術的思想内で当分野において通常の知識を有
する者により多くの変形が可能であることは明らかであ
る。
イド又は配線金属の凝集現象又は侵食現象が発生して
も、第１不純物層３０ａと第２不純物層３０ｂとが適切
な位置に形成されているため、ソース/ドレインと半導
体基板との界面部位が侵害されることを防止できる(参
照符号'Ｂ')。本発明は前記実施例に限られず、本発明
が属した技術的思想内で当分野において通常の知識を有
する者により多くの変形が可能であることは明らかであ
る。
【００２２】
【発明の効果】以上、本発明によると、ソース/ドレイ
ンと半導体基板との界面部位に前記ソース/ドレインを
取り囲むように第１不純物層が形成されているため、シ
リサイドの形成後に熱処理によりシリサイド又は配線金
属の凝集現象又は蚕食現象が発生しても、接合が侵害さ
れる現象を防止できる。よって、漏れ電流を防止するこ
とができる。
ンと半導体基板との界面部位に前記ソース/ドレインを
取り囲むように第１不純物層が形成されているため、シ
リサイドの形成後に熱処理によりシリサイド又は配線金
属の凝集現象又は蚕食現象が発生しても、接合が侵害さ
れる現象を防止できる。よって、漏れ電流を防止するこ
とができる。
【００２３】また、第１不純物層とコンタクトホールの
底面との間に形成された第２不純物層３０ｂにより、シ
リサイドが基板から不純物を吸収することにより発生す
るコンタクト抵抗の増加を防止することができる。
底面との間に形成された第２不純物層３０ｂにより、シ
リサイドが基板から不純物を吸収することにより発生す
るコンタクト抵抗の増加を防止することができる。
【図１Ａ】従来のセリサイド工程を用いた半導体装置の
製造方法を説明するために示した断面図である。
製造方法を説明するために示した断面図である。
【図１Ｂ】従来のセリサイド工程を用いた半導体装置の
製造方法を説明するために示した断面図である。
製造方法を説明するために示した断面図である。
【図１Ｃ】従来のセリサイド工程を用いた半導体装置の
製造方法を説明するために示した断面図である。
製造方法を説明するために示した断面図である。
【図１Ｄ】従来のセリサイド工程を用いた半導体装置の
製造方法を説明するために示した断面図である。
製造方法を説明するために示した断面図である。
【図２】シリサイド又は配線層の凝集現象又は蚕食現象
によりソース/ドレインと基板との界面部位で侵害現象
が発生したことを示す断面図である。
によりソース/ドレインと基板との界面部位で侵害現象
が発生したことを示す断面図である。
【図３Ａ】本実施の形態による半導体装置の製造方法を
説明するための断面図である。
説明するための断面図である。
【図３Ｂ】本実施の形態による半導体装置の製造方法を
説明するための断面図である。
説明するための断面図である。
【図３Ｃ】本実施の形態による半導体装置の製造方法を
説明するための断面図である。
説明するための断面図である。
２２ 半導体基板 ２４ ソース/ドレイン ２６ 層間絶縁層 ２８ コンタクトホール ３０ａ 第１不純物層 ３０ｂ 第２不純物層 ３２ チタンシリサイド ３４ 障壁層 ３６ 配線層
Claims (8)
- 【請求項１】 半導体基板と、 前記半導体基板に形成されたソース/ドレインと、 前記半導体基板上に形成された絶縁層に形成され、前記
ソース/ドレインの一部を露出させるコンタクトホール
と、 前記ソース/ドレインの表面に形成されたシリサイド層
とを具備し、 前記ソース/ドレインと前記半導体基板との界面に形成
された第１不純物層と、前記第１不純物層と前記コンタ
クトホールの底面との間に形成された第２不純物層との
うち少なくともいずれかを有することを特徴とする半導
体装置。 - 【請求項２】 前記半導体基板は、単結晶シリコン層、
多結晶シリコン層及び非晶質シリコン層のうちのいずれ
かであることを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】 前記半導体基板はＮ型であり、前記ソー
ス/ドレインはＰ+型であり、前記第１不純物層は前記ソ
ース/ドレインと同一な導電型の不純物が１×１０14〜
１×１０16イオン/cm2程度の濃度でドーピングされてい
ることを特徴とする請求項１に記載の半導体装置。 - 【請求項４】 第１導電型の半導体基板に第２導電型の
ソース/ドレインを形成する工程と、 前記半導体基板上に絶縁層を形成する工程と、 前記絶縁層をエッチングして前記ソース/ドレインを露
出させるコンタクトホールを形成する工程と、 前記コンタクトホールを通して、前記ソース/ドレイン
と半導体基板との界面部位及び/又は前記界面部位とコ
ンタクトホールの底面との間に、それぞれ投射範囲(Rp)
を有する第２導電型の不純物層を形成する工程と、 前記ソース/ドレインの表面にシリサイド層を形成する
工程と、 前記結果物上に導電物質を蒸着した後、パタニングする
ことにより、前記ソース/ドレインと接触する配線層を
形成する工程とを具備することを特徴とする半導体装置
の製造方法。 - 【請求項５】 第１導電型の半導体基板に不純物イオン
を注入して第２導電型のソース/ドレインを形成する工
程と、 前記半導体基板上に絶縁層を形成する工程と、 前記絶縁層をエッチングして前記ソース/ドレインを露
出させるコンタクトホールを形成する工程と、 前記ソース/ドレインの表面にシリサイド層を形成する
工程と、 前記コンタクトホールを通して、前記ソース/ドレイン
と半導体基板との界面部位及び/又は前記界面部位とコ
ンタクトホールの底面との間に、それぞれ投射範囲(Rp)
を有する第２導電型の不純物層を形成する工程と、 前記結果物上に導電物質を蒸着した後、パタニングする
ことにより、前記ソース/ドレインと接触する配線層を
形成する工程とを具備することを特徴とする半導体装置
の製造方法。 - 【請求項６】 前記半導体基板は、単結晶シリコン層、
多結晶シリコン層及び非晶質シリコン層のうちいずれか
であることを特徴とする請求項４または５に記載の半導
体装置の製造方法。 - 【請求項７】 前記半導体基板はＮ型であり、前記ソー
ス/ドレインはＰ+型であり、前記不純物層はＢＦ2又は
Ｂを１×１０14〜１×１０16イオン/cm2程度の濃度でイ
オン注入することにより形成されることを特徴とする請
求項４または５に記載の半導体装置の製造方法。 - 【請求項８】 ソース/ドレインの表面に形成されたシリ
サイド層を介して、前記ソース/ドレインと接触する配
線層が形成される半導体装置の製造方法であって、 前記シリサイド層を介して前記ソース/ドレインと接触
する配線層を形成する前に、前記ソース/ドレインを露
出させるコンタクトホールを通して、前記ソース/ドレ
インと半導体基板との界面部位及び/又は前記界面部位
とコンタクトホールの底面との間に、それぞれ投射範囲
(Rp)を有する不純物層を形成することを特徴とする半導
体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR96-33045 | 1996-08-08 | ||
| KR1019960033045A KR100190073B1 (ko) | 1996-08-08 | 1996-08-08 | 플럭 이온주입을 이용한 반도체장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10189486A true JPH10189486A (ja) | 1998-07-21 |
| JP3686220B2 JP3686220B2 (ja) | 2005-08-24 |
Family
ID=19469114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20631097A Expired - Fee Related JP3686220B2 (ja) | 1996-08-08 | 1997-07-31 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6025617A (ja) |
| JP (1) | JP3686220B2 (ja) |
| KR (1) | KR100190073B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100357186B1 (ko) * | 2000-11-02 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 형성방법 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5725739A (en) * | 1996-07-08 | 1998-03-10 | Micron Technology, Inc. | Low angle, low energy physical vapor deposition of alloys |
| US6376343B1 (en) * | 2001-02-15 | 2002-04-23 | Advanced Micro Devices, Inc. | Reduction of metal silicide/silicon interface roughness by dopant implantation processing |
| KR100458086B1 (ko) * | 2002-09-24 | 2004-11-26 | 주식회사 하이닉스반도체 | 반도체소자의 콘택 형성 방법 및 그를 이용한 피모스소자의 제조 방법 |
| US8975672B2 (en) | 2011-11-09 | 2015-03-10 | United Microelectronics Corp. | Metal oxide semiconductor transistor and manufacturing method thereof |
| CN103117296B (zh) * | 2011-11-17 | 2017-10-27 | 联华电子股份有限公司 | 金属氧化物半导体晶体管与其形成方法 |
| CN113471158B (zh) * | 2021-06-30 | 2022-07-19 | 武汉新芯集成电路制造有限公司 | 半导体器件及其制作方法、芯片 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2715929B2 (ja) * | 1994-08-18 | 1998-02-18 | 日本電気株式会社 | 半導体集積回路装置 |
| JP3298601B2 (ja) * | 1994-09-14 | 2002-07-02 | 住友電気工業株式会社 | 電界効果トランジスタおよびその製造方法 |
| US5719425A (en) * | 1996-01-31 | 1998-02-17 | Micron Technology, Inc. | Multiple implant lightly doped drain (MILDD) field effect transistor |
-
1996
- 1996-08-08 KR KR1019960033045A patent/KR100190073B1/ko not_active IP Right Cessation
-
1997
- 1997-07-24 US US08/899,554 patent/US6025617A/en not_active Expired - Lifetime
- 1997-07-31 JP JP20631097A patent/JP3686220B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-26 US US09/084,144 patent/US6117773A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100357186B1 (ko) * | 2000-11-02 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100190073B1 (ko) | 1999-06-01 |
| KR19980014188A (ko) | 1998-05-15 |
| US6025617A (en) | 2000-02-15 |
| US6117773A (en) | 2000-09-12 |
| JP3686220B2 (ja) | 2005-08-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6281064B1 (en) | Method for providing dual work function doping and protective insulating cap | |
| US6545360B1 (en) | Semiconductor device and manufacturing method thereof | |
| JP3025478B2 (ja) | 半導体装置およびその製造方法 | |
| JPH08298249A (ja) | 集積回路におけるランディングパッド構成体の製造方法 | |
| JP2585140B2 (ja) | 半導体装置の配線接触構造 | |
| US4822754A (en) | Fabrication of FETs with source and drain contacts aligned with the gate electrode | |
| US4737831A (en) | Semiconductor device with self-aligned gate structure and manufacturing process thereof | |
| JPH06151736A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH04333258A (ja) | 半導体装置の製造方法 | |
| JP3686220B2 (ja) | 半導体装置及びその製造方法 | |
| US6130463A (en) | Field effect transistor and method of manufacturing same | |
| JP3717540B2 (ja) | ドープ領域に対する接触孔の形成方法 | |
| US5840618A (en) | Method of manufacturing semiconductor device using an amorphous material | |
| JPH1098009A (ja) | 半導体素子の配線構造及び製造方法 | |
| KR20000076969A (ko) | 논리 혼합 다이나믹 랜덤 액세스 메모리의 성능을저하시키지 않으면서 제조 비용을 절감할 수 있는 반도체장치의 제조 방법 | |
| JP3388195B2 (ja) | 半導体装置及びその製造方法 | |
| JP4156044B2 (ja) | 集積回路におけるランディングパッド構成体の製造方法 | |
| KR20010036018A (ko) | 반도체 장치의 비트라인 콘택 및 그 형성 방법 | |
| US6521517B1 (en) | Method of fabricating a gate electrode using a second conductive layer as a mask in the formation of an insulating layer by oxidation of a first conductive layer | |
| JPH10284438A (ja) | 半導体集積回路及びその製造方法 | |
| KR100223809B1 (ko) | 반도체소자의 트랜지스터 제조방법 | |
| JP3561861B2 (ja) | 半導体装置の製造方法 | |
| JP2810879B2 (ja) | 段部被覆を改良する方法 | |
| JPH09153468A (ja) | 半導体装置及びその製造方法 | |
| KR100566310B1 (ko) | 반도체 소자의 금속 콘택 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031212 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031216 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040312 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041108 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050208 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050520 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050602 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080610 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090610 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100610 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110610 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120610 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130610 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |