JP3561861B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置の製造方法に関するものであり、特に、半導体集積回路装置の周辺回路を構成する絶縁ゲート電界効果型トランジスタ(IGFET)に対する低抵抗で、且つ、接合リーク電流の少ないコンタクト電極を形成するための半導体装置の製造方法に関するものである。
【0002】
【従来の技術】
従来、半導体集積回路装置の周辺回路はnチャネル型IGFETとpチャネル型IGFETとを組み合わせて構成しているが、pチャネル型IGFETにおいては、ドレイン電流を大きくするためにp型ソース・ドレイン領域、即ち、p型拡散層の接合深さを深く形成しており、一方、nチャネル型IGFETにおいては短チャネル効果を防止する等のためにn型ソース・ドレイン領域、即ち、n型拡散層の接合深さを浅く形成している。
【0003】
この場合、p型拡散層及びn型拡散層に対するコンタクト電極は、層間絶縁膜に設けたコンタクトホールを介して形成することになるが、このコンタクトホールの径は、主にコンタクトホールのパターニングプロセスによって決められるため、コンタクト電極を設ける拡散層の接合深さによってコンタクトホールの径が変わることはなかった。
【0004】
近年の半導体集積回路装置の集積度の向上に伴って、デザインルールが縮小し、それに伴ってコンタクトホールの径の縮小化が進んでいる一方、コンタクトホールの深さについては、例えば、DRAM(ダイナミック・ランダム・アクセス・メモリ)においては、キャパシタの三次元化が進み、深くなる傾向がある。
【0005】
この様な深いコンタクトホールを含めて配線層を形成する場合には、通常バリヤメタルとよばれる金属層を薄く堆積させたのち、配線メタル層を堆積させて配線層を形成しているが、コンタクトホールのアスペクト比(層間絶縁膜の膜厚/コンタクトホールの直径)が高いので、コンタクトホール内に配線層が堆積しにくくなり、拡散層とコンタクトするバリヤメタル層の厚さが薄くなる傾向がある。
【0006】
図5(a)参照
図5(a)は、従来の周辺回路部の要部断面図であり、まず、p型シリコン基板31にpチャネル型IGFETを形成するためのn型ウエル領域32を形成したのち、p型シリコン基板31にnチャネル型IGFETを構成するn型ソース・ドレイン領域33を形成するとともに、n型ウエル領域32にpチャネル型IGFETを構成するp型ソース・ドレイン領域34を形成する。
【0007】
次いで、BPSG膜等の層間絶縁膜35を堆積したのち、通常のフォトエッチング工程によってp型ソース・ドレイン領域34及びn型ソース・ドレイン領域33に対するコンタクトホール36,37を設け、次いで、配線層の第1層目を構成するバリヤメタル層としてスパッタリング法によってn型シリコン層に対する仕事関数の小さなTi層38を層間絶縁膜35の平坦部における厚さが60nmになるように堆積させたのち、配線メタル層となるTiN配線層39を同じく300nm堆積させてコンタクトホール36,37を埋め込むようにしている。
【0008】
【発明が解決しようとする課題】
しかし、この場合、コンタクトホールの底部に堆積したTi層38の厚さtn ,tp は、層間絶縁膜35の平坦部における厚さより薄くなり、p型ソース・ドレイン領域34に対するコンタクト抵抗が大きくなり、トランジスタの性能が低下するという問題がある。
【0009】
図5(b)参照
コンタクト抵抗、即ち、上部配線層とp型シリコン基板31に設けた拡散層との間の抵抗は、シリコン、即ち、p型ソース・ドレイン領域34及びn型ソース・ドレイン領域33とTi層38とが反応して形成されるシリサイド層の厚さに依存し、シリサイド層の厚さが厚いと抵抗が下がるため、コンタクトホール36,37の底部に堆積するTi層38の厚さtn ,tp を厚くすると図に示すようにコンタクト抵抗が下がることになる。
【0010】
この場合、n型ソース・ドレイン領域33のコンタクト抵抗は、Ti層38の仕事関数が小さいので、元々p型ソース・ドレイン領域34のコンタクト抵抗より低く、Ti層38の層厚はあまり問題にならないが、p型ソース・ドレイン領域34の場合には、大いに問題になり、pチャネル型IGFETの性能の低下につながる。
【0011】
この様なp型ソース・ドレイン領域34のコンタクト抵抗の増大の問題を改善するためには、コンタクトホール36,37の底部に堆積するTi層38の厚さtn ,tp を厚くすれば良いが、その場合には、n型ソース・ドレイン領域33における接合リーク電流が問題となる。
【0012】
即ち、接合リーク電流は、pn接合からp型シリコン基板31表面までの距離に依存することが知られており、Ti層38の厚さを厚くするとシリコンとの反応によって形成されるシリサイド層の厚さが厚くなることによって実質的に接合深さが浅くなり、図に示すように接合リーク電流が増大することになる。
【0013】
この場合、p型ソース・ドレイン領域34の接合リーク電流は、接合深さが元々深いのであまり問題にならないが、接合深さが浅いn型ソース・ドレイン領域33においては大いに問題となり、nチャネル型IGFETの性能の低下につながるので、従来のようにp型ソース・ドレイン領域34とn型ソース・ドレイン領域33に対するコンタクトホール36,37の径を同じにした場合には、双方にとってのバリヤメタル層、即ち、Ti層38の層厚を最適化することが困難になる。
【0014】
したがって、本発明は、p型拡散層のコンタクト抵抗の低減と、n型拡散層の接合リーク電流の低減とを互いに独立に実現することを目的とする。
【0015】
【課題を解決するための手段】
図1は本発明の原理的構成の説明図であり、この図1を参照して本発明における課題を解決するための手段を説明する。
図1(a)及び(b)参照
(1)本発明は、半導体装置の製造方法において、半導体基板1にn型拡散層2及びp型拡散層3の双方を、p型拡散層3の接合深さをn型拡散層2の接合深さよりも深く設けたのち、半導体基板1上に層間絶縁膜4を形成し、この層間絶縁膜4に拡散層2,3に対するコンタクトホール5,6を形成する際に、拡散層2,3の接合深さに応じてコンタクトホール5,6の径を変えることによって、コンタクトホール5,6の底部に堆積する配線層の第1層目を構成するバリヤメタル層7の厚さをp型拡散層3においてn型拡散層2におけるより厚く(t n <t p )することを特徴とする。
【0016】
この様に、n型拡散層2及びp型拡散層3の接合深さに応じてコンタクトホール5,6の底部に堆積する配線層の第1層目を構成するバリヤメタル層7の厚さtn ,tp を変えることによって、n型拡散層2及びp型拡散層3に対するバリヤメタル層7の厚さを夫々最適化することができ、それによってp型拡散層3のコンタクト抵抗を低下させ、且つ、n型拡散層2における接合リーク電流を低減することができる。
【0018】
即ち、一般に、コンタクトホール5,6の底部に堆積する膜の膜厚は、コンタクトホール5,6の径に依存するので、コンタクトホール5,6の径を変えることによって、コンタクトホール5,6の底部に堆積するバリヤメタル層7の厚さtn ,tp を制御することができ、それによって、n型拡散層2及びp型拡散層3に対するバリヤメタル層7の厚さtn ,tp を夫々最適化することができる。
【0019】
(2)また、本発明は、半導体装置の製造方法において、半導体基板1にn型拡散層2及びp型拡散層3の双方を、p型拡散層3の接合深さをn型拡散層2の接合深さよりも深く設けたのち、半導体基板1上に層間絶縁膜4を形成し、この層間絶縁膜4に拡散層2,3に対するコンタクトホール5,6を形成する際に、拡散層2,3の接合深さに応じてコンタクトホール5,6のアスペクト比を変えることによって、コンタクトホール5,6の底部に堆積する配線層の第1層目を構成するバリヤメタル層7の厚さをp型拡散層3においてn型拡散層2におけるより厚く(t n <t p )することを特徴とする。
【0020】
また、コンタクトホール5,6の底部に堆積する膜の膜厚は、コンタクトホール5,6のアスペクト比、即ち、層間絶縁膜4の層厚/コンタクトホール5,6の直径にも依存するので、コンタクトホール5,6のアスペクト比を変えることによって、コンタクトホール5,6の底部に堆積するバリヤメタル層7の厚さtn ,tp を制御することができ、それによって、n型拡散層2及びp型拡散層3に対するバリヤメタル層7の厚さtn ,tp を夫々最適化することができる。
【0023】
(3)また、本発明は、上記(1)または(2)において、バリヤメタル層7がTiであることを特徴とする。
【0024】
この様に、バリヤメタル層7をn型拡散層2に対して仕事関数の小さなTiにすることによって、n型拡散層2に対するコンタクト抵抗を小さくすることができるので、接合リーク電流の低減のためにn型拡散層2と接触するバリヤメタル層7の厚さtn を薄くしても、コンタクト抵抗は問題にならず、また、バリヤメタル層7をTiにすることによって接合界面を安定にすることができる。
【0025】
【発明の実施の形態】
ここで、本発明の実施の形態を図2乃至図4を参照して説明する。
図2(a)参照
まず、p型シリコン基板11にn型ウエル領域12を形成したのち、p型シリコン基板11に接合深さが0.05〜0.15μm、例えば、Asを加速エネルギー15keVで、4.0×1015cm−2のドーズ量でイオン注入することによって深さ0.10μmのn型ソース・ドレイン領域13を設けてnチャネル型IGFETを形成すると共に、n型ウエル領域12内に接合深さが0.10〜0.25μm、例えば、BF+ を加速エネルギー15keVで、4.0×1015cm−2のドーズ量でイオン注入することによって深さ0.20μmのp型ソース・ドレイン領域14を設けてpチャネル型IGFETを形成して、周辺回路を構成する。
【0026】
なお、この場合、移動度の小さなpチャネル型IGFETのドレイン電流を大きくするために、p型ソース・ドレイン領域14の接合深さは、n型ソース・ドレイン領域13の接合深さより深くする。
【0027】
次いで、層間絶縁膜15としてBPSG膜を、例えば、厚さ2.32μmだけ堆積させたのち、n型ソース・ドレイン領域13及びp型ソース・ドレイン領域14に対するコンタクトホールを形成するための開口部17,18を設けたフォトレジストマスク16を設ける。
【0028】
なお、この場合の開口部17の直径dp は0.3〜1.0μm、例えば、0.72μmとし、開口部18の直径dn は0.3〜1.0μm、例えば、0.50μmとし、いずれにしても、dp >dn になるようにする。
【0029】
図2(b)参照
次いで、フォトレジストマスク16をマスクとしてドライ・エッチングを施すことにより直径が略dp のコンタクトホール19及び直径が略dn のコンタクトホール20を形成したのち、ステップカバレッジを高めるためにコリメータを用いたスパッタリング法によって、層間絶縁膜15の平坦部における厚さが60nmとなるようにTi層21を堆積させたのち、CVD法を用いてTiN配線層22を同じく300nm堆積させてコンタクトホール19,20を埋め込み、パターニングすることによって配線層パターンを形成する。
【0030】
この場合、コンタクトホールの径が小さいほどコンタクトホール内へのTi層21の堆積が困難になるので、コンタクトホール19,20の底部に堆積したTi層の厚さtp ,tn は層間絶縁膜15の平坦部における厚さの約80%以下となり、コンタクトホールの径の差によってtp >tn となる。
【0031】
図3参照
図3は、上記のように形成したp型ソース・ドレイン領域14、即ち、p型拡散層のコンタクト抵抗のコンタクトホール径依存性を示す図であり、コンタクトホールの径が0.5μm、即ち、アスペクト比が4.64(2.32/0.5)の場合のコンタクト抵抗は約300Ωとなり、コンタクトホールの径が0.6μm、即ち、アスペクト比が3.87(2.32/0.6)の場合のコンタクト抵抗は約200Ω、コンタクトホールの径が0.7μm、即ち、アスペクト比が3.31(2.32/0.7)の場合のコンタクト抵抗は約150Ωとなり、コンタクトホールの径が大きくなるにしたがって、即ち、アスペクト比が小さくなるにしたがってコンタクトホール19の底部に堆積するTi層21の厚さtp が厚くなるので、コンタクト抵抗は小さくなる。
【0032】
なお、図において、Colli−Tiは、Ti層21をコリメータを用いたスパッタリング法によって堆積させたことを示している。
【0033】
図4参照
図4は、上記のように形成したn型ソース・ドレイン領域13、即ち、n型拡散層の接合リーク電流のコンタクトホール径依存性を示す図であり、コンタクトホールの径が0.5μm、即ち、アスペクト比が4.64の場合の接合リーク電流は約、10−10 A、即ち、約100pAとなり、コンタクトホールの径が0.6μm、即ち、アスペクト比が3.87の場合の接合リーク電流も約100pAと変わらず、コンタクトホールの径が0.7μm、即ち、アスペクト比が3.31の場合の接合リーク電流は約10−9A、即ち、1.0nAとなり、コンタクトホールの径が大きくなるにしたがって、即ち、アスペクト比が小さくなるにしたがってコンタクトホール20の底部に堆積するTi層21の厚さtn が厚くなるので、接合リーク電流は急激に大きくなる。
【0034】
したがって、上記の実施の形態のように、p型ソース・ドレイン領域14に対するコンタクトホール19の直径を0.72μm、即ち、アスペクト比を3.31とすることにより、コンタクト抵抗を200Ωと小さくすることができ、一方、n型ソース・ドレイン領域13に対するコンタクトホール20の直径を0.50μm、即ち、アスペクト比を4.64とすることにより、接合リーク電流を100pAにすることができる。
【0035】
なお、このアスペクト比は、製造工程におけるマージンを持たせるために、なるべく小さめに、即ち、層間絶縁膜の厚さが一定であるならば、コンタクトホール19,20の径を比較的大きく設定することが望ましい。
【0036】
この様に、拡散層の接合深さ、或いは、導電型に応じて、コンタクトホールのアスペクト比が変わるように、コンタクトホールの径を設計データ上変えておくことにより、低いコンタクト抵抗のpチャネル型IGFET及び低い接合リーク電流のnチャネル型IGFETを同じ配線層の形成工程により形成することができる。
【0037】
また、上記の実施の形態においては、配線層として、Ti/TiN構造を用いているが、Ti/TiN/Wの三層構造としても良い。
なお、バリヤメタルとしてTiN層を用いた場合には、p型拡散層に対するコンタクトが安定して取れないという問題が生ずる。
【0038】
また、上記の実施の形態においては、層間絶縁膜15の厚さが一定の値、即ち、2.32μmであるものとして説明しているため、コンタクトホール19,20の底部に堆積するTi層21の層厚を制御するためにコンタクトホール19,20の直径を制御しているが、層間絶縁膜15の厚さが局所的に異なる場合には、n型ソース・ドレイン領域13に対するコンタクトホール20のアスペクト比が、p型ソース・ドレイン領域14に対するコンタクトホール19のアスペクト比より大きくなるように、層間絶縁膜15の厚さに応じてコンタクトホール19,20の直径を変える必要がある。
【0039】
また、上記の実施の形態においては、接合深さの浅いn型拡散層と接合深さの深いp型拡散層を対象にしているが、層間絶縁膜の厚さが局所的に異なる場合には、同じ導電型で同じ深さの拡散層にも適用できるものであり、アスペクト比がほぼ同じになるように、層間絶縁膜の厚さに応じてコンタクトホールの直径を変えれば良い。
【0040】
さらに、上記の実施の形態の説明においては、周辺回路を構成するIGFETとして説明しているが、周辺回路を構成するIGFETに限られるものではなく、且つ、IGFET以外にバイポーラトランジスタのコンタクト電極の形成工程にも適用できるものである。
【0041】
【発明の効果】
本発明によれば、コンタクトホールのアスペクト比を拡散層の接合深さによって制御し、p型拡散層にコンタクトするバリヤメタル層を厚く、且つ、n型拡散層にコンタクトするバリヤメタル層を薄く形成しているので、同じ配線層の形成工程によってpチャネル型IGFETのコンタクト抵抗を小さく、且つ、nチャネル型IGFETの接合リーク電流を小さくすることができ、半導体集積回路装置の性能向上に寄与するところが大きい。
【図面の簡単な説明】
【図1】本発明の原理的構成の説明図である。
【図2】本発明の実施の形態の説明図である。
【図3】p型拡散層のコンタクト抵抗のコンタクトホール径依存性の説明図である。
【図4】n型拡散層の接合リーク電流のコンタクトホール径依存性の説明図である。
【図5】従来のコンタクト電極の説明図である。
【符号の説明】
1 半導体基板
2 n型拡散層
3 p型拡散層
4 層間絶縁膜
5 コンタクトホール
6 コンタクトホール
7 バリヤメタル層
8 配線メタル層
11 p型シリコン基板
12 n型ウエル領域
13 n型ソース・ドレイン領域
14 p型ソース・ドレイン領域
15 層間絶縁膜
16 フォトレジストマスク
17 開口部
18 開口部
19 コンタクトホール
20 コンタクトホール
21 Ti層
22 TiN配線層
31 p型シリコン基板
32 n型ウエル領域
33 n型ソース・ドレイン領域
34 p型ソース・ドレイン領域
35 層間絶縁膜
36 コンタクトホール
37 コンタクトホール
38 Ti層
39 TiN配線層
Claims (3)
- 半導体基板にn型拡散層及びp型拡散層の双方を、前記p型拡散層の接合深さを前記n型拡散層の接合深さよりも深く設けたのち、前記半導体基板上に層間絶縁膜を形成し、前記層間絶縁膜に前記拡散層に対するコンタクトホールを形成する際に、前記拡散層の接合深さに応じて、前記コンタクトホールの径を変えることによって、前記コンタクトホールの底部に堆積するバリヤメタル層の厚さを前記p型拡散層において前記n型拡散層におけるより厚く形成することを特徴とする半導体装置の製造方法。
- 半導体基板にn型拡散層及びp型拡散層の双方を、前記p型拡散層の接合深さを前記n型拡散層の接合深さよりも深く設けたのち、前記半導体基板上に層間絶縁膜を形成し、前記層間絶縁膜に前記拡散層に対するコンタクトホールを形成する際に、前記拡散層の接合深さに応じて、前記コンタクトホールのアスペクト比を変えることによって、前記コンタクトホールの底部に堆積するバリヤメタル層の厚さを前記p型拡散層において前記n型拡散層におけるより厚く形成することを特徴とする半導体装置の製造方法。
- 上記バリヤメタル層が、Tiであることを特徴とする請求項1または2に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP29256296A JP3561861B2 (ja) | 1996-11-05 | 1996-11-05 | 半導体装置の製造方法 |
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JPH10135151A JPH10135151A (ja) | 1998-05-22 |
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Country | Link |
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JP (1) | JP3561861B2 (ja) |
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1996
- 1996-11-05 JP JP29256296A patent/JP3561861B2/ja not_active Expired - Lifetime
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JPH10135151A (ja) | 1998-05-22 |
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