KR100566310B1 - 반도체 소자의 금속 콘택 형성방법 - Google Patents
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 금속 콘택 형성 공정에 관한 것이며, 티타늄과 실리콘이 접촉되는 금속 콘택에서 콘택 저항 및 접합 누설전류를 낮게 유지하는데 그 목적이 있다. 본 발명의 특징적인 반도체 소자의 금속 콘택 형성방법은, 실리콘 기판 상에 트랜지스터를 형성하는 제1 단계; 붕소가 도핑된 소오스/드레인 표면 부분에 선택적으로 질소 이온주입 영역을 형성하는 제2 단계; 상기 질소 이온주입 영역이 노출된 콘택홀이 형성된 전체 구조 상에 티타늄막을 증착하는 제3 단계; 상기 티타늄막의 티타늄(Ti)과 상기 소오스/드레인의 실리콘(Si)의 반응에 의한 티타늄실리사이드를 형성하는 제4 단계; 배선 금속으로 상기 콘택홀을 매립하는 제5 단계를 포함하여 이루어진다. 즉, 본 발명은 붕소가 도핑된 p+ 소오스/드레인의 표면 부분에 질소 이온주입을 실시하여 후속 Ti막과 Si의 반응에 의한 티타늄실리사이드가 형성될 때 p+ 소오스/드레인에서 과도한 실리콘이 소모되는 것을 방지하고, 후속 열공정시 붕소가 콘택내로 확산되어 콘택 저항이 증가하는 것을 방지하는 기술이다.
콘택 저항, 접합 누설전류, 티타늄실리사이드, 질소 이온주입, 붕소
Description
도 1 내지 도 3은 본 발명의 일 실시예에 따른 금속 콘택 형성 공정도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 실리콘 기판
17a : n+ 소오스/드레인
17b : p+ 소오스/드레인
18 : 포토레지스트 패턴
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 금속 콘택 형성 공정에 관한 것이다.
반도체 소자가 초미세 회로화 되어 감에 따라 소오스/드레인(Source/Drain) 의 접합 깊이(Junction Depth)가 갈수록 얇아지고 있다.
이러한 소오스/드레인 영역에 금속 콘택을 형성할 때, 오믹 콘택(Ohmic Contact) 및 확산 베리어(Diffusion Barrier) 역할을 위해 주로 TiN/Ti를 적용하고 있다. 이때, 사용되는 Ti는 후속 열공정시 소오스/드레인의 실리콘과 결합하여 티타늄실리사이드(TiSix)를 형성하여 콘택 저항을 감소시키는 역할을 하고 있다.
n+ 소오스/드레인 영역에서는 실리사이드 반응이 진행될 때 도펀트로서 포함된 인(P)이 실리콘이 Ti쪽으로 확산되는 것을 어느 정도 억제하여 적절한 두께의 티타늄실리사이드가 형성되나, p+ 소오스/드레인 영역에서는 도펀트로서 포함된 붕소(B)가 실리사이드 반응시 Ti쪽으로 확산하는 실리콘을 잘 막아내지 못하기 때문에 형성되는 티타늄실리사이드의 두께가 n+ 소오스/드레인 영역에 형성되는 티타늄실리사이드에 비해 약 2배 정도나 되며, 이에 따라 접합 깊이가 매우 얇은 고직접 회로소자에서 p+ 소오스/드레인 영역의 대부분을 소모하게 되어, 결국 소자의 접합 누설전류(Junction leakage current) 증가 등의 결과를 가져오게 된다.
또한, p+ 소오스/드레인 영역의 도펀트인 붕소는 후속 열공정시 확산이 잘 일어나 이에 따른 콘택 저항의 증가가 나타나고 있다.
본 발명은 티타늄과 실리콘이 접촉되는 금속 콘택에서 콘택 저항 및 접합 누설전류를 낮게 유지할 수 있는 반도체 소자의 금속 콘택 형성방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 특징적인 반도체 소자의 금속 콘택 형성방법은, 실리콘 기판 상에 트랜지스터를 형성하는 제1 단계; 붕소가 도핑된 소오스/드레인 표면 부분에 선택적으로 질소 이온주입 영역을 형성하는 제2 단계; 상기 질소 이온주입 영역이 노출된 콘택홀이 형성된 전체 구조 상에 티타늄막을 증착하는 제3 단계; 상기 티타늄막의 티타늄(Ti)과 상기 소오스/드레인의 실리콘(Si)의 반응에 의한 티타늄실리사이드를 형성하는 제4 단계; 배선 금속으로 상기 콘택홀을 매립하는 제5 단계를 포함하여 이루어진다.
즉, 본 발명은 붕소가 도핑된 p+ 소오스/드레인의 표면 부분에 질소 이온주입을 실시하여 후속 Ti막과 Si의 반응에 의한 티타늄실리사이드가 형성될 때 p+ 소오스/드레인에서 과도한 실리콘이 소모되는 것을 방지하고, 후속 열공정시 붕소가 콘택내로 확산되어 콘택 저항이 증가하는 것을 방지하는 기술이다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 1 내지 도 3은 본 발명의 일 실시예에 따른 금속 콘택 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
본 실시예에 따른 금속 콘택 형성 공정은, 우선 도 1에 도시된 바와 같이 실리콘 기판(10)에 통상의 공정을 적용하여 트랜지스터를 형성하고, p-웰(12) 상부를 덮는 포토레지스트 패턴(18)을 이온주입 마스크로 사용하여 질소 이온주입을 실시함으로써 붕소가 도핑된 p+ 소오스/드레인(17b) 표면 부분에 질소 이온주입 영역(빗금친 부분)이 형성되도록 한다. 이때, 포토레지스트 패턴(18)은 별도의 마스크 공정 없이 트랜지스터 형성 과정 중 p+ 소오스/드레인(17b)을 형성하기 위한 이온주입 마스크로 사용되는 것을 사용하면 되며, 이온주입시 도즈(Dose)는 p+ 소오스/드레인(17b)의 저항(Rs)이 증가하지 않도록 1×1014∼1×1015/㎠ 정도로 유지할 필요가 있으며, p+ 소오스/드레인(17b)의 표면 부분에 질소 이온주입 영역이 형성되도록 2∼15keV 정도의 이온주입 에너지를 사용한다. 미설명 도면 부호 '11'은 n-웰, '13'은 필드 산화막, '14'는 게이트 산화막, '15'는 게이트 전극, '16'은 스페이서 산화막, '17a'는 n+ 소오스/드레인을 각각 나타낸 것이다.
다음으로, 도 2에 도시된 바와 같이 전체 구조 상부에 층간절연막(19)를 형성하고, 이를 선택 식각하여 금속 콘택홀을 형성한다. 이때, 금속 콘택홀 바닥에는 질소 이온주입 영역이 노출되게 된다. 도 2 이하에서는 n-웰 영역 만을 확대하여 도시하기로 한다.
계속하여, 도 3에 도시된 바와 같이 전체구조 상부에 100∼300Å의 Ti막(20) 및 200∼500Å의 TiN막(21)을 증착하고, 급속 열처리(RTP) 방식으로 500∼700℃ 정도의 온도로 어닐(Anneal)을 행한다. 이러한 어닐 공정을 통해 도시되지는 않았으나, Ti가 p+ 소오스/드레인(17b) 영역의 Si과 결합하여 티타늄실리사이드(TiSix)층을 형성하게 된다. 이때, p+ 소오스/드레인(17b) 표면에는 질소 이온주입 영역이 존재하므로 Si의 확산이 줄어들어 상대적으로 얕은 TiSix층을 형성할 수 있게 된 다. 이후 텅스텐, 알루미늄 등의 배선 금속막(22)을 증착하여 금속 콘택홀을 완전히 매립한다.
상기와 같은 공정을 진행하는 경우, 전술한 바와 같이 실리사이드가 진행될 때 p+ 소오스/드레인(17b)에서 실리콘이 과도하게 소모되는 것을 방지하여 접합 누설전류를 줄일 수 있으며, 후속 열공정시에 p+ 소오스/드레인(17b)에 도핑되어 있는 보론이 콘택 내로 확산되는 것을 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨데, 전술한 실시예에서는 p+ 소오스/드레인 이온주입 직후 질소 이온주입을 실시하는 경우를 일례로 들어 설명하였으나, 본 발명은 상기 도 2와 같이 금속 콘택홀이 형성된 상태에서 질소 이온주입을 실시하는 경우에도 적용될 수 있다. 다만, 이 경우에는 선택적인 이온주입을 위해 추가적인 마스크 공정을 요하는 단점이 있다.
전술한 본 발명은 p+ 소오스/드레인 표면에 질소 이온주입 영역을 도입함으로써 실리사이드가 진행될 때 p+ 소오스/드레인에서 실리콘이 과도하게 소모되는 것을 방지하여 접합 누설전류를 줄이는 효과가 있으며, 또한 후속 열공정시에 p+ 소오스/드레인에 도핑되어 있는 보론이 콘택 내로 확산되는 것을 방지할 수 있어 콘택 저항을 개선하는 효과가 있다.
Claims (4)
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- 실리콘 기판 상에 트랜지스터를 형성하는 단계;1×1014∼1×1015/㎠의 도즈 조건 및 2∼15keV의 이온주입 에너지 조건을 사용하여, 붕소가 도핑된 소오스/드레인 표면 부분에 선택적으로 질소 이온주입 영역을 형성하는 단계;상기 질소 이온주입 영역이 형성된 전체 구조 상부에 층간절연막을 형성하는 단계;상기 층간절연막을 선택적으로 식각하여 상기 질소 이온주입 영역을 노출시키는 콘택홀을 형성하는 단계;상기 콘택홀이 형성된 전체 구조 표면을 따라 티타늄막을 증착하는 단계;급속 열처리 공정을 실시하여 상기 티타늄막의 티타늄(Ti)과 상기 소오스/드레인의 실리콘(Si)의 반응에 의한 티타늄실리사이드를 형성하는 단계; 및배선 금속으로 상기 콘택홀을 매립하는 단계를 포함하는 반도체 소자의 금속 콘택 형성방법.
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20110222 Year of fee payment: 6 |
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| LAPS | Lapse due to unpaid annual fee |