JP2876741B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2876741B2 JP2876741B2 JP2208960A JP20896090A JP2876741B2 JP 2876741 B2 JP2876741 B2 JP 2876741B2 JP 2208960 A JP2208960 A JP 2208960A JP 20896090 A JP20896090 A JP 20896090A JP 2876741 B2 JP2876741 B2 JP 2876741B2
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- Japan
- Prior art keywords
- conductor layer
- opening
- insulating film
- layer
- polycrystalline silicon
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の構造の改良に関する。
半導体装置特に読み出し専用メモリーについては従来
第２図（ａ）に示すように１つのセルについて１つのト
ランジスタにより構成されこのトランジスタのしきい値
電圧をイオン注入法により変えることによりROMデータ
を書き込んでいた。第２図（ｂ）はこの断面図であり、
201は半導体基板、202はゲート膜、203はゲート電極、2
04は濃度の高い拡散層、205はLDD構造の濃度の低い拡散
層、206はLDD構造のサイドウォル絶縁膜、207は層間絶
縁膜、208はAL配線である。ここでROMデーター書き込み
は層間絶縁膜207の形成前又は形成後にイオン注入によ
り不純物層209を形成し、しきい値電圧を変えることに
より行っていた。また第２図（ｃ）は平面図でありａが
一セルの単位部分で、210は素子分離領である。
第２図（ａ）に示すように１つのセルについて１つのト
ランジスタにより構成されこのトランジスタのしきい値
電圧をイオン注入法により変えることによりROMデータ
を書き込んでいた。第２図（ｂ）はこの断面図であり、
201は半導体基板、202はゲート膜、203はゲート電極、2
04は濃度の高い拡散層、205はLDD構造の濃度の低い拡散
層、206はLDD構造のサイドウォル絶縁膜、207は層間絶
縁膜、208はAL配線である。ここでROMデーター書き込み
は層間絶縁膜207の形成前又は形成後にイオン注入によ
り不純物層209を形成し、しきい値電圧を変えることに
より行っていた。また第２図（ｃ）は平面図でありａが
一セルの単位部分で、210は素子分離領である。
微細化高集積化が進む中で、１つのセルで１つのトラ
ンジスターと共有するものの１つのコンタクト部（第２
図（ｂ）ではゲート電極３とAL208と拡散層204が対応）
が必要となり、あまり縮小化できないという問題点と、
またトランジスター自体のオン抵抗が下げられないため
高速化ができないという問題点とが顕在化して来た。
ンジスターと共有するものの１つのコンタクト部（第２
図（ｂ）ではゲート電極３とAL208と拡散層204が対応）
が必要となり、あまり縮小化できないという問題点と、
またトランジスター自体のオン抵抗が下げられないため
高速化ができないという問題点とが顕在化して来た。
本発明はかかる課題を解決し、縮小化と高速化が実現
できる構造を提供することにある。
できる構造を提供することにある。
本発明の半導体装置は、半導体基板上に設置された第
１の絶縁膜、前記第１の絶縁膜上に設置された第１導電
型の不純物を含む第１の導体層、前記第１の導体層上に
設置され、かつ前記第１の導体層上の所定部分に第１の
開口部を有する第２の絶縁膜、前記第１の開口部で前記
第１の導体層に直接接触された前記第１導電型の不純物
を含む多結晶シリコンからなる第２の導体層、前記第２
の導体層上に設置され、かつ前記第１の導体層上方で前
記第１の開口部と重ならない部分に第２の開口部を有す
る第３の絶縁膜、前記第２の開口部内で前記第２の導体
層上に設置された高融点金属シリサイドから構成される
ショットキーダイオードと、前記ショットキーダイオー
ド上に設置されたAlを主成分とする第３の導体層とから
なることを特徴とする。
１の絶縁膜、前記第１の絶縁膜上に設置された第１導電
型の不純物を含む第１の導体層、前記第１の導体層上に
設置され、かつ前記第１の導体層上の所定部分に第１の
開口部を有する第２の絶縁膜、前記第１の開口部で前記
第１の導体層に直接接触された前記第１導電型の不純物
を含む多結晶シリコンからなる第２の導体層、前記第２
の導体層上に設置され、かつ前記第１の導体層上方で前
記第１の開口部と重ならない部分に第２の開口部を有す
る第３の絶縁膜、前記第２の開口部内で前記第２の導体
層上に設置された高融点金属シリサイドから構成される
ショットキーダイオードと、前記ショットキーダイオー
ド上に設置されたAlを主成分とする第３の導体層とから
なることを特徴とする。
第１図（ａ）、（ｂ）、（ｃ）は本発明の一実施例を
示す半導体装置の回路方式および構造を示す平面図およ
び断面図である。
示す半導体装置の回路方式および構造を示す平面図およ
び断面図である。
第１図（ｂ）、（ｃ）に於いて、101は半導体基板、1
02は素子分離絶縁膜、103はゲート電極と同一材質によ
り形成され第１導電型の不純物を含む導体層たとえばＮ
型不純物を含む多結晶シリコン又はこの表面に高融点金
属シリサイドが形成されているいわゆるポリサイド、10
4は第１の層間絶縁膜、105は第１の開口部、106は第１
導電型つまりＮ型不純物を含む多結晶シリコン層、108
は第２の層間絶縁膜、109は第１の開口部105上に形成さ
れた第２の開口部、107は該第２の開口部109内の該多結
晶シリコン層106上に形成された高融点金属シリサイド
からなるショットキーダイオード、110はAL等の配線層
である。また第１図（ｂ）のＡは一つのセル単位部分で
ある。
02は素子分離絶縁膜、103はゲート電極と同一材質によ
り形成され第１導電型の不純物を含む導体層たとえばＮ
型不純物を含む多結晶シリコン又はこの表面に高融点金
属シリサイドが形成されているいわゆるポリサイド、10
4は第１の層間絶縁膜、105は第１の開口部、106は第１
導電型つまりＮ型不純物を含む多結晶シリコン層、108
は第２の層間絶縁膜、109は第１の開口部105上に形成さ
れた第２の開口部、107は該第２の開口部109内の該多結
晶シリコン層106上に形成された高融点金属シリサイド
からなるショットキーダイオード、110はAL等の配線層
である。また第１図（ｂ）のＡは一つのセル単位部分で
ある。
第１図（ｂ）、（ｃ）からわかるように一つのセル単
位を一つのコンタクト開口部109を基本とし、コンタク
トの開口をするかしないかを加工工程中のマスク上のデ
ーターで作り込む、つまり配線110と導体層103が導通し
ているかどうかを電気的にセンスすることによってデー
ターを判定することにより読み出し専用メモリーとする
方法である。
位を一つのコンタクト開口部109を基本とし、コンタク
トの開口をするかしないかを加工工程中のマスク上のデ
ーターで作り込む、つまり配線110と導体層103が導通し
ているかどうかを電気的にセンスすることによってデー
ターを判定することにより読み出し専用メモリーとする
方法である。
このとき単に導体層103と配線層110とが開口部109で
接続されているだけではマトリクス状に形成されている
セル部に於いてセル間が短絡してしまう。これを避ける
ために開口部下に多結晶シリコン層を設けここの表面に
高融点金属シリサイドからなるショットキーダイオード
107を形成することにより接合を形成し、この整流作用
により回避した。この構造を回路図に示したのが第１図
（ａ）である。また、このとき導体層103と多結晶シリ
コン層106との間に絶縁膜104を形成することにより加工
性も良くした。すなわち、導体層103と多結晶シリコン
層106が全面に接触している場合両者は連続的にエッチ
ングをせねばならず、またAL等の配線層110と導体層103
とを直接接続したい場合必らず多結晶シリコン層106を
介さねばならず接触抵抗等に問題が生じた。一方絶縁膜
104を介することにより、これがエッチングをストップ
することができ多結晶シリコン層106、107と導体層103
が別々にエッチングすることができかつ導体層103と配
線層110を直接接触することができた。
接続されているだけではマトリクス状に形成されている
セル部に於いてセル間が短絡してしまう。これを避ける
ために開口部下に多結晶シリコン層を設けここの表面に
高融点金属シリサイドからなるショットキーダイオード
107を形成することにより接合を形成し、この整流作用
により回避した。この構造を回路図に示したのが第１図
（ａ）である。また、このとき導体層103と多結晶シリ
コン層106との間に絶縁膜104を形成することにより加工
性も良くした。すなわち、導体層103と多結晶シリコン
層106が全面に接触している場合両者は連続的にエッチ
ングをせねばならず、またAL等の配線層110と導体層103
とを直接接続したい場合必らず多結晶シリコン層106を
介さねばならず接触抵抗等に問題が生じた。一方絶縁膜
104を介することにより、これがエッチングをストップ
することができ多結晶シリコン層106、107と導体層103
が別々にエッチングすることができかつ導体層103と配
線層110を直接接触することができた。
また第１の開口部105を第２の開口部上に設けない、
つまり別々の部分に設けることにより、導体層103中の
Ｎ型不純物が後工程の熱処理により上方の多結晶シリコ
ン層106へ拡散していてもショットキーダイオード領域1
07に直接ぶつからないため、接合特性も安定したものが
得られる。
つまり別々の部分に設けることにより、導体層103中の
Ｎ型不純物が後工程の熱処理により上方の多結晶シリコ
ン層106へ拡散していてもショットキーダイオード領域1
07に直接ぶつからないため、接合特性も安定したものが
得られる。
この方法により第１図（ｂ）のようなメモリーセルを
実現することができ縮小化が実現できた。さらにトラン
ジスタを介さず、Ｐ−Ｎ接合はあるものの導体層103と
配線層110との電気的導通により機能しているためトラ
ンジスタのON抵抗より抵抗が低く高速化が計れた。また
コンタクトつまり開口部107の有無にてデーターを書き
込むため、データーの書き込みから完成までの時間つま
り製造納期も短縮できた。
実現することができ縮小化が実現できた。さらにトラン
ジスタを介さず、Ｐ−Ｎ接合はあるものの導体層103と
配線層110との電気的導通により機能しているためトラ
ンジスタのON抵抗より抵抗が低く高速化が計れた。また
コンタクトつまり開口部107の有無にてデーターを書き
込むため、データーの書き込みから完成までの時間つま
り製造納期も短縮できた。
以上のように本発明によれば従来トランジスタにより
メモリセルを構成していた読み出し専用メモリーのメモ
リーセルを多結晶シリコン上に形成したショットキーダ
イオードとこのダイオード上に形成したコンタクトによ
りメモリーセルを構成し、しかもこれを加工マージンを
もって実現でき、高集積化、高速化、さらに短納期も計
れた。
メモリセルを構成していた読み出し専用メモリーのメモ
リーセルを多結晶シリコン上に形成したショットキーダ
イオードとこのダイオード上に形成したコンタクトによ
りメモリーセルを構成し、しかもこれを加工マージンを
もって実現でき、高集積化、高速化、さらに短納期も計
れた。
第１図（ａ）〜（ｃ）は本発明の説明図で第１図（ａ）
は回路図、第１図（ｂ）は平面図、第１図（ｃ）は断面
図。 第２図（ａ）〜（ｃ）は従来構造の説明図で第２図
（ａ）は回路図、第２図（ｂ）は平面図、第２図（ｃ）
は断面図。 101、201……半導体基板 102、210……素子分離絶縁膜 103、203……Ｎ型不純物を含むゲート電極およびその配
線層 104……第１の層間絶縁膜 105……第１の開口部 106……Ｎ型不純物を含む多結晶シリコン層 107……高融点金属のシリサイドからなるショットキー
ダイオード 108……第２の層間絶縁膜 109……第２の開口部 110、208……AL等の配線層 202……ゲート絶縁膜 204……濃度の高い不純物層 205……濃度の低い不純物層 206……サイドウォール 207……層間絶縁膜 209……データー書き込みのための不純物層 211……コンタクト
は回路図、第１図（ｂ）は平面図、第１図（ｃ）は断面
図。 第２図（ａ）〜（ｃ）は従来構造の説明図で第２図
（ａ）は回路図、第２図（ｂ）は平面図、第２図（ｃ）
は断面図。 101、201……半導体基板 102、210……素子分離絶縁膜 103、203……Ｎ型不純物を含むゲート電極およびその配
線層 104……第１の層間絶縁膜 105……第１の開口部 106……Ｎ型不純物を含む多結晶シリコン層 107……高融点金属のシリサイドからなるショットキー
ダイオード 108……第２の層間絶縁膜 109……第２の開口部 110、208……AL等の配線層 202……ゲート絶縁膜 204……濃度の高い不純物層 205……濃度の低い不純物層 206……サイドウォール 207……層間絶縁膜 209……データー書き込みのための不純物層 211……コンタクト
Claims (1)
- 【請求項１】半導体基板上に設置された第１の絶縁膜、 前記第１の絶縁膜上に設置された第１導電型の不純物を
含む第１の導体層、 前記第１の導体層上に設置され、かつ前記第１の導体層
上の所定部分に第１の開口部を有する第２の絶縁膜、 前記第１の開口部で前記第１の導体層に直接接触された
前記第１導電型の不純物を含む多結晶シリコンからなる
第２の導体層、 前記第２の導体層上に設置され、かつ前記第１の導体層
上方で前記第１の開口部と重ならない部分に第２の開口
部を有する第３の絶縁膜、 前記第２の開口部内で前記第２の導体層上に設置された
高融点金属シリサイドから構成されるショットキーダイ
オードと、 前記ショットキーダイオード上に設置されたAlを主成分
とする第３の導体層と、 からなることを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2208960A JP2876741B2 (ja) | 1990-08-07 | 1990-08-07 | 半導体装置 |
| US07/689,222 US5311039A (en) | 1990-04-24 | 1991-04-22 | PROM and ROM memory cells |
| KR1019910006535A KR910019243A (ko) | 1990-04-24 | 1991-04-24 | 개선된 prom 및 rom 메모리 셀 및 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2208960A JP2876741B2 (ja) | 1990-08-07 | 1990-08-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0499369A JPH0499369A (ja) | 1992-03-31 |
| JP2876741B2 true JP2876741B2 (ja) | 1999-03-31 |
Family
ID=16565004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2208960A Expired - Fee Related JP2876741B2 (ja) | 1990-04-24 | 1990-08-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2876741B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5498167A (en) * | 1994-04-13 | 1996-03-12 | Molex Incorporated | Board to board electrical connectors |
-
1990
- 1990-08-07 JP JP2208960A patent/JP2876741B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0499369A (ja) | 1992-03-31 |
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Legal Events
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