JPH0499370A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0499370A JPH0499370A JP2208961A JP20896190A JPH0499370A JP H0499370 A JPH0499370 A JP H0499370A JP 2208961 A JP2208961 A JP 2208961A JP 20896190 A JP20896190 A JP 20896190A JP H0499370 A JPH0499370 A JP H0499370A
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- polycrystalline silicon
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- 239000004020 conductor Substances 0.000 claims abstract description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 15
- 238000002844 melting Methods 0.000 claims abstract description 8
- 239000002184 metal Substances 0.000 claims abstract description 8
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 8
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は半導体装置の構造の改良に関する。
［従来の技術）
半導体装置特に読み出し専用メモリーについては従来第
２図（ａ）に示すように１つのセルについて１つのトラ
ンジスタにより構成されこのトランジスタのしきい値電
圧をイオン注入法により変えることによりＲＯＭデータ
を書き込んでいた８第２図（ｂ）はこの断面図であり、
２０１は半導体基板、２０２はゲート膜、２０３はゲー
ト電極、２０４は濃度の高い拡散層、２０５はＬＤＤ構
造の濃度の低い拡散層、２０６はＬＤＤ構造のサイドウ
オール絶縁膜、２０７は層間絶縁膜、２０８はＡｌ配線
である。ここでＲＯＭデーター書き込みは層間絶縁膜２
０７の形成前又は形成後にイオン注入により不純物層２
０９を形成し、しきい値電圧を変えることにより行って
いた。また第２図（Ｃ）は平面図でありａが−セルの単
位部分て、２１０は素子分離領である。
２図（ａ）に示すように１つのセルについて１つのトラ
ンジスタにより構成されこのトランジスタのしきい値電
圧をイオン注入法により変えることによりＲＯＭデータ
を書き込んでいた８第２図（ｂ）はこの断面図であり、
２０１は半導体基板、２０２はゲート膜、２０３はゲー
ト電極、２０４は濃度の高い拡散層、２０５はＬＤＤ構
造の濃度の低い拡散層、２０６はＬＤＤ構造のサイドウ
オール絶縁膜、２０７は層間絶縁膜、２０８はＡｌ配線
である。ここでＲＯＭデーター書き込みは層間絶縁膜２
０７の形成前又は形成後にイオン注入により不純物層２
０９を形成し、しきい値電圧を変えることにより行って
いた。また第２図（Ｃ）は平面図でありａが−セルの単
位部分て、２１０は素子分離領である。
［発明が解決しようとする課題］
１敷細化高集積化が進む中で、１つのセルで１つのトラ
ンジスターと共有するものの１つのコンタクト部（第２
図（ｂ）ではゲート電極３とＡｌ２Ｏ２と拡散層２０４
が対応）が必要となり、あまり縮小化できないという問
題点と、またトランジスター自体のオン抵抗が下げられ
ないため高速化ができないという問題点とが顕在化して
来た。
ンジスターと共有するものの１つのコンタクト部（第２
図（ｂ）ではゲート電極３とＡｌ２Ｏ２と拡散層２０４
が対応）が必要となり、あまり縮小化できないという問
題点と、またトランジスター自体のオン抵抗が下げられ
ないため高速化ができないという問題点とが顕在化して
来た。
本発明はかかる課題を解決し、縮小化と高速化が実現で
きる構造を提供することにある。
きる構造を提供することにある。
［課題を解決するための手段１
本発明の半導体装置は、
半導体基板上に形成された第一の絶縁膜、該第一の絶縁
膜上に形成された第一導電型の不純物を含む第一の導体
層、該第一の導体層上に形成された第２の絶縁膜、該第
一の導体層上で該第２の絶縁膜の所定部に形成された第
一の開口部、該第一の開口部で該第一の導体層に直接接
続された第導電型の不純物を含む多結晶シリコンからな
る第２の導体層、該第２の導体層上に形成された第３の
絶縁膜、該第３の絶縁膜に於いて所定部分で該第一の開
口部の上方に形成された第２の開口部と１該第２の開口
部内の第２の導体層上に形成された高融１点金属シリサ
イドからなるショク１−キーダイオードと、該第２の開
口部上に形成された。へＬを主成分とする第３の導体層
からなることを特徴とする半導体装置。
膜上に形成された第一導電型の不純物を含む第一の導体
層、該第一の導体層上に形成された第２の絶縁膜、該第
一の導体層上で該第２の絶縁膜の所定部に形成された第
一の開口部、該第一の開口部で該第一の導体層に直接接
続された第導電型の不純物を含む多結晶シリコンからな
る第２の導体層、該第２の導体層上に形成された第３の
絶縁膜、該第３の絶縁膜に於いて所定部分で該第一の開
口部の上方に形成された第２の開口部と１該第２の開口
部内の第２の導体層上に形成された高融１点金属シリサ
イドからなるショク１−キーダイオードと、該第２の開
口部上に形成された。へＬを主成分とする第３の導体層
からなることを特徴とする半導体装置。
［実 施 例１
第１図（ａ）、（ｂ）、（ｃ）は本発明の一実施例を示
す半導体装置の回路方式および構造を示す平面図および
断面図である。
す半導体装置の回路方式および構造を示す平面図および
断面図である。
第１図（ｂ）、（ｃ）に於いて、１０１は半導体基板、
１０２は素子分離絶縁膜、１０３はゲート電極と同一材
質により形成され第一導電型の不純物を含む導体層たと
えばＮ型不純物を含む多結晶シリコン又はこの表面に高
融点金属シリサイドが形成されているいわゆるポリサイ
ド、１０４は第一の層間絶縁膜、１０５は第一の開口部
、１０６は第一導電型つまりＮ型不純物を含む多結晶シ
フコン層、１０８は第二の層間絶縁膜、１０９は第一一
の開口部１０５上に形成された第２の開口部、１０７は
該第２の開口部１０９内の該多結晶シリコン層１０６上
に形成された高融６点金属シリサイドからなるショット
キーダイオード、１． ｌ ＯはＡｌ等の配線層である
。また第一図（ｂ）のＡは一つのセル単位部分である。
１０２は素子分離絶縁膜、１０３はゲート電極と同一材
質により形成され第一導電型の不純物を含む導体層たと
えばＮ型不純物を含む多結晶シリコン又はこの表面に高
融点金属シリサイドが形成されているいわゆるポリサイ
ド、１０４は第一の層間絶縁膜、１０５は第一の開口部
、１０６は第一導電型つまりＮ型不純物を含む多結晶シ
フコン層、１０８は第二の層間絶縁膜、１０９は第一一
の開口部１０５上に形成された第２の開口部、１０７は
該第２の開口部１０９内の該多結晶シリコン層１０６上
に形成された高融６点金属シリサイドからなるショット
キーダイオード、１． ｌ ＯはＡｌ等の配線層である
。また第一図（ｂ）のＡは一つのセル単位部分である。
第１図（ｂ）、（Ｃ）かられかるように一つのセル単位
を一つのコンタクト開口部１．０９を基本とし、コンタ
クトの開口をするかしないかを加工工程中のマスク上の
デークーで作り込む、つまり配線１１０と導体層１０３
が導通しているがどうかを電気的にセンスすることによ
ってデーターを判定することにより読み出し専用メモリ
ーとする方ン去である。
を一つのコンタクト開口部１．０９を基本とし、コンタ
クトの開口をするかしないかを加工工程中のマスク上の
デークーで作り込む、つまり配線１１０と導体層１０３
が導通しているがどうかを電気的にセンスすることによ
ってデーターを判定することにより読み出し専用メモリ
ーとする方ン去である。
このとき単に導体層１０３と配線層１１０とが開口部１
０９で接続されているだけではマトリクス状に形成され
ているセル部に於いてセル間が知略してしまうにれを避
けるために開口部下に多結晶シリコン層を設けここの表
面に高融、屯金属ジノサイトからなるショク］・キーダ
イオード】０７を形成することにより接合を形成し、こ
の整流作用により回避した。この構造を回詫図に示した
のか第１図（ａ）である。また、このとき導体層１０３
と多結晶シリコン層１０６との間に絶縁膜１０４を形成
する二とにより加工性も良くした。すなわち、４（、を
層１０３と多結晶シリコン層］０６が全面に接触しでい
る場合両者は連続的にエツチングをせわはならず、また
Ａｌ等の配線層１１０と導体層１０３とを直接接続した
い場合必らず多結晶シリコン層１０６を介さねばならず
接触抵抗等に問題が生した。−月給縁膜１０４を介する
ことにより、これがエツチングをストップすることがで
き多結晶シリコン層１０６と導体層１０３が別々にエツ
チングすることができがっ導体層１０３と配線層１１０
を直接接触することができた。
０９で接続されているだけではマトリクス状に形成され
ているセル部に於いてセル間が知略してしまうにれを避
けるために開口部下に多結晶シリコン層を設けここの表
面に高融、屯金属ジノサイトからなるショク］・キーダ
イオード】０７を形成することにより接合を形成し、こ
の整流作用により回避した。この構造を回詫図に示した
のか第１図（ａ）である。また、このとき導体層１０３
と多結晶シリコン層１０６との間に絶縁膜１０４を形成
する二とにより加工性も良くした。すなわち、４（、を
層１０３と多結晶シリコン層］０６が全面に接触しでい
る場合両者は連続的にエツチングをせわはならず、また
Ａｌ等の配線層１１０と導体層１０３とを直接接続した
い場合必らず多結晶シリコン層１０６を介さねばならず
接触抵抗等に問題が生した。−月給縁膜１０４を介する
ことにより、これがエツチングをストップすることがで
き多結晶シリコン層１０６と導体層１０３が別々にエツ
チングすることができがっ導体層１０３と配線層１１０
を直接接触することができた。
この方法により第１図（ｂ）のようなメモリセルを実現
することができ縮小化が実現できた。さらにトランジス
タを介さず、ショットキーダイ才−ドはあるものの導体
層１０３と配線層１１０との電気的導通により機能して
いるためトランジスタのＯＮ抵抗より抵抗が低く高速化
が計れた。またコンタクトつまり開口部１０７の有無に
てデーターを書き込むため、データーの書き込みから製
品完成までの時間つまり製造納期も短縮できた。
することができ縮小化が実現できた。さらにトランジス
タを介さず、ショットキーダイ才−ドはあるものの導体
層１０３と配線層１１０との電気的導通により機能して
いるためトランジスタのＯＮ抵抗より抵抗が低く高速化
が計れた。またコンタクトつまり開口部１０７の有無に
てデーターを書き込むため、データーの書き込みから製
品完成までの時間つまり製造納期も短縮できた。
［発明の効果１
以上のように本発明によれば従来トランジスタによりメ
モリセルを構成していた読み出し専用メモリーのメモリ
ーセルを多結晶シリコン上に形成した高融点金属シリサ
イドからなるショットキーグイオードとこのダイオード
上に形成したコンタクトによりメモリーセルを構成し、
高集積化、高速化、さらに短納期も計れた。
モリセルを構成していた読み出し専用メモリーのメモリ
ーセルを多結晶シリコン上に形成した高融点金属シリサ
イドからなるショットキーグイオードとこのダイオード
上に形成したコンタクトによりメモリーセルを構成し、
高集積化、高速化、さらに短納期も計れた。
第１図（ａ）〜（ｃ）は本発明の説明図で第１図（ａ）
は回路図、第１図（ｂ）は平面図、第１図（ｃ）は断面
図。 第２図（ａ）〜（ｃ）は従来構造の説明図で第２図（ａ
）は回路図、第２図（ｂ）は平面図、第２図（ｃ、 ）
は断面図。 図中に於いて、 １０１．２０１ １０２．２１０ １０３．２０３ １０４ ・ ・ ・ ・ ・ １０６ ・ ・ ・ １０８ ・ ・ ・ ・ １１．０、２０８ ２０２ ・ ・ ・ ・ ２０４ ・ ・ 半導体基板 素子分離絶縁膜 Ｎ型不純物を含むゲート 電極およびその配線層 ・・第一の層間絶縁膜 第一の開口部 ・・Ｎ型不純物を含む多結晶 シリコン層 高融点金属のシリサイド からなるショットキーダ イオード 第２の層間絶縁膜 第２の開口部 Ａｌ等の配線層 ・ゲート絶縁膜 濃度の高い不純物層 ２０５ ・ ・ ・ ２０９ ・ ２１１ ・ ４度の低い不純物層 サイドウオール ・層間絶縁膜 ・データー書き込みのため の不純物層 コンタクト 以上
は回路図、第１図（ｂ）は平面図、第１図（ｃ）は断面
図。 第２図（ａ）〜（ｃ）は従来構造の説明図で第２図（ａ
）は回路図、第２図（ｂ）は平面図、第２図（ｃ、 ）
は断面図。 図中に於いて、 １０１．２０１ １０２．２１０ １０３．２０３ １０４ ・ ・ ・ ・ ・ １０６ ・ ・ ・ １０８ ・ ・ ・ ・ １１．０、２０８ ２０２ ・ ・ ・ ・ ２０４ ・ ・ 半導体基板 素子分離絶縁膜 Ｎ型不純物を含むゲート 電極およびその配線層 ・・第一の層間絶縁膜 第一の開口部 ・・Ｎ型不純物を含む多結晶 シリコン層 高融点金属のシリサイド からなるショットキーダ イオード 第２の層間絶縁膜 第２の開口部 Ａｌ等の配線層 ・ゲート絶縁膜 濃度の高い不純物層 ２０５ ・ ・ ・ ２０９ ・ ２１１ ・ ４度の低い不純物層 サイドウオール ・層間絶縁膜 ・データー書き込みのため の不純物層 コンタクト 以上
Claims (1)
- 半導体基板上に形成された第一の絶縁膜、該第一の絶縁
膜上に形成された第一導電型の不純物を含む第一の導体
層、該第一の導体層上に形成された第２の絶縁膜、該第
一の導体層上で該第２の絶縁膜の所定部に形成された第
一の開口部、該第一の開口部で該第一の導体層に直接接
続された第一導電型の不純物を含む多結晶シリコンから
なる第２の導体層、該第２の導体層上に形成された第３
の絶縁膜、該第３の絶縁膜に於いて所定部分で該第一の
開口部の上方に形成された第２の開口部と、該第２の開
口部内の第２の導体層上に形成された高融点金属シリサ
イドからなるショットキーダイオードと、該第２の開口
部上に形成されたＡｌを主成分とする第３の導体層から
なることを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2208961A JP2876742B2 (ja) | 1990-08-07 | 1990-08-07 | 半導体装置 |
| US07/689,222 US5311039A (en) | 1990-04-24 | 1991-04-22 | PROM and ROM memory cells |
| KR1019910006535A KR910019243A (ko) | 1990-04-24 | 1991-04-24 | 개선된 prom 및 rom 메모리 셀 및 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2208961A JP2876742B2 (ja) | 1990-08-07 | 1990-08-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0499370A true JPH0499370A (ja) | 1992-03-31 |
| JP2876742B2 JP2876742B2 (ja) | 1999-03-31 |
Family
ID=16565023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2208961A Expired - Fee Related JP2876742B2 (ja) | 1990-04-24 | 1990-08-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2876742B2 (ja) |
-
1990
- 1990-08-07 JP JP2208961A patent/JP2876742B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2876742B2 (ja) | 1999-03-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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