JPH0499371A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0499371A JPH0499371A JP2208962A JP20896290A JPH0499371A JP H0499371 A JPH0499371 A JP H0499371A JP 2208962 A JP2208962 A JP 2208962A JP 20896290 A JP20896290 A JP 20896290A JP H0499371 A JPH0499371 A JP H0499371A
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- insulating film
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 239000012535 impurity Substances 0.000 claims abstract description 26
- 239000004020 conductor Substances 0.000 claims abstract description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims description 5
- 230000015654 memory Effects 0.000 abstract description 7
- 239000011159 matrix material Substances 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 43
- 239000011229 interlayer Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- WHOPEPSOPUIRQQ-UHFFFAOYSA-N oxoaluminum Chemical compound O1[Al]O[Al]1 WHOPEPSOPUIRQQ-UHFFFAOYSA-N 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
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- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明は半導体装置の構造の改良に関する。
［従来の技術］
半導体装置特に読み出し専用メモリーについては従来第
２図（ａ）に示すように１つのセルについて１つのトラ
ンジスタにより構成されこのトランジスタのしきい値電
圧をイオン注入法により変えることによりＲＯＭデータ
を書き込んでいた。
２図（ａ）に示すように１つのセルについて１つのトラ
ンジスタにより構成されこのトランジスタのしきい値電
圧をイオン注入法により変えることによりＲＯＭデータ
を書き込んでいた。
第２図（ｂ）はこの断面図であり、２０１は半導体基板
、２０２はゲート膜、２０３はゲート電極、２０４は４
度の高い拡散Ｍ、２０５ ハＬ Ｄ Ｄ構造の濃度の低
い拡散層、２０６はＬＤＤ構造のサイドウオール絶縁膜
、２０７は層間絶縁膜、２０８はＡＬ配線である。ここ
でＲＯＭデーター書き込みは層間絶縁ｂｉ ２０７の形
成前又は形成後にイオン注入により不純物層２０９を形
成し、しきい値電圧を変えることにより行っていた。ま
た第２図（Ｃ）は平面図でありａが−セルの単位部分て
、２１０は素子分離領である。
、２０２はゲート膜、２０３はゲート電極、２０４は４
度の高い拡散Ｍ、２０５ ハＬ Ｄ Ｄ構造の濃度の低
い拡散層、２０６はＬＤＤ構造のサイドウオール絶縁膜
、２０７は層間絶縁膜、２０８はＡＬ配線である。ここ
でＲＯＭデーター書き込みは層間絶縁ｂｉ ２０７の形
成前又は形成後にイオン注入により不純物層２０９を形
成し、しきい値電圧を変えることにより行っていた。ま
た第２図（Ｃ）は平面図でありａが−セルの単位部分て
、２１０は素子分離領である。
［発明が解決しようとする課題］
微細化高集積化が進む中で、１つのセルで１つのトラン
ジスターと共有するものの１つのコンタクト部（第２図
（ｂ）ではゲート電極３とＡｌ２Ｏ２と拡散層２０４が
対応）が必要となり、あまり縮小化できないという問題
点と、またトランジスター自体のオン抵抗が下げられな
いため高速化ができないといつ間Ｈ？ｐ、とが顕在化し
て来た。
ジスターと共有するものの１つのコンタクト部（第２図
（ｂ）ではゲート電極３とＡｌ２Ｏ２と拡散層２０４が
対応）が必要となり、あまり縮小化できないという問題
点と、またトランジスター自体のオン抵抗が下げられな
いため高速化ができないといつ間Ｈ？ｐ、とが顕在化し
て来た。
本発明はかかる課題を解決し、縮小化と高速化が実現で
きる構造を提供することにある。
きる構造を提供することにある。
［課題を解決するための手段］
本発明の半導体装置は、
半導体基板上に形成された第一の絶縁膜、該第の絶縁膜
上に形成された第一導電型の不純物を含も第一の導体層
、該第一の導体層を含も表面上に形成された第２の絶縁
膜、該第一の導体層上で該第２の絶縁膜の所定部に形成
された第一の開口部、該第一の開口部で該第一の導体層
に直接接触する様に形成され少なくとも該第一の開口部
をおおうよう形成された多結晶シリコンからなる第２の
導体層、該第２の導体層に於いて該第一の開口部をおお
うように形成された第一導電型からなる不純物を含む第
一の領域とそれ以外の部分で第２導電型の不純物を含む
第２の領域、該第２の導体層上に形成された第３の絶縁
膜、該第３の絶縁膜に於いて該第２の導体層の第２導電
型の第２の領域上の所定部分て形成された第２の開口部
と該第２の開口部上に形成されたＡＬを主成分とする第
３の導体層からなることを特徴とする半導体装置。
上に形成された第一導電型の不純物を含も第一の導体層
、該第一の導体層を含も表面上に形成された第２の絶縁
膜、該第一の導体層上で該第２の絶縁膜の所定部に形成
された第一の開口部、該第一の開口部で該第一の導体層
に直接接触する様に形成され少なくとも該第一の開口部
をおおうよう形成された多結晶シリコンからなる第２の
導体層、該第２の導体層に於いて該第一の開口部をおお
うように形成された第一導電型からなる不純物を含む第
一の領域とそれ以外の部分で第２導電型の不純物を含む
第２の領域、該第２の導体層上に形成された第３の絶縁
膜、該第３の絶縁膜に於いて該第２の導体層の第２導電
型の第２の領域上の所定部分て形成された第２の開口部
と該第２の開口部上に形成されたＡＬを主成分とする第
３の導体層からなることを特徴とする半導体装置。
ヒ実 施 例１
第１図（ａ）、（ｂ）、（ｃ）は本発明の一実施例を示
す半導体装置の回路方式および構造を示す平面図および
断面図である。
す半導体装置の回路方式および構造を示す平面図および
断面図である。
第１図（ｂ）、（ｃ）に於いて、１０１は半導体基板、
１０２は素子分離絶縁膜、１０３はゲート電極と同一材
質により形成され第一導電型の不純物を含む導体層たと
えばＮ型不純物を含む多結晶シリコン又はこの表面に高
融、重金属シリサイドが形成されているいわゆるポリサ
イド、１０４は第一の層間絶縁膜、１０５は第一の開口
部、１０６は第一導電型つまりＮ型不純物を含も多結晶
シフコン層、１０７は第２導電型つまりＰ型不純物を含
む多結晶シリコン層、１０８は第２の層間絶縁膜、１０
９は第一の開口部１０５上のＰ型不純物を含む多結晶シ
リコン層上に形成された第２の開口部、１１０はＡＬ等
の配線層である。また第一図（ｂ）のＡは−セル単位部
分である。
１０２は素子分離絶縁膜、１０３はゲート電極と同一材
質により形成され第一導電型の不純物を含む導体層たと
えばＮ型不純物を含む多結晶シリコン又はこの表面に高
融、重金属シリサイドが形成されているいわゆるポリサ
イド、１０４は第一の層間絶縁膜、１０５は第一の開口
部、１０６は第一導電型つまりＮ型不純物を含も多結晶
シフコン層、１０７は第２導電型つまりＰ型不純物を含
む多結晶シリコン層、１０８は第２の層間絶縁膜、１０
９は第一の開口部１０５上のＰ型不純物を含む多結晶シ
リコン層上に形成された第２の開口部、１１０はＡＬ等
の配線層である。また第一図（ｂ）のＡは−セル単位部
分である。
第１図（ｂ）、（Ｃ）かられかるように一つのセル単位
を一つのコンタクト開口部１０９を基本とし、コンタク
トの開口をするかしないかを加工工程中のマスク上のデ
ーターで作り込む、つまり配線１１０と導体層１０３が
導通しているかどうかを電気的にセンスすることによっ
てデーターを判定することにより読み出し専用メモリー
とする方（去である。
を一つのコンタクト開口部１０９を基本とし、コンタク
トの開口をするかしないかを加工工程中のマスク上のデ
ーターで作り込む、つまり配線１１０と導体層１０３が
導通しているかどうかを電気的にセンスすることによっ
てデーターを判定することにより読み出し専用メモリー
とする方（去である。
このとき単に４体！］ ０３と配線層１Ｊ○とが開口部
１０９て接続されているだけではマトリクス状に形成さ
れているセル部に於いてセル間が短絡してしまう。これ
を避けるために開口部下に多結晶シリコン層を設けここ
にＮ型不純物層１０６とＰ型不純物層１０７を形成する
ことによりＰ＼接合を形成し、この整流作用により回避
した。
１０９て接続されているだけではマトリクス状に形成さ
れているセル部に於いてセル間が短絡してしまう。これ
を避けるために開口部下に多結晶シリコン層を設けここ
にＮ型不純物層１０６とＰ型不純物層１０７を形成する
ことによりＰ＼接合を形成し、この整流作用により回避
した。
この構造を回路図に示したのが第一図（ａ）である。ま
た、このとき導体層１０３と多結晶シリコン層１０６な
いし１０７との間に絶縁膜１０４を形成することにより
加工性も良くした。すなわち、導体層１０３と多結晶シ
リコン層１０６ないし］０７が全面に接触している場合
両者は連続的にエツチングをせわばならず、またＡＬ等
の配線層１１０と導体層１０３とを直接接続したい場合
必らず多結晶シリコン層１０６を介さねばならず接触抵
抗等に問題が生じた２−月給縁膜１０４を介することに
より、これがエツチングをストップすることができ多結
晶シリコン層１０６．１０７と導体層１０３が別々にエ
ンチングすることができかつ導体層１０３と配線層１１
０を直接接触することができた。
た、このとき導体層１０３と多結晶シリコン層１０６な
いし１０７との間に絶縁膜１０４を形成することにより
加工性も良くした。すなわち、導体層１０３と多結晶シ
リコン層１０６ないし］０７が全面に接触している場合
両者は連続的にエツチングをせわばならず、またＡＬ等
の配線層１１０と導体層１０３とを直接接続したい場合
必らず多結晶シリコン層１０６を介さねばならず接触抵
抗等に問題が生じた２−月給縁膜１０４を介することに
より、これがエツチングをストップすることができ多結
晶シリコン層１０６．１０７と導体層１０３が別々にエ
ンチングすることができかつ導体層１０３と配線層１１
０を直接接触することができた。
また第一の開口部１０５を第二の開口部上に設巳寸ない
、つまり別々の部分に設けることにより、導体層＋０３
中のＮ型不純物が後工程の熱処理により上方の多結晶シ
リコン層１０６へ拡散していってもＰ型不純物領域１０
７に直接ぶつからないため、接合特性も安定したものが
得られる。
、つまり別々の部分に設けることにより、導体層＋０３
中のＮ型不純物が後工程の熱処理により上方の多結晶シ
リコン層１０６へ拡散していってもＰ型不純物領域１０
７に直接ぶつからないため、接合特性も安定したものが
得られる。
この方法により第１図（ｂ）のようなメモリーセルを実
現することができ縮小化が実現できた。
現することができ縮小化が実現できた。
さらにトランジスタを介さず、Ｐ−Ｎ接合はあるものの
導体層１０３と配線層１１０との電気的導通により機能
しているためトランジスタのＯＮ抵抗より抵抗が低く高
速化が計れた。またコンタクトつまり開口部１０７の有
無にてデーターを書き込むためデークーの書き込みから
完成までの時間つまり製造納期も短縮できた。
導体層１０３と配線層１１０との電気的導通により機能
しているためトランジスタのＯＮ抵抗より抵抗が低く高
速化が計れた。またコンタクトつまり開口部１０７の有
無にてデーターを書き込むためデークーの書き込みから
完成までの時間つまり製造納期も短縮できた。
［発明の効果］
以上のように本発明によれば従来トランジスタによりメ
モリセルを構成していた読み出し専用メモリーのメモリ
ーセルを多結晶シリコン上に形成したダイオードとこの
ダイオード上に汗ａ成したコンタクトによりメモリーセ
ルを構成し、しかもこれを加工マージンをもって実現で
き、高集積化、高速化、さらに短納期も計れた。
モリセルを構成していた読み出し専用メモリーのメモリ
ーセルを多結晶シリコン上に形成したダイオードとこの
ダイオード上に汗ａ成したコンタクトによりメモリーセ
ルを構成し、しかもこれを加工マージンをもって実現で
き、高集積化、高速化、さらに短納期も計れた。
第１図（ａ）〜（ｃ）は本発明の説明図で第１図（ａ）
は回路図、第１図（ｂ）は平面図、第１図（ｃ）は断面
図。 第２図（ａ）〜（Ｃ）は従来構造の説明図で第２図（ａ
）は回路図、第２図（ｂ）は平面図、第２図（ｃ）は断
面図。 図中に於いて、 １０１．２０１ ・半導体基板 １０２．２１０ ・素子分離絶縁膜１０３．２０３
・・ Ｎ型不純物を含むゲート電極およびその配線層 １０５ ・ １０８ ・ １０９ ・ ・ ・ １１０、 ２０４ ・ ２０６ ・ ２０７ ・ ・ ２０９ ・ ・ ・ 第一の層間絶縁膜 ・第一の開口部 ・Ｎ型不純物を含む多結晶 シリコン層 Ｐ型不純物を含む多結晶 シリコン層 ・第２の層間絶縁膜 ・第２の開口部 ・ＡＬ等の配線層 ・ゲート絶縁膜 ・濃度の高い不純物層 ・濃度の低い不純物層 ・サイドウオール ・層間絶縁膜 ・データー書き込みのため の不純物層 コンタクト 以上 １１０ （Ｃ）
は回路図、第１図（ｂ）は平面図、第１図（ｃ）は断面
図。 第２図（ａ）〜（Ｃ）は従来構造の説明図で第２図（ａ
）は回路図、第２図（ｂ）は平面図、第２図（ｃ）は断
面図。 図中に於いて、 １０１．２０１ ・半導体基板 １０２．２１０ ・素子分離絶縁膜１０３．２０３
・・ Ｎ型不純物を含むゲート電極およびその配線層 １０５ ・ １０８ ・ １０９ ・ ・ ・ １１０、 ２０４ ・ ２０６ ・ ２０７ ・ ・ ２０９ ・ ・ ・ 第一の層間絶縁膜 ・第一の開口部 ・Ｎ型不純物を含む多結晶 シリコン層 Ｐ型不純物を含む多結晶 シリコン層 ・第２の層間絶縁膜 ・第２の開口部 ・ＡＬ等の配線層 ・ゲート絶縁膜 ・濃度の高い不純物層 ・濃度の低い不純物層 ・サイドウオール ・層間絶縁膜 ・データー書き込みのため の不純物層 コンタクト 以上 １１０ （Ｃ）
Claims (1)
- 半導体基板上に形成された第一の絶縁膜、該第一の絶縁
膜上に形成された第一導電型の不純物を含む第一の導体
層、該第一の導体層を含む表面上に形成された第２の絶
縁膜、該第一の導体層上で該第２の絶縁膜の所定部に形
成された第一の開口部、該第一の開口部で該第一の導体
層に直接接触する様に形成され少なくとも該第一の開口
部をおおうよう形成された多結晶シリコンからなる第２
の導体層、該第２の導体層に於いて該第一の開口部をお
おうように形成された第一導電型からなる不純物を含む
第一の領域とそれ以外の部分で第２導電型の不純物を含
む第２の領域、該第２の導体層上に形成された第３の絶
縁膜、該第３の絶縁膜に於いて該第２の導体層の第２導
電型の第２の領域上の所定部分で形成された第２の開口
部と該第２の開口部上に形成されたＡＬを主成分とする
第３の導体層からなることを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2208962A JP2924127B2 (ja) | 1990-08-07 | 1990-08-07 | 半導体装置 |
| US07/689,222 US5311039A (en) | 1990-04-24 | 1991-04-22 | PROM and ROM memory cells |
| KR1019910006535A KR910019243A (ko) | 1990-04-24 | 1991-04-24 | 개선된 prom 및 rom 메모리 셀 및 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2208962A JP2924127B2 (ja) | 1990-08-07 | 1990-08-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0499371A true JPH0499371A (ja) | 1992-03-31 |
| JP2924127B2 JP2924127B2 (ja) | 1999-07-26 |
Family
ID=16565038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2208962A Expired - Fee Related JP2924127B2 (ja) | 1990-04-24 | 1990-08-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924127B2 (ja) |
-
1990
- 1990-08-07 JP JP2208962A patent/JP2924127B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2924127B2 (ja) | 1999-07-26 |
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