JPS59114861A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59114861A JPS59114861A JP57224713A JP22471382A JPS59114861A JP S59114861 A JPS59114861 A JP S59114861A JP 57224713 A JP57224713 A JP 57224713A JP 22471382 A JP22471382 A JP 22471382A JP S59114861 A JPS59114861 A JP S59114861A
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- JP
- Japan
- Prior art keywords
- region
- layer
- oxide film
- type
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に関するもので必り、特に自己整合
させたベースコンタクトを有するＩ” Ｌ（Ｉｎｔｅｇ
ｒａｔｅ、ｄ Ｉｎｊｅｃｔｉｏｎ Ｉ、ｏｇｉｃ）
Ｋ関する。
させたベースコンタクトを有するＩ” Ｌ（Ｉｎｔｅｇ
ｒａｔｅ、ｄ Ｉｎｊｅｃｔｉｏｎ Ｉ、ｏｇｉｃ）
Ｋ関する。
Ｉ”Ｌハ通常のブレーナ型バイポーラトランジスタの工
ばツタとコレクタを逆にしたいわゆる逆構造バーチカル
トランジスタからなるインバータ用トランジスタと、こ
のトランジスタのベースをコレクタとするこれと相補形
のインジェクタ用トランジスタとの複合構造を有してい
る。また、 Ｉ２Ｌは論理振幅が小さく、高速かつ低消
費電力の動作が可能であ）、素子分離を要しないため高
集積化が可能で、従来のバイポーラ集積回路と同一チッ
プ上に共存できるという特徴を有している。
ばツタとコレクタを逆にしたいわゆる逆構造バーチカル
トランジスタからなるインバータ用トランジスタと、こ
のトランジスタのベースをコレクタとするこれと相補形
のインジェクタ用トランジスタとの複合構造を有してい
る。また、 Ｉ２Ｌは論理振幅が小さく、高速かつ低消
費電力の動作が可能であ）、素子分離を要しないため高
集積化が可能で、従来のバイポーラ集積回路と同一チッ
プ上に共存できるという特徴を有している。
ところでＩ”Ｌをよｐ高速化するための方法として、「
ＩｈＤＭ ＴｅｃｈｎｉｃａＩ Ｄｉｇｅｓｔ １９７
９ Ｊに「５ｕｂ−ｎａｎｏｓｅｃｏｎｄ Ｓｅｌｆ−
ａｌｉｇｎｅｄ ＰＬ／ＭＴＬＣ１ｒａｉｔｓＪ と題
して、Ｉ２ Ｌのコレクタ領域に高濃度ｎ十型ドープト
多結晶シリコン層を使い、ベースコンタクトホールとコ
レクタ領域をシリコン酸化膜の厚みの相違による自己整
合で形成することを可能にし、さらに表面に露出するベ
ース領域は金属で被うことでベース抵抗を下げ、かつ素
子の微細化を可能にし、エミッタ・ベースとコレクタ・
ベースの接合面積比を１に近づける構造を可能にしたＩ
２Ｌが示されている。 しかしながら、このＰＬには多
くの問題がある。
ＩｈＤＭ ＴｅｃｈｎｉｃａＩ Ｄｉｇｅｓｔ １９７
９ Ｊに「５ｕｂ−ｎａｎｏｓｅｃｏｎｄ Ｓｅｌｆ−
ａｌｉｇｎｅｄ ＰＬ／ＭＴＬＣ１ｒａｉｔｓＪ と題
して、Ｉ２ Ｌのコレクタ領域に高濃度ｎ十型ドープト
多結晶シリコン層を使い、ベースコンタクトホールとコ
レクタ領域をシリコン酸化膜の厚みの相違による自己整
合で形成することを可能にし、さらに表面に露出するベ
ース領域は金属で被うことでベース抵抗を下げ、かつ素
子の微細化を可能にし、エミッタ・ベースとコレクタ・
ベースの接合面積比を１に近づける構造を可能にしたＩ
２Ｌが示されている。 しかしながら、このＰＬには多
くの問題がある。
以下、その問題点を図面によシ説関する。第１図はすで
に提案された従来の製造方法の断面図である。
に提案された従来の製造方法の断面図である。
まず、Ｐ形シリコン基板１に高濃度ｎ＋形埋込用２を形
成した後にｎ形エピタ中シャル層３を形成し、その表面
から高濃度ｎ 形拡散領域４を形成し、エミッタとする
（同図（ａ））。次にシリコン窒化［１３を１００ＯＡ
堆積させ、一部開孔し、約１μのシリコン酸化膜５を選
択的に形成する（同図（ｂ））。
成した後にｎ形エピタ中シャル層３を形成し、その表面
から高濃度ｎ 形拡散領域４を形成し、エミッタとする
（同図（ａ））。次にシリコン窒化［１３を１００ＯＡ
堆積させ、一部開孔し、約１μのシリコン酸化膜５を選
択的に形成する（同図（ｂ））。
窒化膜１３を除去し、選択的に形成された絶縁膜をマス
クとしてインジェクタ領域６とベース領域７を形成し、
その後、全面に砒素添加多結晶シリコン層８を５ｏｏｏ
ｚ堆積させ、ＣＶＤシリコン酸化ｉ ９ ヲ５００Ａｊ
［ｊｉサセル。？−）ＣＶＤ ８ｉ０．９をエツチング
し、さらに町＝ＨＮＯ，＝ ＣＨ，Ｃ００Ｈ＝１＝３＝
８の混合液で砒素添加多結晶シリコン層８をエツチング
する（同図（Ｃ））。
クとしてインジェクタ領域６とベース領域７を形成し、
その後、全面に砒素添加多結晶シリコン層８を５ｏｏｏ
ｚ堆積させ、ＣＶＤシリコン酸化ｉ ９ ヲ５００Ａｊ
［ｊｉサセル。？−）ＣＶＤ ８ｉ０．９をエツチング
し、さらに町＝ＨＮＯ，＝ ＣＨ，Ｃ００Ｈ＝１＝３＝
８の混合液で砒素添加多結晶シリコン層８をエツチング
する（同図（Ｃ））。
次に、砒素添加多結晶シリコン８からコレクタ領域１０
を拡散形成しながら、低温（７００〜９００℃）でシリ
コン酸化膜を形成する。これにより、ベース領域７およ
びインジェクタ領域６上には数１００Ｘのシリコン酸化
膜が形成され、砒素添加多結晶シリコン８の側面には１
０００〜２０００Ａのシリコン酸化膜が形成される。こ
れは、高濃度ｎ形手導体層の酸化膜成長速度は低温で酸
化することにより、低濃度Ｐ形牛導体層と比べて５〜６
倍程度大きい酸化膜成長速度を有するためである。次に
、インジェクタ６及びベース７上の薄い酸化膜を自己整
合的にエツチングし、すべてのコンタクト穴を開口して
金属電極１２を形成する。この状態を示したのが第１図
（ｅ）である。
を拡散形成しながら、低温（７００〜９００℃）でシリ
コン酸化膜を形成する。これにより、ベース領域７およ
びインジェクタ領域６上には数１００Ｘのシリコン酸化
膜が形成され、砒素添加多結晶シリコン８の側面には１
０００〜２０００Ａのシリコン酸化膜が形成される。こ
れは、高濃度ｎ形手導体層の酸化膜成長速度は低温で酸
化することにより、低濃度Ｐ形牛導体層と比べて５〜６
倍程度大きい酸化膜成長速度を有するためである。次に
、インジェクタ６及びベース７上の薄い酸化膜を自己整
合的にエツチングし、すべてのコンタクト穴を開口して
金属電極１２を形成する。この状態を示したのが第１図
（ｅ）である。
しかしながら、この方法には以下に示す欠点−ｉ＝るる
。すなわち、低温酸化によるシリコン酸イヒ膜の成長速
度の差、つｔｂ、高濃度ｎ 形半導体）ｔｊを低温酸化
することによって成長される酸イし膜は温度が低いほど
低濃度Ｐ−形半導体層に形成されるシリコン酸化膜よυ
数倍厚く形成される。しｄ−Ｌ、反面膜質のち密さでは
おと９、フッ酸系のエツチング液によるエツチング速度
も早く、シフ５為も絶縁性も悪くて使用できないことが
知られている。この結果、ベース７とコレクタ１０と〃
タショートすることがある。
。すなわち、低温酸化によるシリコン酸イヒ膜の成長速
度の差、つｔｂ、高濃度ｎ 形半導体）ｔｊを低温酸化
することによって成長される酸イし膜は温度が低いほど
低濃度Ｐ−形半導体層に形成されるシリコン酸化膜よυ
数倍厚く形成される。しｄ−Ｌ、反面膜質のち密さでは
おと９、フッ酸系のエツチング液によるエツチング速度
も早く、シフ５為も絶縁性も悪くて使用できないことが
知られている。この結果、ベース７とコレクタ１０と〃
タショートすることがある。
従って、本発明の目的はコレクタ・ベース間耐圧が十分
に大きい半導体装置を提供することにある。
に大きい半導体装置を提供することにある。
本発明は、多結晶シリコン層上を覆う酸イヒ膜を、例え
ば窒化膜等の第２の絶縁層でさらに被覆することを特徴
とする。
ば窒化膜等の第２の絶縁層でさらに被覆することを特徴
とする。
以下、本発明の一実施例を示す第２図について詳細に説
明する。まず、従来と同じようにして電極形成工程の前
で完了する。すなわち、Ｐ形半導体基板ｌに高濃度ｎ＋
形埋込領域２を設け、その上にｎ形エピタキシャル層３
を形成し、エビ層３表面から高濃りｎ＋形拡散領域４を
形成し、エミッタ領域とする。次に、基板表面にシリコ
ン窒化膜を１０００〜１５００＾形成し、一部を開口し
て選択酸層５を形成する。次に、インジェクタトランジ
スタのベース領域となる部分に酸化膜を残し、イオン注
入によってイ゛ンジエクタ６Ｙ、イン・く−夕のベース
領域７とを形成する。この後、エビ層表面にヒ素添加多
結晶シリコン層８を３０００〜５０００Ａ堆積し、コレ
クタとなる領域を残して除去し、全面を低温７００〜９
００℃で酸化する。このとき、ヒ素碓加多結晶シリコン
８上には２０００〜３０００ Ａの酸化膜１１が成長し
、インジェクタ６及びＰ形ベース７上には数百穴の酸化
膜が成長する。次に、ベースおよびインジェクタ上の酸
化膜のみエツチングし、多結晶シリコン上には１０００
〜２００ＯＡの酸化膜が残るようにする。この状態を示
したのが、＄２図（ａ）でるる。
明する。まず、従来と同じようにして電極形成工程の前
で完了する。すなわち、Ｐ形半導体基板ｌに高濃度ｎ＋
形埋込領域２を設け、その上にｎ形エピタキシャル層３
を形成し、エビ層３表面から高濃りｎ＋形拡散領域４を
形成し、エミッタ領域とする。次に、基板表面にシリコ
ン窒化膜を１０００〜１５００＾形成し、一部を開口し
て選択酸層５を形成する。次に、インジェクタトランジ
スタのベース領域となる部分に酸化膜を残し、イオン注
入によってイ゛ンジエクタ６Ｙ、イン・く−夕のベース
領域７とを形成する。この後、エビ層表面にヒ素添加多
結晶シリコン層８を３０００〜５０００Ａ堆積し、コレ
クタとなる領域を残して除去し、全面を低温７００〜９
００℃で酸化する。このとき、ヒ素碓加多結晶シリコン
８上には２０００〜３０００ Ａの酸化膜１１が成長し
、インジェクタ６及びＰ形ベース７上には数百穴の酸化
膜が成長する。次に、ベースおよびインジェクタ上の酸
化膜のみエツチングし、多結晶シリコン上には１０００
〜２００ＯＡの酸化膜が残るようにする。この状態を示
したのが、＄２図（ａ）でるる。
ここで、全面に窒化膜１３を３００人程度に成長され（
同図（ｂ））。エチレングリコール＋ホウ酸アンモニウ
ム混合液中で窒化膜の陽極酸化を行ない、窒化膜１３の
うちシリコンと接している部分のみを酸化膜に変換する
。このとき、ウェハース側にはコレクタベース接合の降
伏電圧と窒化膜１３の絶縁破壊電圧の和の電圧を印加す
る。
同図（ｂ））。エチレングリコール＋ホウ酸アンモニウ
ム混合液中で窒化膜の陽極酸化を行ない、窒化膜１３の
うちシリコンと接している部分のみを酸化膜に変換する
。このとき、ウェハース側にはコレクタベース接合の降
伏電圧と窒化膜１３の絶縁破壊電圧の和の電圧を印加す
る。
しかる後、陽極酸化した酸化膜をエツチングで除去する
と、シリコン基板との必要なコンタクト領域のみ開口し
、それ以外の領域は窒化膜でおおわれる。最後に金属層
１２を設け、配線領域を形成する（同図（Ｃ））。尚、
コンタクト以外に形成される窒化膜は必要に応じて窒化
膜成長、陽極酸化エツチングをくシ返すことによｊ？３
００Ａ以上の膜厚にすることが可能である。
と、シリコン基板との必要なコンタクト領域のみ開口し
、それ以外の領域は窒化膜でおおわれる。最後に金属層
１２を設け、配線領域を形成する（同図（Ｃ））。尚、
コンタクト以外に形成される窒化膜は必要に応じて窒化
膜成長、陽極酸化エツチングをくシ返すことによｊ？３
００Ａ以上の膜厚にすることが可能である。
以上説明したように、自己整合的に形成したｎ＋形多結
晶シリコン上の絶縁膜が、酸化膜の上に窒化膜が重なる
ことによシ、ち密で絶縁性の高いものになシ、コレクタ
・ペースのショー） 不ｊＬｔなくすことができ、安定
で高信頼度の半導体装置を提供することができる。
晶シリコン上の絶縁膜が、酸化膜の上に窒化膜が重なる
ことによシ、ち密で絶縁性の高いものになシ、コレクタ
・ペースのショー） 不ｊＬｔなくすことができ、安定
で高信頼度の半導体装置を提供することができる。
第１図（ａ）乃至（ｅ）は従来の製造方法を説明する工
程断面図でめシ、第２図（ａ）乃至（Ｃ）は本発明の一
実施例を示す工程断面図でるる。 １はＰ形基板、２は層形埋込層、３はｎ形エピタキシャ
ルノー、４は層形拡散ノー、５は選択酸化膜、６はイン
ジェクタＰ膨拡散層、７はペースＰ形拡散層、８は計形
多結晶シリコン層、９は酸化膜、１０はｎ＋形拡散ノー
、１１は１１＋形多結晶シリコンノー上の低温酸化膜、
１３は窒化膜、１２はアルミ電極を示す。 第 Ｚ 図 手続補正書（方、） 特許庁長官 殿 １、事件の表示 昭和５７年 特許 願第２２４７
１３号２、発明の名称 半 導 体 装 置３、補正
をする者 事件との関係 出 願 人東京都港区芝五
丁月３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 （連絡先 日本電気株式会社特許部） ５、補正命令の日付 昭和５８年３月２９日（発送
日）６、補正の対象 明細書の「発明の詳細な説明」および「図面の簡単な説
明」の欄ならびに図面 ７、＠正の内容 （１）明細書の第５頁第１行目の「第１図（ｅ）」を「
第１図（ｄ）」に訂正する。 （２）同第８頁第３行目の「第１図（ａ）乃至（ｅ）」
を「第１図（ａ）乃至（ｄ）」に訂正する。 （３）図面の第１図を添付図面の未配の通９訂正する。 ８、添付書類 図面 １通
程断面図でめシ、第２図（ａ）乃至（Ｃ）は本発明の一
実施例を示す工程断面図でるる。 １はＰ形基板、２は層形埋込層、３はｎ形エピタキシャ
ルノー、４は層形拡散ノー、５は選択酸化膜、６はイン
ジェクタＰ膨拡散層、７はペースＰ形拡散層、８は計形
多結晶シリコン層、９は酸化膜、１０はｎ＋形拡散ノー
、１１は１１＋形多結晶シリコンノー上の低温酸化膜、
１３は窒化膜、１２はアルミ電極を示す。 第 Ｚ 図 手続補正書（方、） 特許庁長官 殿 １、事件の表示 昭和５７年 特許 願第２２４７
１３号２、発明の名称 半 導 体 装 置３、補正
をする者 事件との関係 出 願 人東京都港区芝五
丁月３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 （連絡先 日本電気株式会社特許部） ５、補正命令の日付 昭和５８年３月２９日（発送
日）６、補正の対象 明細書の「発明の詳細な説明」および「図面の簡単な説
明」の欄ならびに図面 ７、＠正の内容 （１）明細書の第５頁第１行目の「第１図（ｅ）」を「
第１図（ｄ）」に訂正する。 （２）同第８頁第３行目の「第１図（ａ）乃至（ｅ）」
を「第１図（ａ）乃至（ｄ）」に訂正する。 （３）図面の第１図を添付図面の未配の通９訂正する。 ８、添付書類 図面 １通
Claims (3)
- （１）半導体基板に接触して選択的に形成された多結晶
半導体層と、該多結晶半導体層上を榎う第１絶縁膜と、
前記多結晶半導体層上の第１絶縁膜をさらに覆う第２絶
縁換とを有することを特徴とする半導体装置。 - （２）前記第１絶縁膜は酸化膜であり、前記第２絶縁膜
は窒化膜でめシ、前記第１および第２絶縁膜は前記多結
晶半導体層の側面も覆っていることを特徴とする特許請
求の範囲第（１）項記載の半導体装置。 - （３）前記多結晶半導体層が接触していない前記半導体
基板には前記多結晶半導体層とは異なる導゛１型の半導
体領域があシ、該半導体領域上には前記第１および第２
絶縁膜は設けられていないことを特徴とする特許請求の
範囲第（２）項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57224713A JPS59114861A (ja) | 1982-12-21 | 1982-12-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57224713A JPS59114861A (ja) | 1982-12-21 | 1982-12-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59114861A true JPS59114861A (ja) | 1984-07-03 |
Family
ID=16818078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57224713A Pending JPS59114861A (ja) | 1982-12-21 | 1982-12-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59114861A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5006476A (en) * | 1988-09-07 | 1991-04-09 | North American Philips Corp., Signetics Division | Transistor manufacturing process using three-step base doping |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567466A (en) * | 1979-06-29 | 1981-01-26 | Ibm | Selffalignment semiconductor device |
| JPS5678139A (en) * | 1979-11-29 | 1981-06-26 | Toshiba Corp | Manufacture of semiconductor integrated circuit |
-
1982
- 1982-12-21 JP JP57224713A patent/JPS59114861A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567466A (en) * | 1979-06-29 | 1981-01-26 | Ibm | Selffalignment semiconductor device |
| JPS5678139A (en) * | 1979-11-29 | 1981-06-26 | Toshiba Corp | Manufacture of semiconductor integrated circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5006476A (en) * | 1988-09-07 | 1991-04-09 | North American Philips Corp., Signetics Division | Transistor manufacturing process using three-step base doping |
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