JPS60132341A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60132341A JPS60132341A JP23974583A JP23974583A JPS60132341A JP S60132341 A JPS60132341 A JP S60132341A JP 23974583 A JP23974583 A JP 23974583A JP 23974583 A JP23974583 A JP 23974583A JP S60132341 A JPS60132341 A JP S60132341A
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- Japan
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- semiconductor device
- oxynitride
- film
- element isolation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置に係り、特に素子分離領域に溝を設
け、該溝に絶縁物を埋め込み素子間分離するのに好適な
該絶縁物材料に関する。
け、該溝に絶縁物を埋め込み素子間分離するのに好適な
該絶縁物材料に関する。
従来の素子分離領域に溝を設は素子分離される半導体装
置においては、溝ヲ埋め込む材料として。
置においては、溝ヲ埋め込む材料として。
熱酸化したＳｉｎ、、多結晶Ｓ ｉ ＨＳ ｉ Ｂ Ｎ
ａ、化学蒸着（ＣＶ Ｄ ： Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）ＳｉＯ２，スパッ
タリングやプラズマ励起法、光励起法による５ｉ０２が
用いられていた。しかし、熱酸化したＳｉｎ、で溝を埋
める場合には、酸化による応力がシリコン基板に働き、
シリコン基板に結晶欠陥を発生させ、半導体素子のリー
ク電流が増大するという欠点があった。また多結晶Ｓｉ
で埋め込む場合には、その表面を酸化して絶縁物に変え
なければならず、そのときの応力が結晶欠陥を発生させ
ることや、また多結晶Ｓｉの誘導率が約１１と５ｉｎ２
に比べ大きいため、半導体装置の配線の寄生容量が増加
し、半導体装置の動作速度が低下するという欠点があっ
た。Ｓｉ、Ｎ４やスパッタリングした５ｉｎ２では、膜
の堆積応力が大きく、シリコン基板に結晶欠陥を発生さ
せるという欠点があった。さらに、ＣＶＤやプラズマ励
起法、光励起法では、それらの方法で形成されたＳｉＯ
２のＨＦ水溶液に対するエツチング速度が大きいため、
溝を埋め込んだ後に通常の半導体製造工程を経過すると
埋め込んだ５ｉｎ２が除去されてしまい、表面に急峻な
段差が発生し、配線の段線が発生するという欠点があっ
た。
ａ、化学蒸着（ＣＶ Ｄ ： Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）ＳｉＯ２，スパッ
タリングやプラズマ励起法、光励起法による５ｉ０２が
用いられていた。しかし、熱酸化したＳｉｎ、で溝を埋
める場合には、酸化による応力がシリコン基板に働き、
シリコン基板に結晶欠陥を発生させ、半導体素子のリー
ク電流が増大するという欠点があった。また多結晶Ｓｉ
で埋め込む場合には、その表面を酸化して絶縁物に変え
なければならず、そのときの応力が結晶欠陥を発生させ
ることや、また多結晶Ｓｉの誘導率が約１１と５ｉｎ２
に比べ大きいため、半導体装置の配線の寄生容量が増加
し、半導体装置の動作速度が低下するという欠点があっ
た。Ｓｉ、Ｎ４やスパッタリングした５ｉｎ２では、膜
の堆積応力が大きく、シリコン基板に結晶欠陥を発生さ
せるという欠点があった。さらに、ＣＶＤやプラズマ励
起法、光励起法では、それらの方法で形成されたＳｉＯ
２のＨＦ水溶液に対するエツチング速度が大きいため、
溝を埋め込んだ後に通常の半導体製造工程を経過すると
埋め込んだ５ｉｎ２が除去されてしまい、表面に急峻な
段差が発生し、配線の段線が発生するという欠点があっ
た。
本発明の目的は、半導体装置の素子分離領域の溝を埋め
込む絶縁膜として、ＨＦ水溶液に対するエツチング速度
が小さく、半導体装置製造過程で急峻な段差発生がなく
配線の断線を起こさない、また応力が小さく半導体基板
に結晶欠陥を発生させない絶縁膜を素子分離領域に埋め
込んだ半導体装置を提供することにある。
込む絶縁膜として、ＨＦ水溶液に対するエツチング速度
が小さく、半導体装置製造過程で急峻な段差発生がなく
配線の断線を起こさない、また応力が小さく半導体基板
に結晶欠陥を発生させない絶縁膜を素子分離領域に埋め
込んだ半導体装置を提供することにある。
素子分離領域を埋め込む絶縁膜の形成方法としてはＣＶ
Ｄによる方法が膜中の有害不純物の少ないことから半導
体装置に用いる上で最も好適である。従来５ｉｎ２のＣ
ＶＤには段差部の被覆性の良さから減圧下でＳｉＨ４と
Ｎ２Ｏのガスを導入して約８００°Ｃで膜形式が行なわ
れていた。しかしその５ｉｎ２膜はＨＦ水溶液に対する
エツチング速度は熱処理を行なっても、熱酸化した５ｉ
ｎ２の２倍以上速かった。一方、Ｓ ｉ １−（４もし
くは５ｉＨ２ＣΩ２とＮ Ｈ３ガスによってＣＶしで形
成された５１３Ｎ４膜は、ＨＦ水溶液に対するエラチン
竺速度は熱酸化した５ｉｎ２に比べ数１０分の１に小さ
くなるが、堆積応力がＳｉｎ、に比べ数倍大きくなる。
Ｄによる方法が膜中の有害不純物の少ないことから半導
体装置に用いる上で最も好適である。従来５ｉｎ２のＣ
ＶＤには段差部の被覆性の良さから減圧下でＳｉＨ４と
Ｎ２Ｏのガスを導入して約８００°Ｃで膜形式が行なわ
れていた。しかしその５ｉｎ２膜はＨＦ水溶液に対する
エツチング速度は熱処理を行なっても、熱酸化した５ｉ
ｎ２の２倍以上速かった。一方、Ｓ ｉ １−（４もし
くは５ｉＨ２ＣΩ２とＮ Ｈ３ガスによってＣＶしで形
成された５１３Ｎ４膜は、ＨＦ水溶液に対するエラチン
竺速度は熱酸化した５ｉｎ２に比べ数１０分の１に小さ
くなるが、堆積応力がＳｉｎ、に比べ数倍大きくなる。
またＳｉＣ２とＳｉ３Ｎ４の応力は前者が膨張型である
のに対し後者は収縮型である。以」−のことから、Ｓ
ｉ Ｉ−１４とＮ２０とＮ 、Ｉ−１、の３種類のガス
を用いて、Ｓｉｎ、とＳｉ３Ｎ、の中間的な化合物（一
般にはオキシティ１−ライトと呼ばれる）とすることに
より、ＨＦ水溶液に対するエツチング速度を低下させ、
また、応力もＳｉ３Ｎ４より小さくできることがわかっ
た。このことに基づき、素子分離領域の溝をオキシナイ
トライドで埋め込むことにより、半導体製造過程での急
峻な断差や、また結晶欠陥を発生させることがなくなっ
た。したがって、オキシナイトライドで溝を埋め込んだ
構造をもつ半導体装置では、配線の断線がなく、また素
子のリーク電流が小さく、良好な素子分離が達成さ、ｆ
ｔた。
のに対し後者は収縮型である。以」−のことから、Ｓ
ｉ Ｉ−１４とＮ２０とＮ 、Ｉ−１、の３種類のガス
を用いて、Ｓｉｎ、とＳｉ３Ｎ、の中間的な化合物（一
般にはオキシティ１−ライトと呼ばれる）とすることに
より、ＨＦ水溶液に対するエツチング速度を低下させ、
また、応力もＳｉ３Ｎ４より小さくできることがわかっ
た。このことに基づき、素子分離領域の溝をオキシナイ
トライドで埋め込むことにより、半導体製造過程での急
峻な断差や、また結晶欠陥を発生させることがなくなっ
た。したがって、オキシナイトライドで溝を埋め込んだ
構造をもつ半導体装置では、配線の断線がなく、また素
子のリーク電流が小さく、良好な素子分離が達成さ、ｆ
ｔた。
以下、本発明の一実施例を第１図により詳わ１に説明す
る。まず第１図（ａ）に示すように、ｐ型、比抵抗１０
Ω・ｃｍのＳｉ基板（１０１）の表面の素子分離領域（
１０２） 、（］、 Ｏ３）を通常の写真蝕刻法により
１μｍの深さに１くライエツチングした。そののちＳｉ
基板（１（ｌ］、）の表面に熱酸化法により］ＯＯｎｍ
のＳｉｎ、膜（ｔｏ４）を成長させた。しかる後、第１
図（ｂ）に示すように５ｉｎ２上にオキシティ１〜ライ
Ｉ（（１０５）をＣＶＤ法により１μｍの膜厚になるよ
うに形成した。このオキシナイトライド（１０５）はＳ
′ｊｌ−（４゜Ｎ２０．ＮＨ，の３種類の反応ガスを１
．３０ Ｐ ａの減圧下で８５０℃の成長容器内に導入
して堆積させて得たものである。オキシティ１−ライド
の膜質はＮ２ＯとＮ Ｈａの流量比を変えることにより
変化する。第２図に屈折率と１０％ｌ−］ Ｆ水溶液に
対するエツチング速度の関係を示す。Ｎ、○に対するＮ
Ｈ、の流量比を増すに従ってｈ４折率が大きくなり、
上記のエツチング速度は小さくなる。第１図に示す実施
例でのオキシナイトライド（１０５）は屈折率が１．７
であった。しかる後、素子分離領域の幅が２−μｍ以上
の領１或（１０３）に写真蝕刻法により１μｍの厚さし
こホトレジストを形成し、その後、第１図（ｂ）に示す
ように表面にホトレジスト（１０７）を０．６μｍ塗布
し、表面を平坦化した。しかる後ＣＩ−１Ｆ ３とＯ２
の混合ガスによりホトレジス！・とオキシナイ１へライ
ドがほぼ等しいエラ元ノグ速度を有するドライエツチン
グで、ホトレジスト（１０７）、（１０６）および能動
領域のオキシティ１〜ライト（１０５）および５ｉｎ２
（１０４）をエツチングして第１図（Ｃ）に示すよう
に素子分離領域に５ｉｎ２（１０８）、オキシティ１−
ライド（１０９）を残し、平坦化した。その後、通常の
半導体装置製造工程に従って２０ｎｍのグー１−酸化膜
（］１０）形成、多結晶Ｓｉのゲート電極（１１］）形
成。
る。まず第１図（ａ）に示すように、ｐ型、比抵抗１０
Ω・ｃｍのＳｉ基板（１０１）の表面の素子分離領域（
１０２） 、（］、 Ｏ３）を通常の写真蝕刻法により
１μｍの深さに１くライエツチングした。そののちＳｉ
基板（１（ｌ］、）の表面に熱酸化法により］ＯＯｎｍ
のＳｉｎ、膜（ｔｏ４）を成長させた。しかる後、第１
図（ｂ）に示すように５ｉｎ２上にオキシティ１〜ライ
Ｉ（（１０５）をＣＶＤ法により１μｍの膜厚になるよ
うに形成した。このオキシナイトライド（１０５）はＳ
′ｊｌ−（４゜Ｎ２０．ＮＨ，の３種類の反応ガスを１
．３０ Ｐ ａの減圧下で８５０℃の成長容器内に導入
して堆積させて得たものである。オキシティ１−ライド
の膜質はＮ２ＯとＮ Ｈａの流量比を変えることにより
変化する。第２図に屈折率と１０％ｌ−］ Ｆ水溶液に
対するエツチング速度の関係を示す。Ｎ、○に対するＮ
Ｈ、の流量比を増すに従ってｈ４折率が大きくなり、
上記のエツチング速度は小さくなる。第１図に示す実施
例でのオキシナイトライド（１０５）は屈折率が１．７
であった。しかる後、素子分離領域の幅が２−μｍ以上
の領１或（１０３）に写真蝕刻法により１μｍの厚さし
こホトレジストを形成し、その後、第１図（ｂ）に示す
ように表面にホトレジスト（１０７）を０．６μｍ塗布
し、表面を平坦化した。しかる後ＣＩ−１Ｆ ３とＯ２
の混合ガスによりホトレジス！・とオキシナイ１へライ
ドがほぼ等しいエラ元ノグ速度を有するドライエツチン
グで、ホトレジスト（１０７）、（１０６）および能動
領域のオキシティ１〜ライト（１０５）および５ｉｎ２
（１０４）をエツチングして第１図（Ｃ）に示すよう
に素子分離領域に５ｉｎ２（１０８）、オキシティ１−
ライド（１０９）を残し、平坦化した。その後、通常の
半導体装置製造工程に従って２０ｎｍのグー１−酸化膜
（］１０）形成、多結晶Ｓｉのゲート電極（１１］）形
成。
つぎにソース、ドレインのｎ型不純物層（１１２）をイ
オン打ち込み法で形成した（第１図（ｄ））。
オン打ち込み法で形成した（第１図（ｄ））。
しかる後、第１図（ｅ）に示すように第１パッシベ−ジ
ョン膜のＰＳＧ、（１１３）を表面に被着し、コンタク
ト穴開けを行ない、ＡＱ電極（１１４，）を形成し、Ｍ
ＯＳ型電界効果トランジスタを製造した。このようにし
て製造した半導体装置では、能動領域と素子分離領域の
境界での段差は約０．１μｍと小さく、ＡＱ電極の配線
に全く断線は生じなかった。また、Ｓｉ基板に転位の発
生もなく、ソース、ドレインの接合のリーク電流も小さ
く、正常な接合特性を示した。
ョン膜のＰＳＧ、（１１３）を表面に被着し、コンタク
ト穴開けを行ない、ＡＱ電極（１１４，）を形成し、Ｍ
ＯＳ型電界効果トランジスタを製造した。このようにし
て製造した半導体装置では、能動領域と素子分離領域の
境界での段差は約０．１μｍと小さく、ＡＱ電極の配線
に全く断線は生じなかった。また、Ｓｉ基板に転位の発
生もなく、ソース、ドレインの接合のリーク電流も小さ
く、正常な接合特性を示した。
つぎに、本発明の他の一実施例を第３図に示す。
本実施例では、第３図（ａ）に示すように第１の実施例
同様Ｐ型、１ＯΩ” ｃｍのＳｉ基板（３０’ｌ）の素
子分離領域に深さ１μｍの溝を形成し、Ｓｉ基板（３０
１）を熱酸化し０．１． ／Ａ ｍの５ｉｎ２（３０２
）−を成長させた。つぎに、第３図（ｂ）に示すように
５ｉｎ２ （３０２）の上に、５ｊＨ４と、Ｎ２ｏとＮ
Ｈｌｌをソースガスとし、８５０”Ｃ１１３０Ｐａの減
圧下でＣＶＤにより１μＴｎの膜厚で屈折率１．７のオ
キシナイＦ・ライド（３０３）を形成し、さらにその上
に、ＳｉＨ４とＮ、○をソースガスとして、８５０℃、
１３０Ｐａの減圧下でＣＶＤにより０，１μｍのＳｌ○
、（，３０４）を形成した。しかる後、第１の実施例同
様、写真蝕刻法により素子分離領域の幅２μｒｎ以」ニ
の領域に膜厚１μｍのホトレジスト（３０５）を形成し
、さらにホトレジスｈ（３０６）を塗布して表面を平坦
化する（第３図（ｂ））。その後、Ｏ２ガスを用いてホ
トレジスト（３０Ｇ）を表面から反応性スパッタエツチ
ングして、能動領域上のホトレジスト（３０６）を除去
し、素子分離領域にホトレジストを残存させる（第３図
（ｃ））、つぎに、残存したホトレジストをマスクにし
て、Ｓｉｎ。
同様Ｐ型、１ＯΩ” ｃｍのＳｉ基板（３０’ｌ）の素
子分離領域に深さ１μｍの溝を形成し、Ｓｉ基板（３０
１）を熱酸化し０．１． ／Ａ ｍの５ｉｎ２（３０２
）−を成長させた。つぎに、第３図（ｂ）に示すように
５ｉｎ２ （３０２）の上に、５ｊＨ４と、Ｎ２ｏとＮ
Ｈｌｌをソースガスとし、８５０”Ｃ１１３０Ｐａの減
圧下でＣＶＤにより１μＴｎの膜厚で屈折率１．７のオ
キシナイＦ・ライド（３０３）を形成し、さらにその上
に、ＳｉＨ４とＮ、○をソースガスとして、８５０℃、
１３０Ｐａの減圧下でＣＶＤにより０，１μｍのＳｌ○
、（，３０４）を形成した。しかる後、第１の実施例同
様、写真蝕刻法により素子分離領域の幅２μｒｎ以」ニ
の領域に膜厚１μｍのホトレジスト（３０５）を形成し
、さらにホトレジスｈ（３０６）を塗布して表面を平坦
化する（第３図（ｂ））。その後、Ｏ２ガスを用いてホ
トレジスト（３０Ｇ）を表面から反応性スパッタエツチ
ングして、能動領域上のホトレジスト（３０６）を除去
し、素子分離領域にホトレジストを残存させる（第３図
（ｃ））、つぎに、残存したホトレジストをマスクにし
て、Ｓｉｎ。
（３Ｃ）４）、（３０２）およびオキシナイトライド（
３０３）をＨＦとＮＨ４Ｆの混合水溶液でウェットエツ
チングし、その後ホトレジストを除去し、第３図（ｄ）
に示すように平坦化【ノた。」ニ記ウェットエツチング
ではＳ ｉ ０２（３０４）のエツチング速度がオキシ
ティ１〜ライト（３０３）の約２倍の速度でエツチング
されるので素子分離領域のオキシティ１−ライド（３０
７）はほぼ平坦になつた。つぎに第１の実施例と同じ通
常の半導体装置製造工程に従って、ゲート酸化膜（３０
８）形成、ゲート電極（３０９）形成、ソース、ドレイ
ンのｎ型不純物層（３１０）形成、Ｉ） Ｓ Ｇ膜（３
’ｌｌ）堆積、コンタクト加工、Ａｆｌ電極（３１２）
を形成し、第３図（ｅ）に示すＭＯＳ型電界効果トラン
ジスタを製造した。
３０３）をＨＦとＮＨ４Ｆの混合水溶液でウェットエツ
チングし、その後ホトレジストを除去し、第３図（ｄ）
に示すように平坦化【ノた。」ニ記ウェットエツチング
ではＳ ｉ ０２（３０４）のエツチング速度がオキシ
ティ１〜ライト（３０３）の約２倍の速度でエツチング
されるので素子分離領域のオキシティ１−ライド（３０
７）はほぼ平坦になつた。つぎに第１の実施例と同じ通
常の半導体装置製造工程に従って、ゲート酸化膜（３０
８）形成、ゲート電極（３０９）形成、ソース、ドレイ
ンのｎ型不純物層（３１０）形成、Ｉ） Ｓ Ｇ膜（３
’ｌｌ）堆積、コンタクト加工、Ａｆｌ電極（３１２）
を形成し、第３図（ｅ）に示すＭＯＳ型電界効果トラン
ジスタを製造した。
本実施例で製造した半導体装置の能動領域と素子分離領
域の境界部での段差は約０．１μｍであり、ＡＱ電極配
線の断線は全く発生しなかった。また、本実施例は第１
の実施例と異なり、能動領域がドライエツチングにより
直接イオン衝撃を受げることかない。したがって、ソー
ス、ドレインの接合のリーク電流は第１の実施例の１−
ランジスタに比、べ、さらに約半分に小さくすることが
できた。
域の境界部での段差は約０．１μｍであり、ＡＱ電極配
線の断線は全く発生しなかった。また、本実施例は第１
の実施例と異なり、能動領域がドライエツチングにより
直接イオン衝撃を受げることかない。したがって、ソー
ス、ドレインの接合のリーク電流は第１の実施例の１−
ランジスタに比、べ、さらに約半分に小さくすることが
できた。
つぎに第３の実施例を第４図に示す。第４図（ａ）に示
すようにｐ型、１０Ω・ｃｎｌのＳｉ基板（４０’ ｌ
）の素子分離領域（４０２）にピッチ０、８ ｐ、
ｍで、太さ０．３ μｍの柱状突起（４０３）を電子線
描画によりパターン形成し、Ｓｉ基板（４０１）を１μ
ｍの深さまでドライエツチングして形成した。つぎに熱
酸化法により０．２μｍの膜厚にＳ ｉ ０２（４０４
）をＳｉ基板上に成長させた。この熱酸化により柱状突
起（４０３）は全部５ｉｎ２ （４０５）になった。し
かる後、第４図（ｂ）に示すように、ＳｉＨ４とＮ２○
とＮ Ｉ−ｉヨをソースガスどして８５０℃、１３ Ｐ
ａの減圧下でＣＶＤにより０．８μｍの膜厚のオキシ
ナイトライド（４０６）を形成した。このオキシナイト
ライドの屈折率は１．７であった。その後、オキシナイ
トライド（４０６）および熱酸化ＩＰＡ（４０４）をＣ
Ｔ−Ｉ Ｆ 、とＯ２の混合ガスを用いドライエツチン
グし、第４図（ｃ）に示すように、素子分離領域のオキ
シティｌ−ライト（４０７）を残して表面を平坦化した
。その後、第１の実施例と同じ製造工程により、第４図
（ｄ）に示すように、２０ ｎ ｍのグー１−酸化膜（
４，０８）形成、ゲート電極の多結晶５ｉ（４０９）の
形成、およびソース、トレインのｎ型不純物７１（４ｉ
０）の形成を行なった。
すようにｐ型、１０Ω・ｃｎｌのＳｉ基板（４０’ ｌ
）の素子分離領域（４０２）にピッチ０、８ ｐ、
ｍで、太さ０．３ μｍの柱状突起（４０３）を電子線
描画によりパターン形成し、Ｓｉ基板（４０１）を１μ
ｍの深さまでドライエツチングして形成した。つぎに熱
酸化法により０．２μｍの膜厚にＳ ｉ ０２（４０４
）をＳｉ基板上に成長させた。この熱酸化により柱状突
起（４０３）は全部５ｉｎ２ （４０５）になった。し
かる後、第４図（ｂ）に示すように、ＳｉＨ４とＮ２○
とＮ Ｉ−ｉヨをソースガスどして８５０℃、１３ Ｐ
ａの減圧下でＣＶＤにより０．８μｍの膜厚のオキシ
ナイトライド（４０６）を形成した。このオキシナイト
ライドの屈折率は１．７であった。その後、オキシナイ
トライド（４０６）および熱酸化ＩＰＡ（４０４）をＣ
Ｔ−Ｉ Ｆ 、とＯ２の混合ガスを用いドライエツチン
グし、第４図（ｃ）に示すように、素子分離領域のオキ
シティｌ−ライト（４０７）を残して表面を平坦化した
。その後、第１の実施例と同じ製造工程により、第４図
（ｄ）に示すように、２０ ｎ ｍのグー１−酸化膜（
４，０８）形成、ゲート電極の多結晶５ｉ（４０９）の
形成、およびソース、トレインのｎ型不純物７１（４ｉ
０）の形成を行なった。
しかる後、パッシベーション膜としでＩ） Ｓ Ｇ Ｉ
摸（４１１）の形成、コンタクト穴加工、Ａｆｆ電極（
４１２）を形成し、第３図（ｅ）に示したＭＯ３型電界
効果効果ランジスタを製造した。
摸（４１１）の形成、コンタクト穴加工、Ａｆｆ電極（
４１２）を形成し、第３図（ｅ）に示したＭＯ３型電界
効果効果ランジスタを製造した。
本実施例で製造した半導体装置でも能動領域と素子分離
領域、さらに素子分離領域での柱状突起間の段差は約０
．１μｍであり、配線の断線は全く生じなかった。また
本実施例ではオキシナ−ｒｌ−ライドの堆積は０．８μ
ｎｉの厚さで良く、１μＩｎまで厚く堆積する必要がな
かった。さらに、ソース。
領域、さらに素子分離領域での柱状突起間の段差は約０
．１μｍであり、配線の断線は全く生じなかった。また
本実施例ではオキシナ−ｒｌ−ライドの堆積は０．８μ
ｎｉの厚さで良く、１μＩｎまで厚く堆積する必要がな
かった。さらに、ソース。
ドレインの接合のリーク電流は第１の実施例とほぼ同じ
であり、結晶の欠陥の発生はなかった。
であり、結晶の欠陥の発生はなかった。
本発明によれば、半導体装置製造工程での絶縁膜の膜厚
減少が極めて少なく、大きな段差の発生がないので配線
の断線や短絡の不良を起こすことがなくなる。また、絶
縁膜の誘電率は、Ｓｉｎ。
減少が極めて少なく、大きな段差の発生がないので配線
の断線や短絡の不良を起こすことがなくなる。また、絶
縁膜の誘電率は、Ｓｉｎ。
に対し、増加するが、膜厚減少が少ないため寄生容量と
しては従来の５ｉｎ２膜と同程度にすることができる。
しては従来の５ｉｎ２膜と同程度にすることができる。
なお、実施例ではＭＯ３型半導体装置について述べたが
、バイボラ素子についても本発明の半導体装置を用いる
ことも当然可能である。
、バイボラ素子についても本発明の半導体装置を用いる
ことも当然可能である。
第１図、第３図および第４図はそれぞれ本発明の一実施
例になる半導体装置の製造過程での構造を示す断面図、
第２図はオキシナイトライドの屈折率とエツチング速度
を示す曲線図である。 １０１．３０１，４０１・・・Ｓｌ基板、１０２゜１０
３．４０２・・・素子分離領域、］０４，１．０８゜１
１０．３０２，３０８，４０４，４０５，４０８・・・
熱酸化膜、１０５，１０９，３０３，３０７゜４０６．
４０７・・・オキシナイトライド、１０６゜１０７．３
０５，３０６・・・ホトレジスト１１１１゜３０９．４
０９・・・多結晶Ｓｌ、］１２，３１０゜４１０・・・
ｎ型不純物層、１１３，３１１，４１１・・・ＰＳＧ、
１１４，３１２，４１２・・・アルミニラ第 ２ （２
） ｉｌｆ７俸 第 ３ 図 （υ
例になる半導体装置の製造過程での構造を示す断面図、
第２図はオキシナイトライドの屈折率とエツチング速度
を示す曲線図である。 １０１．３０１，４０１・・・Ｓｌ基板、１０２゜１０
３．４０２・・・素子分離領域、］０４，１．０８゜１
１０．３０２，３０８，４０４，４０５，４０８・・・
熱酸化膜、１０５，１０９，３０３，３０７゜４０６．
４０７・・・オキシナイトライド、１０６゜１０７．３
０５，３０６・・・ホトレジスト１１１１゜３０９．４
０９・・・多結晶Ｓｌ、］１２，３１０゜４１０・・・
ｎ型不純物層、１１３，３１１，４１１・・・ＰＳＧ、
１１４，３１２，４１２・・・アルミニラ第 ２ （２
） ｉｌｆ７俸 第 ３ 図 （υ
Claims (1)
- 【特許請求の範囲】 １、半導体装置の素子分離領域に溝を設け、該溝に絶縁
物を埋め込んで素子間を分離した半導体装置において、
該絶縁物の一部もしくは全部が少なくともＳｔとＯとＮ
の化合物から成っていることを特徴とする半導体装置。 ２、前記絶縁物は、光学的屈折率が１６６以」ニ、２．
０未満であるオキシティ１−ライトであることを特徴と
する特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23974583A JPS60132341A (ja) | 1983-12-21 | 1983-12-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23974583A JPS60132341A (ja) | 1983-12-21 | 1983-12-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60132341A true JPS60132341A (ja) | 1985-07-15 |
Family
ID=17049296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23974583A Pending JPS60132341A (ja) | 1983-12-21 | 1983-12-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60132341A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4783238A (en) * | 1987-07-31 | 1988-11-08 | Hughes Aircraft Company | Planarized insulation isolation |
| US4876217A (en) * | 1988-03-24 | 1989-10-24 | Motorola Inc. | Method of forming semiconductor structure isolation regions |
| US4960727A (en) * | 1987-11-17 | 1990-10-02 | Motorola, Inc. | Method for forming a dielectric filled trench |
| US6153480A (en) * | 1998-05-08 | 2000-11-28 | Intel Coroporation | Advanced trench sidewall oxide for shallow trench technology |
-
1983
- 1983-12-21 JP JP23974583A patent/JPS60132341A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4783238A (en) * | 1987-07-31 | 1988-11-08 | Hughes Aircraft Company | Planarized insulation isolation |
| US4960727A (en) * | 1987-11-17 | 1990-10-02 | Motorola, Inc. | Method for forming a dielectric filled trench |
| US4876217A (en) * | 1988-03-24 | 1989-10-24 | Motorola Inc. | Method of forming semiconductor structure isolation regions |
| US6153480A (en) * | 1998-05-08 | 2000-11-28 | Intel Coroporation | Advanced trench sidewall oxide for shallow trench technology |
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