KR100284066B1 - 인터레벨절연구조의두께를평준화하기위한더미패턴을갖는반도체집적회로장치 - Google Patents

인터레벨절연구조의두께를평준화하기위한더미패턴을갖는반도체집적회로장치 Download PDF

Info

Publication number
KR100284066B1
KR100284066B1 KR1019970073785A KR19970073785A KR100284066B1 KR 100284066 B1 KR100284066 B1 KR 100284066B1 KR 1019970073785 A KR1019970073785 A KR 1019970073785A KR 19970073785 A KR19970073785 A KR 19970073785A KR 100284066 B1 KR100284066 B1 KR 100284066B1
Authority
KR
South Korea
Prior art keywords
interlevel insulating
insulating layer
region
dummy
conductive
Prior art date
Application number
KR1019970073785A
Other languages
English (en)
Other versions
KR19980064631A (ko
Inventor
도시오 고무로
Original Assignee
가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛뽕덴끼 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR19980064631A publication Critical patent/KR19980064631A/ko
Application granted granted Critical
Publication of KR100284066B1 publication Critical patent/KR100284066B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element

Landscapes

  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 SRAM 장치는 실리콘기판 (60) 의 주표면의 중심영역 (61) 에 할당된 메모리셀어레이 및 상기 주표면의 주변영역 (62) 에 할당된 주변회로를 가지며, 상기 메모리셀어레이 및 주변회로는 다층 인터레벨 절연구조 (72) 로 덮이고, 메모리셀은 다른 인터레벨 절연층 (66,69) 상에 뻗어있는 다양한 도선 (68,64d,64e) 과 연관되어 있고, 다층 인터레벨 절연구조의 두께를 일정하게 하기 위하여 다른 인터레벨 절연층 상에 더미 스트립 (67,70) 을 삽입함으로써, 콘택홀 형성 시에 주변회로의 소자 벌크 트랜지스터 (65) 의 게이트전극 (65d) 이 과도식각되는 것을 방지한다.

Description

인터레벨 절연구조의 두께를 평준화하기 위한 더미패턴을 갖는 반도체 집적회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE WITH DUMMY PATTERN FOR EQUALIZING THICKNESS OF INTER-LEVEL INSULATING STRUCTURE}
본 발명은 반도체 집적회로 장치에 관한 것으로, 특히 다층 인터레벨 절연구조를 균일화하기 위한 더미패턴을 갖는 반도체 집적회로 장치에 관한 것이다.
예를 들어, SRAM (static random access memory) 장치와 같은 반도체 집적회로 장치는 반도체 기판 상에 형성된 다층 구조를 갖는다. 반도체 기판의 주표면은 메모리셀 어레이에 할당된 중심영역과, 주변회로에 할당된 주변영역으로 분할된다. 전원 배선, 저항 및 박막 트랜지스터를 중심영역 상에 형성하고, 인터레벨 절연층으로 덮는다. 중심영역 상의 회로요소 및 더미 스트립으로 인하여, 인터레벨 절연층은 중심영역 및 주변영역 사이의 주표면에서 서로 다른 높이를 갖는다. 이러한 이유로, 중심영역 상의 부분과 주변영역 상의 부분 사이에서 콘택홀의 깊이가 서로 다르다.
도 1 은 SRAM 장치의 일반적인 예의 구조를 도시한다. 종래 기술의 SRAM 장치는 P 타입 실리콘 기판 (1) 상에 제조하며, P 타입 실리콘 기판 (1) 의 주표면 상에 필드산화막 (2) 이 선택적으로 성장되어 있다. 필드산화막 (2) 은 복수의 액티브영역을 정의하는데, 도 1 에서는 2 개의 액티브영역 (1a, 1b) 만을 도시하였다. 액티브영역 (1a) 은 SRAM 장치의 주변회로의 일부를 형성하는 필드효과 트랜지스터 (3) 로 할당되어 있고, 다른 액티브영역 (1b) 은 메모리셀 (4) 로 할당되어 있다.
필드효과 트랜지스터 (3) 는 액티브영역 (1a) 에 형성된 N 타입 소오스/드레인 영역 (3a, 3b), N 타입 소오스영역 (3a) 및 드레인영역 (3b) 사이의 채널영역 상에 형성된 게이트 절연막 (3c), 폴리실리콘이나 폴리사이드로 이루어진 게이트전극 (3d), 및 게이트전극 (3d) 의 측면에 형성된 측벽스페이서 (3e) 를 포함한다.
필드효과 트랜지스터 (4a, 4b) 및 저항 (4c, 4d) 은 SRAM 셀 (4) 의 부분을 구성하고, 2 개의 필드효과 트랜지스터 (4a, 4b) 사이에서 N 타입 공통 드레인영역 (4e) 을 공유한다.
필드효과 트랜지스터 (3, 4a, 4b) 가 제 1 인터레벨 절연층 (5) 에 의해 덮혀있고, 상기 필드효과 트랜지스터 (4a, 4b) 상의 제 1 인터레벨 절연층 (5) 상에 내열성 금속실리사이드로 이루어진 접지 배선 (6a, 6b) 이 형성되어 있다. 제 1 인터레벨 절연층 (5) 은 제 2 인터레벨 절연층 (7) 에 의해 덮혀있고, 제 2 인터레벨 절연층 (7) 상에는 저항 (4c, 4d) 이 형성되어 있다. 제 3 인터레벨 절연층 (8) 에 의해 저항 (4c, 4d) 이 덮혀있고, 제 3 인터레벨 절연층 (8) 상에는 금속배선 (9) 이 형성되어 있다. 제 1 인터레벨 절연층 (5), 제 2 인터레벨 절연층 (7) 및 제 3 인터레벨 절연층 (8) 은 함께 다층 인터레벨 절연구조 (10) 를 이룬다.
필드효과 트랜지스터 (3) 상에 제 1, 제 2 및 제 3 인터레벨 절연층 (5, 7, 8) 만이 적층되어 있지만, 필드효과 트랜지스터 (4a, 4b) 상의 제 1 인터레벨 절연층 (5), 제 2 인터레벨 절연층 (7), 및 제 3 인터레벨 절연층 (8) 사이에는 접지배선 (6a, 6b) 및 저항 (4c, 4d) 이 삽입되어 있기 때문에, 중심영역 상의 다층 인터레벨 절연구조 (10) 가 주변영역 상의 다층 인터레벨 절연구조 (10) 보다 두껍다. 다층 인터레벨 절연구조 (10) 에 콘택홀 (11a, 11b) 이 형성되어 있고, 콘택홀 (11a, 11b) 에서 게이트 전극 (3d) 및 N 타입 공통 드레인영역 (4e) 이 각각 노출된다. 콘택홀 (11a, 11b) 을 통하여 게이트전극 (3d) 및 N 타입 공통 드레인영역 (4e) 과 금속배선 (9) 이 콘택되어 있다.
필드효과 트랜지스터 (3) 를 바이폴라 트랜지스터 (12) 로 대체할 수 있고, 도 2 는 제조공정시 또 다른 종래 기술의 SRAM 장치의 구조를 도시한다. 종래 기술의 SRAM 장치는 P 타입 실리콘 기판 (20) 상에 제조하며, 필드산화막 (21) 은 주표면에 액티브영역 (20a, 20b) 을 정의하여 바이폴라 트랜지스터 (22) 및 SRAM 셀 (23) 의 액티브영역 (20a, 20b) 을 할당한다. SRAM 셀 (23) 은 SRAM 셀 (4) 과 유사하므로, SRAM 셀 (4) 의 대응하는 구성요소를 나타내는 동일한 참조번호를 상세한 설명 없이 SRAM 셀 (23) 의 구성요소들에 부여한다.
바이폴라 트랜지스터 (22) 는 N 타입 에미터영역 (22a) 을 가지며, N 타입 에미터영역 (22a) 에 인이 도핑된 폴리실리콘 에미터전극 (22b) 을 접촉시킨다. 제 1 인터레벨 절연층 (24) 으로 필드효과 트랜지스터 (4a,4b) 를 덮고, 제 1 인터레벨 절연층 (24) 상에 인이 도핑된 폴리실리콘 에미터전극 (22b) 을 패터닝한다. 인이 도핑된 폴리실리콘 에미터전극 (22b) 을 제 1 인터레벨 절연층 (24) 에 형성된 콘택홀 (24a) 을 통하여 N 타입 에미터영역 (22a) 과 접촉시킨다. 제 2 인터레벨 절연층 (25) 으로 인이 도핑된 폴리실리콘 에미터전극 (22b) 을 덮고, 이 제 2 인터레벨 절연층 (25) 상에 접지배선 (6a, 6b) 을 패터닝한다. 제 3 인터레벨 절연층 (26) 으로 접지배선 (6a, 6b) 을 덮고, 제 3 인터레벨 절연층 (26) 상에 저항 (4c, 4d) 을 패터닝한다. 제 4 인터레벨 절연층 (27) 으로 저항 (4c, 4d) 을 덮고, 제 1 인터레벨 절연층 (24), 제 2 인터레벨 절연층 (25), 제 3 인터레벨 절연층 (26), 및 제 4 인터레벨 절연층 (27) 은 함께 다층 인터레벨 절연구조 (28) 를 이룬다.
상기 다층 인터레벨 절연구조 (28) 에 콘택홀 (29a, 29b) 을 형성하고, 인이 도핑된 폴리실리콘 에미터전극 (22b) 및 N 타입 공통 드레인영역 (4e) 을 콘택홀 (29a, 29b) 에 각각 노출시킨다. 접지배선 (6a,6b) 및 저항 (4c,4d) 으로 인하여, 주변영역의 왼쪽 부분 및 중심영역의 오른쪽 부분 사이에서 다층 인터레벨 절연구조 (28) 의 두께가 다르기 때문에, 콘택홀 (29b) 이 콘택홀 (29a) 보다 깊다. 제 4 인터레벨 절연층 (27) 상에 금속배선 스트립 (도시되지 않음) 을 패터닝하여, 콘택홀 (29a) 을 통하여 인이 도핑된 폴리실리콘 에미터전극 (22b) 과 콘택시키고, 콘택홀 (29b) 을 통하여 N 타입 공통 드레인영역 (4e) 과 콘택시킨다.
다층 인터레벨 절연구조 (10, 28) 는 콘택홀 (11a, 11b 또는 29a, 29b) 이 다른 깊이를 갖는 원인이 된다. 에천트 (etchant) 로 깊이가 다른 콘택홀 (11a, 11b 또는 29a, 29b) 을 형성하는 동안, 짧은 콘택홀 (11a, 29a) 이 게이트전극 (3d) 이나 인이 도핑된 폴리실리콘 에미터전극 (22b) 을 N 타입 공통 드레인 영역 (4e) 보다 빨리 에천트에 노출되어, 에천트에 의해 폴리실리콘 게이트전극 (3d) 이나 인이 도핑된 폴리실리콘 에미터전극 (22b) 이 부분적으로 식각된다. 그 결과, 게이트전극 (3d) 이나 인이 도핑된 폴리실리콘 에미터전극 (22b) 에 리세스 (12, 30) 가 형성된다. 리세스 (12, 30) 는 게이트전극 (3d) 이나 인이 도핑된 폴리실리콘 에미터전극 (22b) 의 질을 저하시켜, 게이트전극이나 에미터전극 및 금속배선 스트립 사이의 콘택 신뢰성을 저하시키며, 이러한 리세스 (30) 는 바이폴라 트랜지스터 (22) 에 대하여는 심각하다. 에천트에 의해 인이 도핑된 폴리실리콘 에미터전극 (22b) 의 두께를 감소시키는 동안, 폴리실리콘 에미터전극 (22b) 내에서 전자 및 홀 사이의 재결합이 감소함으로써, 전류증폭율이 감소한다.
폴리실리콘 입자는 종래 기술의 SRAM 장치를 오염시켜, 제조수율을 감소시킨다.
또한, 포토리소그라피 기술을 통하여 금속배선 스트립을 정확히 패터닝하지 못한다. 상세하게, 다층 인터레벨 절연구조 (10, 28) 의 상면에 포토레지스트 (Photo-resist) 를 도포하면, 넓은 단차 (wide step ; STP) 에 의해 포토레지스트층의 두께가 변동한다. 이러한 상황에서, 이미지 전송광에 포토레지스트를 노출시키면, 비교적 얇은 부분에 전사되는 라인패턴의 폭이 비교적 두꺼운 부분에 전사되는 또 다른 라인패턴의 폭과 다르게 되어, 비교적 얇은 부분의 금속배선 스트립과 비교적 두꺼운 부분의 금속배선 스트립이 다르게 패터닝된다. 이러한 이유로, 일정폭을 갖도록 금속배선 스트립 (31) 을 설계하더라도, 도 3 에 도시된 바와 같이, 좌측부 (31a) 는 비교적 작은 폭 (W1) 을 갖고, 우측부 (31b) 는 비교적 큰 폭 (W2) 을 갖게 된다. 결과로서, 콘택 마진 (CM1) 이 콘택 마진 (CM2) 보다 작게 된다.
콘택 마진 (CM1) 을 콘택 마진 (CM2) 과 같게 하기 위해서는, 제조시 금속배선 좌측부 및 우측부 사이에 서로 다른 두께를 갖도록 설계된 포토마스크가 요구된다. 그러나, 이러한 포토마스크에 대한 설계작업은 복잡하고, 다른 선폭을 갖는 포토마스크는 실용적이지 못하다.
노광이 짧으면, 마스크 패턴의 일부가 포토레지스트층에 전달되지 못하므로, STP 에 의해 정렬기가 포토레지스트층에 정확하게 마스크패턴을 전사하지 못하므로, 포토리소그라피에 바람직하지 않다.
따라서, 본 발명의 목적은 반도체 기판의 주표면으로부터 일정한 두께를 갖고 평평한 상면을 갖는 다층 인터레벨 절연구조를 갖는 반도체 장치를 제공하는 것이다.
본 발명자는 종래 반도체 장치의 본질적인 문제점을 관찰하여, 더미패턴이 다층 인터레벨 절연구조의 두께를 균일화한다는 것을 알아내었다. 본 발명자는 종래 기술의 반도체 장치를 조사하고 이미 공개된 두 가지 종래 기술 문헌을 찾아내었다. 첫 번째 문헌은 일본특개평 4-218918 이며, 여기에 개시된 반도체 구조는 도 4 에 도시하였다. 또 다른 문헌은 일본특개평 7-153756 이며, 여기에 개시된 반도체 구조는 도 5 에 도시하였다.
도 4 에 도시된 종래 기술의 반도체 구조는, 기판 (43) 의 주표면 상에 형성된 더미 패드 (42) 및 하부 배선 스트립 (41) 을 갖고, 하부 배선 스트립 (41) 및 더미 패드 (42) 는 인터레벨 절연층 (44) 으로 덮혀있다. 인터레벨 절연층 (44) 에 콘택홀 (45) 이 형성되고 상부 배선 스트립 (46) 이 인터레벨 절연층 (44) 상에 패터닝된다. 상부 배선 스트립 (46) 은 콘택홀 (45) 을 통하여 하부 배선 스트립 (41) 과 콘택한다. 더미 패드 (42) 는 하부 배선 스트립 (41) 과 동일 평면을 이루어, 상부 배선 스트립 (46) 의 스텝커버리지를 향상시킨다. 그러므로, 더미 패드 (42) 및 하부 배선 스트립 (41) 은 인터레벨 절연층 (44) 의 두께를 다르게 한다.
반면에, 도 5 에 도시된 종래 기술의 반도체 구조는 제 1 배선 스트립 (52) 하부에 더미패턴 (51) 을 갖고, 이 제 1 배선 스트립 (52) 은 인터레벨 절연층 (53) 으로 덮힌다. 인터레벨 절연층 (53) 에 콘택홀 (54) 이 형성되고 콘택홀 (54) 을 통하여 제 2 배선 스트립 (55) 이 제 1 배선 스트립 (52) 과 콘택한다. 또 다른 제 1 배선 스트립 (도시되지 않음) 이 벌크 트랜지스터 상에 뻗어있다면, 더미패턴 (51) 은 제 1 배선 스트립 (52) 이 다른 제 1 배선 스트립과 동일 평면을 이루게 되어, 콘택홀 (54) 이 다른 제 1 배선 스트립과 동일한 깊이를 갖게 된다. 그러나, 더미패턴이 반도체 기판 (56) 상의 배선 스트립에 대해서만 이용될 수 있고, 불순물 영역 (4e) 하부에는 결코 삽입되지 않기 때문에, 벌크 트랜지스터 (3, 22) 의 전극 (3d, 22b) 과, 불순물 영역 (4e) 의 콘택홀 깊이가 동일하지 않게 된다.
따라서, 본 발명자는 배선 스트립 (6a, 6b, 4c, 4d) 과 동일한 레벨에 더미패턴을 삽입하여야 한다고 결론을 내렸다.
도 1 은 종래 기술의 SRAM 장치의 구조를 도시하는 단면도.
도 2 는 다른 종래 기술의 SRAM 장치의 구조를 도시하는 단면도.
도 3 은 종래 기술의 SRAM 장치에 병합된 다층 인터레벨 절연구조 상으로 뻗어있는 금속배선 스트립을 도시하는 평면도.
도 4 는 일본 특개평 4-218918 에 개시된 종래 기술의 반도체 장치의 구조를 도시하는 단면도.
도 5 는 일본 특개평 7-153756 에 개시된 종래 기술의 반도체 장치의 구조를 도시하는 단면도.
도 6 은 본 발명에 따른 반도체 집적회로 장치의 구조를 도시하는 단면도.
도 7 은 본 발명에 따른 또다른 반도체 집적회로의 구조를 도시하는 단면도.
도 8 은 종래 기술의 바이폴라 트랜지스터 및 도 7 에 도시된 반도체 집적회로 장치에 병합된 바이폴라 트랜지스터에 대하여 측정된 콜렉터 전류에 대한 전류 증폭율을 도시하는 그래프.
도 9 는 본 발명에 따른 또다른 반도체 집적회로의 구조를 도시하는 단면도.
※ 도면의 주요부분에 대한 부호의 설명
60, 80 : 반도체기판 72, 81 : 다층 인터레벨 절연구조
64c, 65d, 82d : 도전라인 73a, 73b : 콘택홀
68 : 배선패턴 67 : 더미패턴
74, 84, 85 : 도전 수단
본 발명의 일 양태에 따르면, 집적회로의 일 부분을 형성하는 메모리셀에 할당된 중심영역과, 상기 집적회로의 다른 부분을 형성하는 주변회로에 할당된 주변영역을 포함하는 주표면을 갖는 기판 상에 제조된 반도체 집적회로 장치는, 상기 중심영역과 상기 주변영역 상에 각각 배치된 복수의 도전라인; 상기 복수의 도전라인을 덮도록 상기 주표면 상에 형성되고, 상기 주표면으로부터 이격된 하나 이상의 인터레벨 절연층과 상기 복수의 도전라인의 상면이 노출되는 복수의 콘택홀을 갖으며, 상기 하나 이상의 인터레벨 절연층이 제 1 층을 포함하는 다층 인터레벨 절연구조; 상기 집적회로에 도전경로를 제공하도록 상기 하나 이상의 인터레벨 절연층 상에 형성되며, 상기 복수의 도전라인으로부터 선택되고 상기 중심영역 상에 배치된 소정의 도전라인 상에 배치된 배선패턴; 상기 하나 이상의 인터레벨 절연층 상의 상기 배선패턴과 동일한 도전물질로 이루어지고, 상기 복수의 도전라인으로부터 선택되고 상기 주변영역 상에 배치된 또 다른 도전라인 상에 배치되며, 상기 집적회로의 소자를 동작시키는 것으로부터 분리된 더미패턴; 및 상기 집적회로에 도전경로를 제공하도록 상기 다층 인터레벨 절연구조 상에 형성되고, 상기 복수의 콘택홀을 통하여 상기 복수의 도전라인과 콘택하는 도전수단을 포함하고, 상기 더미패턴은 상기 도전수단이 상기 주변영역상에서와 거의 동일한 거리만큼 상기 중심영역 상에 있도록 형성된다.
본 발명에 따른 반도체 장치의 특징 및 효과는 첨부도면을 참조한 다음의 기재로부터 분명히 이해될 것이다.
제 1 실시예
도 6 을 참조하면, 본 발명의 실시예에 따른 반도체 SRAM 장치는 P 타입 실리콘 기판 상 (60) 에 제조한다. P 타입 실리콘 기판 (60) 을 메모리셀어레이에 할당되는 중심영역 (61)과, 주변회로에 할당되는 주변영역 (62) 으로 분할한다. 상기 메모리셀어레이 및 주변회로는 함께 집적회로를 구성한다.
상기 P 타입 실리콘 기판 (60) 의 주표면 상에 필드 산화막 (63) 을 선택적으로 성장시켜서 중심영역 및 주변영역 (61, 62) 에 액티브영역을 정의한다. 도 6 은, 일 부분은 SRAM 셀 (64) 의 필드효과 트랜지스터 (64a, 64b) 로 할당되고 다른 부분은 필드효과 트랜지스터 (65) 로 할당되는 2 개의 액티브영역을 도시한다. SRAM 셀 (64) 은 메모리셀어레이의 일부를 구성하고, 필드효과 트랜지스터 (65) 는 주변회로의 소자 트랜지스터이다.
필드효과 트랜지스터 (65) 는, N 타입 소오스 및 드레인영역 (65a, 65b), 상기 N 타입 소오스 및 드레인영역 (65a, 65b) 사이의 채널영역을 덮는 게이트절연막 (65c), 상기 게이트절연막 (65c) 상에 형성된 폴리실리콘 게이트전극 (65d), 및 상기 폴리실리콘 게이트전극 (65d) 의 측면에 형성된 측벽 스페이서 (65e) 를 포함한다.
필드효과 트랜지스터 (64a,64b) 는 N 타입 소오스드레인 영역 (64c) 을 공유하고, SRAM 셀 (64) 은 저항 (64d,64e) 을 더 포함한다.
제 1 인터레벨 절연층 (66) 으로 필드효과 트랜지스터 (65, 64a, 64b) 를 덮고, 이 제 1 인터레벨 절연층 (66) 상에 접지라인 (68) 및 더미 스트립 (67) 을 형성한다. 더미 스트립 (67) 은 주변영역 (62) 상에 배치하고, 접지라인 (68) 은 중심영역 (61) 상에 배치한다. 더미 스트립 (67) 및 접지라인 (68) 은 두께가 같으며, 더미 스트립 (67) 및 접지라인 (68) 은 텅스텐 실리사이드로 구성된다. 접지라인 (68) 은 집적회로의 소자들에 접지전위를 공급한다. 그러나, 더미 스트립 (67) 은 집적회로의 기능에는 참여하지 않는다.
더미 스트립 (67) 및 접지라인 (68) 을 제 2 인터레벨 절연층 (69) 으로 덮고, 제 2 인터레벨 절연층 (69) 상에 더미 스트립 (70) 및 저항 (64d, 64e) 을 형성한다. 더미 스트립 (70) 은 주변영역 (62) 상에 배치하고, 저항 (64d, 64e) 은 중심영역 (61) 상에 배치한다. 더미 스트립 (70) 및 저항 (64d, 64e) 은 두께에 있어서 동일하고, 더미 스트립 (70) 및 저항 (64d, 64e) 은 폴리실리콘으로 이루어진다. 더미 스트립 (70) 은 집적회로의 기능에는 참여하지 않는다. 더미 스트립 (70) 및 저항 (64d, 64e) 을 제 3 인터레벨 절연층 (71) 으로 덮고, 제 1 인터레벨 절연층 (66), 제 2 인터레벨 절연층 (69) 및 제 3 인터레벨 절연층 (71) 은 함께 다층 인터레벨 절연구조 (72) 를 구성한다.
다층 인터레벨 절연구조 (72) 에 콘택홀 (73a, 73b) 을 형성하고, 폴리실리콘 게이트전극 (65d) 및 N 타입 소오스드레인영역 (64c) 이 콘택홀 (73a, 73b) 에 각각 노출된다. 더미 스트립 (67,70) 은 콘택홀 (73a) 로부터 0.4 내지 1.0 ㎛ 로 이격되며, 다층 인터레벨 절연구조 (72) 상에 알루미늄 비트라인 (74) 을 형성한다. 비트라인 (74) 은 콘택홀 (73a, 73b) 을 통하여 폴리실리콘 게이트전극 (65d) 및 N 타입 소오스드레인영역 (64c) 과 콘택한다.
더미 스트립 (67, 70) 은 중심영역 (61) 및 주변영역 (62) 의 두께를 균일화하도록 다층 인터레벨 절연구조 (72) 의 상면을 들어올린다. 따라서, 더미 스트립 (67, 70) 은 다층 인터레벨 절연구조 (72) 의 상면을 평평하게 한다. 알루미늄층을 비트라인 (74) 으로 패터닝할 때, 마스크패턴이 포토레지스트에 정확하게 전사되어, 비트라인 (74) 의 폭이 일정하게 된다.
또한, 콘택홀 (73a) 은 콘택홀 (73b) 과 폴리실리콘 게이트전극 (65d) 및 게이트절연막 (65c) 의 총 두께만큼 콘택홀 (73b) 과 깊이가 서로 다르고, 에천트는 폴리실리콘 게이트전극 (65d) 을 거의 식각하지 않는다. 그 결과, 폴리실리콘 게이트전극 (65d) 및 비트라인 (74) 사이의 접속은 신뢰성을 갖게 되고, 필드효과 트랜지스터 (65) 는 결코 저하되지 않는다.
반도체 SRAM 장치는 다음과 같이 제조된다. 우선, LOCOS (local oxidation of silicon) 기술을 이용하여 P 타입 실리콘 기판 (60) 의 주표면 상에 3500Å 두께로 두꺼운 필드 산화막 (63) 을 선택적으로 성장하고, 필드효과 트랜지스터 (65, 64a, 64b) 에 할당된 액티브영역 상에 100Å 두께로 게이트절연막을 열적으로 성장시킨다.
화학기상증착을 이용하여 결과의 반도체 구조의 전면 상에 2000 내지 4000Å 두께로 폴리실리콘을 증착하고, POCl3 로부터 생산된 유리층으로 폴리실리콘층을 코팅한다. 이 유리층을 가열하여 폴리실리콘 층의 저항성 (resistivity) 을 감소시킨다.
결과의 반도체 구조 상에 포토레지스트 용액을 회전도포하고, 폴리실리콘 층을 포토레지스트층으로 덮도록 굽는다. 포토마스크 (도시되지 않음) 로부터 포토레지스트층으로 패턴 이미지를 전사하여, 숨어있는 이미지를 포토레지스트에 형성한다. 숨어있는 이미지를 현상하여, 포토레지스트 층을 포토레지스트 식각마스크로 패터닝한다. 이 포토레지스트 식각마스크를 이용하여, 폴리실리콘층을 선택적으로 식각한다. 이와 같이, 포토리소그라피 기술 및 식각을 이용하여 폴리실리콘층을 필드효과 트랜지스터 (65, 64a, 64b) 의 게이트전극으로 패터닝한다.
액티브 영역에 1 × 1013cm-2의 도즈 (dose) 로 인을 이온주입하여, 게이트전극과의 자기정렬 방식으로 액티브영역에 필드효과 트랜지스터 (65, 64a, 64b) 의 저농도 (lightly doped) N 타입 소오스드레인영역을 형성한다. 결과의 반도체 구조의 전면 상에 실리콘 산화물을 증착하고, 이 실리콘 산화막을 비등방성으로 식각하여 필드효과 트랜지스터 (65, 64a, 64b) 의 측벽스페이서를 형성한다. 1 × 1015cm-2의 도즈로 액티브영역에 비소 (As) 를 이온주입하여, 측벽스페이서와의 자기정렬 방식으로 필드효과 트랜지스터 (65, 64a, 64b) 의 고농도 (heavily doped) N 타입 소오스드레인영역을 형성한다. 따라서, 필드효과 트랜지스터 (65, 64a, 64b) 의 N 타입 소오스드레인영역은 LDD (Lightly Doped Drain) 구조를 갖는다.
이어서, 화학기상증착을 이용하여 결과의 반도체 구조의 전면 상에 1000Å 의 두께로 실리콘 산화물을 증착하여 필드효과 트랜지스터 (65, 64a, 64b) 를 제 1 인터레벨 절연층 (66) 에 의해 덮는다.
결과의 반도체 구조의 전면 상에 스퍼터링으로 텅스텐 실리사이드 (WSi) 를 1000Å 두께로 증착하고, 포토리소그라피 기술 및 식각을 이용하여 텅스텐 실리사이드층을 더미 스트립 (67) 및 접지라인 (68) 으로 패터닝한다. 더미 스트립 (67) 은 콘택홀 (73a) 로부터 0.4 내지 1.0㎛ 로 이격되어 있다.
화학기상증착법을 이용하여 결과의 반도체 구조의 전면 상에 실리콘 산화물을 1000Å 두께로 증착하여 제 2 인터레벨 절연층 (69) 을 형성한다. 제 2 인터레벨 절연층 (69) 상에 화학기상증착법을 이용하여 폴리실리콘을 800Å 의 두께로 증착하여 폴리실리콘층으로 제 2 인터레벨 절연층 (69) 을 덮는다. 포토리소그라피 기술 및 식각을 이용하여 이 폴리실리콘층을 저항 (64d,64e) 및 더미 스트립 (70) 으로 패터닝한다. 더미 스트립 (70) 은 콘택홀 (73) 로부터 0.4 내지 1.0 ㎛ 로 이격되어 있다.
결과의 반도체 구조의 전면 상에, 화학기상증착법을 이용하여 보로포스포실리케이트 글래스 (Boro- phosphosilicate glass; BPSG) 막을 3000 내지 5000Å 두께로 증착하고, 스텝커버리지를 향상시키기 위하여, 이 BPSG 막을 리플로우 (reflow) 시킨다. 이 BPSG 막은 제 3 인터레벨 절연층 (71) 으로서 작용한다.
포토리소그라피 기술을 이용하여 제 3 인터레벨 절연층 (71) 상에 콘택홀 (73a, 73b) 용 포토레지스트 식각마스크 (도시되지 않음) 를 형성하고, 콘택홀 (73a, 73b) 을 형성하기 위하여 반응성이온식각 (RIE) 으로 다층 인터레벨 절연구조 (72) 를 선택적으로 식각한다. 이 콘택홀 (73a, 73b) 은 0.5㎛×0.5㎛ 의 정사각형 단면을 갖는다.
결과의 반도체 구조의 전면 상에 콘택홀 (73a, 73b) 을 채우도록 스퍼터링을 이용하여 알루미늄층을 증착하고, 알루미늄층은 3000Å 두께의 형성한다. 포토리소그라피 기술 및 식각을 이용하여 알루미늄층을 비트라인 (74) 으로 패터닝하여, 비트라인 (74) 하부에 콘택홀 (73a, 73b) 을 정확히 위치시키는데, 이것은 비트라인 (74) 의 폭이 일정하기 때문에 가능하다.
이 경우, 폴리실리콘 게이트전극 (65d) 및 N 타입 소오스드레인영역 (64c) 은 복수의 도전라인으로서 작용하고, 접지라인 (68) 과 저항 (64d, 64e) 은 함께 배선패턴을 구성한다. 더미 스트립 (67, 70) 은 더미패턴을 이루고, 비트라인 (74) 은 도전수단으로서 작용한다.
상기 설명으로부터 알 수 있겠지만, 더미 스트립 (67, 70) 은 다층 인터레벨 절연구조 (72) 의 두께를 실질적으로 일정하게 하여, 다층 인터레벨 절연구조 (72) 의 평탄도를 향상시킨다. 더미 스트립 (67,70) 은 다층 인터레벨 절연구조 (72) 하부의 폴리실리콘 게이트전극 (65d) 및 N 타입 불순물영역 (64c) 에 유용하다.
제 2 실시예
도 7 을 참조하면, 본 발명을 구체화하는 또 다른 반도체 집적회로 장치를 P 타입 실리콘 기판 (80) 상에 제조한다. P 타입 반도체 기판 (80) 의 주표면을 메모리셀어레이에 할당된 중심영역 (81) 및 주변회로에 할당된 주변영역 (82) 으로 분할하고, 메모리셀어레이 및 주변회로가 함께 집적회로를 구성한다.
제 2 실시예의 반도체 집적회로 장치는 다층 인터레벨 절연구조 (81) 및 주변회로의 일부를 구성하는 N-P-N 바이폴라 트랜지스터를 제외하고는 제 1 실시예와 유사하므로, 상세한 설명없이 다른 층 및 영역에 제 1 실시예의 대응하는 층 및 영역을 지시하는 동일한 참조번호를 부여한다.
N-P-N 바이폴라 트랜지스터 (81) 는 N 타입 콜렉터영역 (82a), P 타입 베이스영역 (82b), 및 N 타입 에미터영역 (82c) 을 갖고, N 타입 폴리실리콘 에미터 전극 (82d) 은 N 타입 에미터 영역 (82c) 과 콘택을 이룬다.
제 1 인터레벨 절연층 (81a), 제 2 인터레벨 절연층 (82b), 제 3 인터레벨 절연층 (81c), 및 제 4 인터레벨 절연층 (81d) 이 다층 인터레벨 절연구조 (81) 를 구성한다. 제 1 인터레벨 절연층 (81a) 으로 필드효과 트랜지스터 (64a,64b) 를 덮고, 제 1 인터레벨 절연층 (81a) 에 에미터 콘택홀 (83) 을 형성한다. N 타입 폴리실리콘 에미터전극 (82d) 은 이 에미터 콘택홀 (83) 을 통하여 N 타입 에미터영역 (82c) 과 콘택하고, N 타입 폴리실리콘 에미터전극 (82d) 을 제 2 인터레벨 절연층 (81b) 으로 덮는다.
더미 스트립 (67) 및 접지라인 (68) 이 제 2 인터레벨 절연층 (81b) 상에 뻗어 있으며, 제 3 인터레벨 절연층 (81c) 으로 더미 스트립 (67) 및 접지라인 (68) 을 덮는다. 더미 스트립 (70) 및 저항 (64d, 64e) 이 제 3 인터레벨 절연층 (81c) 상에 뻗어 있으며, 제 4 인터레벨 절연층 (81d) 으로 더미 스트립 (70) 및 저항 (64d, 64e) 을 덮는다.
다층 인터레벨 절연구조 (81) 에 콘택홀 (73a, 73b) 을 형성하여, 알루미늄 비트라인 (84) 및 도전라인 (85) 을 콘택홀 (73a, 73b) 을 통하여 N 타입 소오스드레인영역 (64c) 및 N 타입 폴리실리콘 에미터 전극 (82d) 과 각각 콘택시킨다.
반도체 SRAM 장치는 다음과 같이 제조한다. 우선, 필드효과 트랜지스터 (64a, 64b) 및 N-P-N 타입 바이폴라 트랜지스터 (82) 의 콜렉터 및 베이스영역 (82a, 82b) 을 P 타입 실리콘 기판 (80) 상에 제조하고, 결과의 반도체 구조의 전면 상에 화학기상증착범으로 실리콘 산화물을 1000Å 두께로 증착한다. 실리콘 산화물은 제 1 인터레벨 절연층 (81a) 을 구성한다.
포토리소그라피 기술 및 식각을 이용하여 제 1 인터레벨 절연층 (81a) 에 에미터 콘택홀 (83) 을 형성하고, 화학기상층착법을 이용하여 제 1 인터레벨 절연층 (83) 상에 1500Å 두께로 폴리실리콘을 증착한다. 폴리실리콘층으로 인을 확산시키고, 인이 도핑된 폴리실리콘층을 포토리소그라피 기술 및 식각을 이용하여 N 타입 폴리실리콘 에미터전극 (82d) 으로 패터닝한다. N 타입 폴리실리콘 에미터전극 (82d) 으로부터 베이스영역 (82b) 으로 인을 확산시키고, N 타입 에미터영역 (82c) 을 형성한다.
그 후, 제 2 인터레벨 절연층 (81b), 제 3 인터레벨 절연층 (81c), 및 제 4 인터레벨 절연층 (81d) 을 제 1 인터레벨 절연층 (81a) 상에 적층한다. 더미 스트립 (67) 및 접지라인 (68) 을 제 2 인터레벨 절연층 (81b) 상에 패터닝하고, 제 1 실시예와 유사한 방식으로 더미 스트립 (70) 및 저항 (64d, 64e) 을 제 3 인터레벨 절연층 (81c) 상에 패터닝한다. 더미 스트립 (67, 70) 을 N-P-N 바이폴라 트랜지스터 (82) 상에 위치시키고, 이 더미 스트립 (67, 70) 에 의해 다층 인터레벨 절연구조 (81) 는 N-P-N 바이폴라 트랜지스터 (82) 및 필드효과 트랜지스터 (64a, 64b) 상에서 일정한 두께를 갖는다.
포토리소그라피 기술 및 식각을 이용하여 다층 인터레벨 절연구조 (81) 에 콘택홀 (73a, 73b) 을 형성한다. 스퍼터링으로 결과의 반도체 구조의 전면 상에 알루미늄을 증착하고, 포토리소그라피 기술 및 식각으로 알루미늄층을 비트라인 (84) 및 도전라인 (85) 으로 패터닝한다.
더미 스트립 (67, 70) 은 제 1 실시예의 모든 효과를 달성한다. 특히, N 타입 폴리실리콘 에미터전극 (82d) 은 콘택홀 (73a,73b) 의 식각공정에서 거의 식각되지 않고, N-P-N 타입 바이폴라 트랜지스터 (82) 는 큰 전류증폭율 (hFE) 을 달성한다.
본 발명자는 도 7 에 도시된 반도체 SRAM 장치를 평가하였다. 본 발명자는 콜렉터 전류를 측정하여 전류증폭율을 계산하였다. 본 발명의 반도체 SRAM 장치에 대해서는 플롯 (PL1) 으로 표시하고, 도 2 에 도시된 종래의 반도체 SRAM 장치에 대해서는 플롯 (PL2) 으로 표시한 바와 같이, 도 8에 전류증폭율을 나타내었다. 플롯 (PL1) 을 플롯 (PL2) 과 비교하면, 에천트가 N 타입 폴리실리콘 에미터전극 (82d) 에 거의 손상을 주지 않는다는 것을 알 수 있다.
본 발명의 특별한 실시예가 도시되고 기재되었지만, 본발명의 사상 및 범위를 벗어나지 않는 한 다양한 변경 및 수정이 가해질 수도 있다는 사실은 이 분야에서 통상의 지식을 가진자에게는 자명할 것이다.
예를 들어, 반도체 DRAM 장치와 같은 어떤 종류의 반도체 장치에도 더미 스트링 (string) 을 사용할 수도 있다.
또한, 전극과 불순물영역을 비트라인과 접속시키기 위하여 도전 플러그 (90, 91) 를 삽입할 수도 있다.
더미 스트립은 인터레벨 절연층 상에 형성된 도전배선 상에 형성할 수도 있다.
본 발명에 따른 반도체 집적회로 장치에 대하여 절연 기판이나 반절연 기판을 이용할 수도 있다.
상기한 실시예에서는, 더미 스트립을 다른 2 개의 인터레벨 절연층 상에 제공하였지만, 하나 또는 2 이상의 인터레벨 절연층 상에 더미패턴을 형성할 수도 있다.
상기한 본 발명에 의하면, 반도체 기판의 주표면으로부터 일정한 두께를 갖는 다층 인터레벨 절연구조 및 평탄한 상면을 갖는 반도체 장치를 제공할 수 있다.

Claims (12)

  1. 집적회로의 일부분을 형성하는 메모리셀에 할당된 중심영역 (61) 과, 상기 집적회로의 다른 부분을 형성하는 주변회로에 할당된 주변영역 (62) 을 포함하는 주표면을 갖는 기판 (60, 80) 상에 제조된 반도체 집적회로 장치로서,
    상기 중심영역과 상기 주변영역 상에 각각 배치된 복수의 도전라인 (64c/65d, 64c/82d) ;
    상기 복수의 도전라인을 덮도록 상기 주표면 상에 형성되고, 상기 주표면으로부터 이격된 하나 이상의 인터레벨 절연층 (66, 81b) 과 상기 복수의 도전라인의 상면이 노출되는 복수의 콘택홀 (73a, 73b) 을 갖으며, 상기 하나 이상의 인터레벨 절연층이 제 1 층을 포함하는 다층 인터레벨 절연구조 (72, 81);
    상기 집적회로에 도전경로를 제공하도록 상기 하나 이상의 인터레벨 절연층 상에 형성되며, 상기 복수의 도전라인으로부터 선택되고 상기 중심영역 상에 배치된 소정의 도전라인 (64c) 상에 배치된 배선패턴 (68);
    상기 하나 이상의 인터레벨 절연층 상의 상기 배선패턴과 동일한 도전물질로 이루어지고, 상기 복수의 도전라인으로부터 선택되고 상기 주변영역 상에 배치된 또 다른 도전라인 (65d, 82d) 상에 배치되며, 상기 집적회로의 기능소자로부터 분리된 더미패턴 ; 및
    상기 집적회로에 도전경로를 제공하도록 상기 다층 인터레벨 절연구조 상에 형성되고, 상기 복수의 콘택홀을 통하여 상기 복수의 도전라인과 콘택하는 도전수단 (74, 84, 85) 을 포함하고,
    상기 더미패턴은 상기 도전수단이 상기 주변영역상에서와 거의 동일한 거리만큼 상기 중심영역 상에 있도록 형성되는 것을 특징으로 하는 반도체 집적회로 장치.
  2. 제 1 항에 있어서, 상기 배선패턴 (68) 과 상기 더미패턴 (67) 은 유사한 물질로 이루어진 것을 특징으로 하는 반도체 집적회로 장치.
  3. 제 1 항에 있어서, 상기 소정의 도전라인은 상기 기판에 형성된 불순물영역 (64c) 이고,
    상기 또 다른 도전라인은 벌크 필드효과 트랜지스터 (65) 의 게이트전극 (65d) 인 것을 특징으로 하는 반도체 집적회로 장치.
  4. 제 3 항에 있어서, 상기 불순물영역은 상기 기판의 주표면의 제 1 영역 (61) 에 할당된 메모리셀의 일부를 구성하고,
    상기 벌크 필드효과 트랜지스터는 상기 기판의 주표면의 제 2 영역 (62) 에 할당된 주변회로의 일부를 구성하는 것을 특징으로 하는 반도체 집적회로 장치.
  5. 제 4 항에 있어서, 상기 배선패턴은 상기 하나 이상의 인터레벨 절연층 상에 형성된 전력공급라인 (68) 과, 상기 복수의 도전라인보다는 상기 주표면으로부터 이격된 상기 다층 인터레벨 절연구조의 다른 인터레벨 절연층 (69) 상에 형성된 저항 (64d, 64e) 을 포함하고,
    상기 더미패턴은 상기 하나 이상의 인터레벨 절연층 상에 형성된 제 1 더미 스트립 (67) 과, 상기 또 다른 인터레벨 절연층 상에 형성된 제 2 더미 스트립 (70) 을 포함하는 것을 특징으로 하는 반도체 집적회로 장치.
  6. 제 5 항에 있어서, 상기 전력공급라인 및 상기 저항은 상기 불순물영역에 대하여 개방된 상기 복수의 콘택홀 중의 하나 (73b) 부근에 뻗어있고,
    상기 제 1 더미 스트립 (67) 및 상기 제 2 더미 스트립 (70) 은 상기 게이트전극에 대하여 개방된 상기 복수의 콘택홀 중의 또 다른 하나 (73a) 부근에 뻗어있는 것을 특징으로 하는 반도체 집적회로 장치.
  7. 제 6 항에 있어서, 상기 전력공급라인 (68) 과 상기 복수의 콘택홀 중의 하나 (73b) 사이의 거리, 상기 저항 (64d, 64e) 과 상기 복수의 콘택홀 중의 하나 (73b) 사이의 거리, 상기 제 1 더미 스트립 (67) 과 상기 복수의 콘택홀 중의 또 다른 하나 (73a) 사이의 거리, 및 상기 제 2 더미 스트립 (70) 과 상기 복수의 콘택홀 중의 또 다른 하나 (73a) 사이의 거리는, 각각 0.4㎛ 내지 1.0㎛ 의 범위인 것을 특징으로 하는 반도체 집적회로 장치.
  8. 제 1 항에 있어서, 상기 소정의 도전라인은 상기 기판에 형성된 불순물영역 (64c) 이고,
    상기 또 다른 도전라인은 벌크 바이폴라 트랜지스터 (82) 의 에미터전극 (82d) 인 것을 특징으로 하는 반도체 집적회로 장치.
  9. 제 8 항에 있어서, 상기 불순물영역은 상기 기판의 주표면의 제 1 영역 (82) 에 할당된 메모리셀의 일부를 구성하고,
    상기 벌크 바이폴라 트랜지스터는 상기 기판의 주표면의 제 2 영역 (81) 에 할당된 주변회로의 일부를 구성하는 것을 특징으로 하는 반도체 집적회로 장치.
  10. 제 9 항에 있어서, 상기 배선패턴은 상기 하나 이상의 인터레벨 절연층 (81b) 상에 형성된 전력공급라인 (68) 과, 상기 복수의 도전라인 보다는 상기 주표면으로부터 이격된 상기 다층 인터레벨 절연구조의 또 다른 인터레벨 절연층 (81c) 상에 형성된 저항 (64d, 64e) 을 포함하고,
    상기 더미패턴은 상기 하나 이상의 인터레벨 절연층 상에 형성된 제 1 더미 스트립 (67) 과, 상기 또 다른 인터레벨 절연층 상에 형성된 제 2 더미 스트립 (70) 을 포함하는 것을 특징으로 하는 반도체 집적회로 장치.
  11. 제 10 항에 있어서, 상기 전력공급라인 (68) 과 상기 저항 (64d, 64e) 은 상기 불순물영역에 대하여 개방된 상기 복수의 콘택홀 중의 하나 (73b) 부근에 뻗어있고,
    상기 제 1 더미 스트립 (67) 과 상기 제 2 더미 스트립 (70) 은 상기 에미터전극에 대하여 개방된 상기 복수의 콘택홀 중의 또 다른 하나 (73a) 부근에 뻗어있는 것을 특징으로 하는 반도체 집적회로 장치.
  12. 제 1 항에 있어서, 상기 도전 수단을 상기 복수의 도전라인에 접속하기 위하여 상기 복수의 콘택홀에 도전 플러그 (90, 91) 가 제공되는 것을 특징으로 하는 반도체 집적회로 장치.
KR1019970073785A 1996-12-25 1997-12-24 인터레벨절연구조의두께를평준화하기위한더미패턴을갖는반도체집적회로장치 KR100284066B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP96-345092 1996-12-25
JP8345092A JP2923912B2 (ja) 1996-12-25 1996-12-25 半導体装置

Publications (2)

Publication Number Publication Date
KR19980064631A KR19980064631A (ko) 1998-10-07
KR100284066B1 true KR100284066B1 (ko) 2001-03-02

Family

ID=18374237

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970073785A KR100284066B1 (ko) 1996-12-25 1997-12-24 인터레벨절연구조의두께를평준화하기위한더미패턴을갖는반도체집적회로장치

Country Status (4)

Country Link
US (1) US6023099A (ko)
JP (1) JP2923912B2 (ko)
KR (1) KR100284066B1 (ko)
DE (1) DE19757417C2 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3070574B2 (ja) * 1998-04-01 2000-07-31 日本電気株式会社 半導体記憶装置及びその製作方法
JP3230667B2 (ja) * 1998-11-17 2001-11-19 日本電気株式会社 半導体装置の配線構造
DE19907127C1 (de) * 1999-02-19 2000-08-10 Siemens Ag Integrierte Halbleiterschaltungsanordnung mit stabilisierten Leiterbahnen
US6483144B2 (en) * 1999-11-30 2002-11-19 Agere Systems Guardian Corp. Semiconductor device having self-aligned contact and landing pad structure and method of forming same
JP2001168098A (ja) * 1999-12-10 2001-06-22 Seiko Epson Corp 半導体装置及びパターンデータ作成方法
US6251773B1 (en) * 1999-12-28 2001-06-26 International Business Machines Corporation Method of designing and structure for visual and electrical test of semiconductor devices
JP2001210645A (ja) * 2000-01-28 2001-08-03 Mitsubishi Electric Corp 半導体装置及び半導体装置の製造方法
KR100351915B1 (ko) * 2000-12-19 2002-09-12 주식회사 하이닉스반도체 반도체 메모리 소자의 제조 방법
JP2005506700A (ja) * 2001-10-16 2005-03-03 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 半導体回路製造のためのマルチレベル多結晶シリコンタイリング
US6815820B2 (en) * 2002-05-09 2004-11-09 Freescale Semiconductor, Inc. Method for forming a semiconductor interconnect with multiple thickness
KR100634371B1 (ko) * 2004-05-25 2006-10-16 삼성전자주식회사 저항 소자를 구비하는 반도체 장치 및 그 제조 방법
US7315466B2 (en) 2004-08-04 2008-01-01 Samsung Electronics Co., Ltd. Semiconductor memory device and method for arranging and manufacturing the same
US7978561B2 (en) 2005-07-28 2011-07-12 Samsung Electronics Co., Ltd. Semiconductor memory devices having vertically-stacked transistors therein
KR101731914B1 (ko) * 2010-12-10 2017-05-04 삼성디스플레이 주식회사 액정 표시 장치 및 이의 제조 방법
US8945996B2 (en) 2011-04-12 2015-02-03 Micron Technology, Inc. Methods of forming circuitry components and methods of forming an array of memory cells
KR102376504B1 (ko) 2015-07-02 2022-03-18 삼성전자주식회사 반도체 소자
US9853052B1 (en) 2016-09-16 2017-12-26 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
JP2018056238A (ja) * 2016-09-27 2018-04-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH056973A (ja) * 1991-06-27 1993-01-14 Sony Corp 半導体メモリ装置及びその製法
JPH05299599A (ja) * 1992-04-16 1993-11-12 Fujitsu Ltd 半導体装置およびその製造方法
JPH08162618A (ja) * 1994-12-08 1996-06-21 Sony Corp Ｄｒａｍ搭載半導体装置の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5177584A (en) * 1988-04-11 1993-01-05 Hitachi, Ltd. Semiconductor integrated circuit device having bipolar memory, and method of manufacturing the same
US4916514A (en) * 1988-05-31 1990-04-10 Unisys Corporation Integrated circuit employing dummy conductors for planarity
US5220199A (en) * 1988-09-13 1993-06-15 Hitachi, Ltd. Semiconductor integrated circuit device in which a semiconductor chip is mounted with solder bumps for mounting to a wiring substrate
JPH04218918A (ja) * 1990-04-27 1992-08-10 Fujitsu Ltd 半導体装置及びその製造方法
JPH0482263A (ja) * 1990-07-25 1992-03-16 Sharp Corp 半導体記憶装置
JP2528737B2 (ja) * 1990-11-01 1996-08-28 三菱電機株式会社 半導体記憶装置およびその製造方法
KR930011462B1 (ko) * 1990-11-23 1993-12-08 현대전자산업 주식회사 다층배선의 단차를 완화시키는 방법
JP2990870B2 (ja) * 1991-07-18 1999-12-13 松下電器産業株式会社 半導体集積回路装置及びその製造方法
JP2820187B2 (ja) * 1992-04-16 1998-11-05 三星電子 株式会社 半導体装置の製造方法
JP3101077B2 (ja) * 1992-06-11 2000-10-23 株式会社日立製作所 半導体集積回路装置
JP3197064B2 (ja) * 1992-07-17 2001-08-13 株式会社東芝 半導体記憶装置
US5441915A (en) * 1992-09-01 1995-08-15 Taiwan Semiconductor Manufacturing Company Ltd. Process of fabrication planarized metallurgy structure for a semiconductor device
JPH06326106A (ja) * 1993-03-18 1994-11-25 Sony Corp ダミーパターンの形成方法
JPH07153756A (ja) * 1993-11-29 1995-06-16 Hitachi Ltd 半導体集積回路装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH056973A (ja) * 1991-06-27 1993-01-14 Sony Corp 半導体メモリ装置及びその製法
JPH05299599A (ja) * 1992-04-16 1993-11-12 Fujitsu Ltd 半導体装置およびその製造方法
JPH08162618A (ja) * 1994-12-08 1996-06-21 Sony Corp Ｄｒａｍ搭載半導体装置の製造方法

Also Published As

Publication number Publication date
US6023099A (en) 2000-02-08
DE19757417A1 (de) 1998-07-23
DE19757417C2 (de) 2003-04-03
KR19980064631A (ko) 1998-10-07
JPH10189770A (ja) 1998-07-21
JP2923912B2 (ja) 1999-07-26

Similar Documents

Publication Publication Date Title
KR100284066B1 (ko) 인터레벨절연구조의두께를평준화하기위한더미패턴을갖는반도체집적회로장치
US6809364B2 (en) Semiconductor integrated circuit device and a method of manufacture thereof
US6475884B2 (en) Devices and methods for addressing optical edge effects in connection with etched trenches
US5300814A (en) Semiconductor device having a semiconductor substrate with reduced step between memory cells
US5569948A (en) Semiconductor device having a contact plug and contact pad
US6214663B1 (en) Methods of fabricating integrated circuit devices having contact pads which are separated by sidewall spacers
US6384441B1 (en) Semiconductor device and method of manufacturing the same
US5422315A (en) Method for forming self-aligned contact hole and semiconductor device having self-aligned contact hole
US6146994A (en) Method for forming self-aligned selective silicide layer using chemical mechanical polishing in merged DRAM logic
US5792683A (en) Method for manufacturing of an SRAM device
US5384478A (en) Mask ROM process
JP4171076B2 (ja) 半導体メモリ装置の製造方法
US6001685A (en) Method of making a semiconductor device
US6060350A (en) Semiconductor memory device having word line conductors provided at lower level than memory cell capacitor and method of manufacturing same
US6559494B1 (en) Semiconductor device and a method for fabricating the same
JP2777987B2 (ja) 半導体メモリ素子のメモリセル製造方法及びラインパターニング方法
US6903022B2 (en) Method of forming contact hole
US5747845A (en) Semiconductor memory device with memory cells each having transistor and capacitor and method of making the same
KR100282242B1 (ko) 부하저항층의부분이전원선으로기능하는반도체장치와그에대한방법
JP2959129B2 (ja) Ｓｒａｍ装置およびその製造方法
US6580175B1 (en) Semiconductor layout structure for a conductive layer and contact hole
JPH08139314A (ja) 半導体装置およびその製造方法
US5111275A (en) Multicell semiconductor memory device
KR100648240B1 (ko) 반도체 소자의 자기정렬 콘택 형성방법
KR100655138B1 (ko) 반도체장치의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20081202

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee