JPS59227139A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59227139A JPS59227139A JP58101195A JP10119583A JPS59227139A JP S59227139 A JPS59227139 A JP S59227139A JP 58101195 A JP58101195 A JP 58101195A JP 10119583 A JP10119583 A JP 10119583A JP S59227139 A JPS59227139 A JP S59227139A
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- JP
- Japan
- Prior art keywords
- type
- layer
- drain
- wiring
- mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体デバイス積み重ねの高集積化を可能に
する半導体装置に関する。
する半導体装置に関する。
従来、層間絶縁層で分配されたル型半導体層と１Ｐ型型
半体層のオーミック接続は、最上層であるＡｔ配線層に
より行なわれている。このため最上層のＡｔ配線は、す
べての層との接続を必要とし、Ａｔの断差が大きく断線
が生じるという欠点、さらには、Ａｔ層と各層のコンタ
クト・ホールが必要なために積み重ねＭＯＳ・Ｌ８工の
高集積化を防げるという欠点があった。
半体層のオーミック接続は、最上層であるＡｔ配線層に
より行なわれている。このため最上層のＡｔ配線は、す
べての層との接続を必要とし、Ａｔの断差が大きく断線
が生じるという欠点、さらには、Ａｔ層と各層のコンタ
クト・ホールが必要なために積み重ねＭＯＳ・Ｌ８工の
高集積化を防げるという欠点があった。
本発明は、かかる従来の欠点を取り除き、Ａｔ断線が生
じず、ＭＯＳ・Ｌ８工の高集積化を可能にする半導体装
置を提供する。本発明は特Ｋｍ補型ＭＯ８・ＦＩＴの積
み重ねＬ８工に有効である。以下、実施例を用いて詳細
に説明する。第１図は本発明による積み重ね相補型ＭＯ
８・インバータの断面図であり、第２図は従来の積み重
ね相補型ＭＯ８・インバータである。従来、絶縁層２２
上には、ゲート電極２８．ソース２４．ドレイン２５か
らなるル型ＭＯ８・１１’ＦｉＴが形成され、上層にゲ
ート電極２８．ソース３０．ドレイン３１からなるＰ型
ＭＯ８−ＦＥＴが形成される時、相補型ＭＯＢ・インバ
ーターの出力は、ル型ＭＯＥＩ・ＦＩＴのドレイン２５
とＰ型ＭＯ８・ＦＦ１Ｔのドレイン５１を、最上層のｈ
ｔ配線層により接続され出力配線３５が形成された。従
ってＡｔ配線３５は、断差が大きく断線の原因となり、
またコンタクト・ホールが２個必要となり高集積化を防
げる。また、ル型ＭＯＥＩ＠ＦＩＴのソースの接地も、
最上層のｈＬ配線で行なわれるため、断線の原因になっ
ている。一方、本発明では絶縁Ｍ２上には、ゲートＸ極
８．ソース４ドレイン５からなるｎ型ＭＯ８・ＰＥＴが
形成され、上層にゲート電極８．ソース１０．ドレイン
１１からなるＰ型ＭＯ８・ＦＩＴが形成される時、相補
型ＭＯ８・インバータの出力は、ル型ＭＯ８・ＦＦ１Ｔ
のドレイン５とＰ型ＭＯ８・ＦＩＴのドレイン１１間の
スルー・ホールに高融点金ＦＪ！１６を埋め込みＰ型シ
リコンとｎ型シリコンのオーミック接続し、最上層のＡ
ｔ配線１５がＰ型ＭＯ８・Ｆ］ＩＣＴのドレインに接続
してインバーターの出力配線１５が形成される。またｎ
型ＭＯ８・ＦＦｔＴのソース４は、コンタクト・スルー
にシリコン又は高融点金属３を埋めこみ、シリコン基板
１に接地する。スルー・ホール３．４に高融点金属を用
いたのは、絶縁層上に単結晶シリコンを成長させるとき
に金属を溶融させないためである。本発明によれば、層
間絶縁膜で分離されたＰ型シリコン層とル型シリコン層
が、選択的に形成されたスルー・ホールに高融点金属を
埋め込むことによりオーミック接続が可能になるため、
最上層のＡｔ配線は、一層下に位置するＰ型Ｍ０８ＦＩ
ｌｉＴのシリコン層とのコンタクト接続のみが必要とな
る。従って、相補型ＭＯ８・インバーターの縮小化が可
能になり、Ａｔ配線の断差も小さいため断線が生じない
。
じず、ＭＯＳ・Ｌ８工の高集積化を可能にする半導体装
置を提供する。本発明は特Ｋｍ補型ＭＯ８・ＦＩＴの積
み重ねＬ８工に有効である。以下、実施例を用いて詳細
に説明する。第１図は本発明による積み重ね相補型ＭＯ
８・インバータの断面図であり、第２図は従来の積み重
ね相補型ＭＯ８・インバータである。従来、絶縁層２２
上には、ゲート電極２８．ソース２４．ドレイン２５か
らなるル型ＭＯ８・１１’ＦｉＴが形成され、上層にゲ
ート電極２８．ソース３０．ドレイン３１からなるＰ型
ＭＯ８−ＦＥＴが形成される時、相補型ＭＯＢ・インバ
ーターの出力は、ル型ＭＯＥＩ・ＦＩＴのドレイン２５
とＰ型ＭＯ８・ＦＦ１Ｔのドレイン５１を、最上層のｈ
ｔ配線層により接続され出力配線３５が形成された。従
ってＡｔ配線３５は、断差が大きく断線の原因となり、
またコンタクト・ホールが２個必要となり高集積化を防
げる。また、ル型ＭＯＥＩ＠ＦＩＴのソースの接地も、
最上層のｈＬ配線で行なわれるため、断線の原因になっ
ている。一方、本発明では絶縁Ｍ２上には、ゲートＸ極
８．ソース４ドレイン５からなるｎ型ＭＯ８・ＰＥＴが
形成され、上層にゲート電極８．ソース１０．ドレイン
１１からなるＰ型ＭＯ８・ＦＩＴが形成される時、相補
型ＭＯ８・インバータの出力は、ル型ＭＯ８・ＦＦ１Ｔ
のドレイン５とＰ型ＭＯ８・ＦＩＴのドレイン１１間の
スルー・ホールに高融点金ＦＪ！１６を埋め込みＰ型シ
リコンとｎ型シリコンのオーミック接続し、最上層のＡ
ｔ配線１５がＰ型ＭＯ８・Ｆ］ＩＣＴのドレインに接続
してインバーターの出力配線１５が形成される。またｎ
型ＭＯ８・ＦＦｔＴのソース４は、コンタクト・スルー
にシリコン又は高融点金属３を埋めこみ、シリコン基板
１に接地する。スルー・ホール３．４に高融点金属を用
いたのは、絶縁層上に単結晶シリコンを成長させるとき
に金属を溶融させないためである。本発明によれば、層
間絶縁膜で分離されたＰ型シリコン層とル型シリコン層
が、選択的に形成されたスルー・ホールに高融点金属を
埋め込むことによりオーミック接続が可能になるため、
最上層のＡｔ配線は、一層下に位置するＰ型Ｍ０８ＦＩ
ｌｉＴのシリコン層とのコンタクト接続のみが必要とな
る。従って、相補型ＭＯ８・インバーターの縮小化が可
能になり、Ａｔ配線の断差も小さいため断線が生じない
。
以上説明したように、本発明はＡｔ断糾が生じず、積み
重ね相補型ＭＯ８・ＬＳＩの高集積化を可能にする。
重ね相補型ＭＯ８・ＬＳＩの高集積化を可能にする。
第１図・・・・・・本発明による積み重ね相補型ＭＯ８
・インバータの断面図。 第２図・・・・・・従来の積み重ね相補型ＭＯ８・イン
バータの断面図。 １．２１・・・・・・Ｓ１基板 ２．２２・・・・・・絶縁層８１０゜ ３・・・・・・接地用高融点金属又はｎ型シリコンのコ
ンタクト・ホール埋め込み ２３・・・・・・接地用Ａｔ配線 ４．２４・・・・・・第１シリコン層Ｎ型ＭＯ８・Ｆｌ
ｊＴソース ５．２５・・・・・・Ｎ型ＭＯ８＠ＦＦ！Ｔドレイン６
、２６−＝＝−Ｎ型ＭＯ８−ＦＩＴゲート膜７．２７
・・・用層間絶縁朕８１ｏ！ ８．２８・・・・・・第２層シリコンＰ型＠Ｎ型ＭＯ８
・ＦＩＴ共通ゲート電極シリコン ９．２９・・・・・・Ｐ型ＭＯＢ −ＦＥＴゲート親１
０．３０・・・・・・第３シリコンＭ ｐ 型ｙ ｏ
ｓ・ＦＦ１Ｔソース １１．３１・・・・・・Ｐ型ＭＯ８・ＦＩＴドレイン１
２．３２・・・・・・層間絶縁膜８１０゜１３ 、５３
・・・・−・Ｖｌ）ＤＡ４配線１４ 、３４−ＶｉｎＡ
ｔ配線 ｊ ５ 、３５ ・−・・・・ＶｏｕｔＡ を配線１６
・・・・・・第１．第３層のスルー・ポールに埋め込ま
れた高融点金属 以 上 出願人 株式会社陛訪精工舎 代理人 弁理士 最上 務
・インバータの断面図。 第２図・・・・・・従来の積み重ね相補型ＭＯ８・イン
バータの断面図。 １．２１・・・・・・Ｓ１基板 ２．２２・・・・・・絶縁層８１０゜ ３・・・・・・接地用高融点金属又はｎ型シリコンのコ
ンタクト・ホール埋め込み ２３・・・・・・接地用Ａｔ配線 ４．２４・・・・・・第１シリコン層Ｎ型ＭＯ８・Ｆｌ
ｊＴソース ５．２５・・・・・・Ｎ型ＭＯ８＠ＦＦ！Ｔドレイン６
、２６−＝＝−Ｎ型ＭＯ８−ＦＩＴゲート膜７．２７
・・・用層間絶縁朕８１ｏ！ ８．２８・・・・・・第２層シリコンＰ型＠Ｎ型ＭＯ８
・ＦＩＴ共通ゲート電極シリコン ９．２９・・・・・・Ｐ型ＭＯＢ −ＦＥＴゲート親１
０．３０・・・・・・第３シリコンＭ ｐ 型ｙ ｏ
ｓ・ＦＦ１Ｔソース １１．３１・・・・・・Ｐ型ＭＯ８・ＦＩＴドレイン１
２．３２・・・・・・層間絶縁膜８１０゜１３ 、５３
・・・・−・Ｖｌ）ＤＡ４配線１４ 、３４−ＶｉｎＡ
ｔ配線 ｊ ５ 、３５ ・−・・・・ＶｏｕｔＡ を配線１６
・・・・・・第１．第３層のスルー・ポールに埋め込ま
れた高融点金属 以 上 出願人 株式会社陛訪精工舎 代理人 弁理士 最上 務
Claims (1)
- 【特許請求の範囲】 １）層間絶縁膜で分離されているル型半導体層とＰ型半
導体層において、絶縁層に選択的に形成されたスルー・
ホールが金属により埋め込まれてなることを特長とする
半導体装置。 ２）第１）ｒｊノシリコン層にＮ型ＭＯ８Ｆ−：ＦＦ！
Ｔが形成され、上層のシリコン層にＰ型ＭＯ８・ＦＩＴ
が形成される積み重ね相補型ＭＯ８・ＦＦ１Ｔにおいて
、第１シリコン層と上層シリコン層の層間絶縁膜に選択
的に形成されたスルー・ホールが金属により埋め込まれ
てなることを特徴とする特許請求の範囲第１項記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58101195A JPS59227139A (ja) | 1983-06-07 | 1983-06-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58101195A JPS59227139A (ja) | 1983-06-07 | 1983-06-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59227139A true JPS59227139A (ja) | 1984-12-20 |
Family
ID=14294162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58101195A Pending JPS59227139A (ja) | 1983-06-07 | 1983-06-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59227139A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6046477A (en) * | 1998-03-17 | 2000-04-04 | Micron Technology, Inc. | Dense SOI programmable logic array structure |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4841683A (ja) * | 1971-09-27 | 1973-06-18 | ||
| JPS55130145A (en) * | 1980-03-03 | 1980-10-08 | Nec Corp | Semiconductor integrated circuit device |
-
1983
- 1983-06-07 JP JP58101195A patent/JPS59227139A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4841683A (ja) * | 1971-09-27 | 1973-06-18 | ||
| JPS55130145A (en) * | 1980-03-03 | 1980-10-08 | Nec Corp | Semiconductor integrated circuit device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6046477A (en) * | 1998-03-17 | 2000-04-04 | Micron Technology, Inc. | Dense SOI programmable logic array structure |
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