JP2013211532A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置に設けられたリングオシレータまたはインバータチェーンの占有面積を小さくする。
【解決手段】単極性トランジスタによって構成された新規な回路構成のリングオシレータまたはインバータチェーンを提供する。また、単極性トランジスタによって構成されたリングオシレータまたはインバータチェーンであって、複数の前記単極性トランジスタは積層して設けられており、一部のトランジスタでは、等しい電位となる電極を重畳された複数のトランジスタ間で共有する半導体装置を提供する。単極性トランジスタは、例えば酸化物半導体により形成することができる。
【選択図】図１

Description

本発明は、半導体装置に関する。本明細書において、半導体装置とは、半導体素子自体または半導体素子を含むものをいい、このような半導体素子として、例えば薄膜トランジスタが挙げられる。従って、液晶表示装置及び記憶装置なども半導体装置に含まれる。

半導体装置には、所望の動作をさせるために様々な回路が搭載されている。例えば、持続した交流を作る発振回路が挙げられる。発振回路の一態様として、リングオシレータが挙げられる（例えば、特許文献１）。また、発振回路の他には、遅延回路が挙げられる。遅延回路の一態様として、インバータチェーンが挙げられる（例えば、特許文献２）。

このような回路を動作させるには、少なくとも、トランジスタに十分な電界効果移動度が必要であり、酸化物半導体を用いた薄膜トランジスタが注目されている（例えば、特許文献３及び特許文献４）。

また、ｎ型の酸化物半導体については開発が進んでいるが、ｐ型の酸化物半導体については、開発が十分には進んでいない。そのため、同一基板上に設けられる酸化物半導体を用いた薄膜トランジスタはｎ型とすることが多い。また、同一基板上に十分な電気的特性を有するｐ型の酸化物半導体が開発されたとしても、ｐ型とｎ型を作り分けることで作製工程数は著しく増加する。そのため、同一基板上に作製する薄膜トランジスタは一の導電型とすることが好ましく、特に、キャリア移動度が比較的高いｎ型とすることが好ましい（例えば、特許文献５）。

特開２００６−２１７１６２号公報 特開２０１１−１６３９８３号公報 特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 特開２０１１−１０１３５１号公報

本発明の一態様は、半導体装置に設けられたリングオシレータまたはインバータチェーンの占有面積を小さくすることを課題とする。

本発明の一態様は、単極性トランジスタによって構成されたリングオシレータまたはインバータチェーンであって、複数の前記単極性トランジスタは積層して設けられており、一部のトランジスタでは、等しい電位となる電極を重畳された複数のトランジスタ間で共有する。

本発明の一態様は、第１のゲートと第２のゲートが絶縁層を介して半導体層を挟持した複数のトランジスタを有し、第４ｍ−１及び第４ｍ−３（ｍは１以上の自然数）のトランジスタのソース及びドレインの一方は高電位電源線に電気的に接続され、第４ｍ及び第４ｍ−２のトランジスタのソース及びドレインの一方は低電位電源線に電気的に接続され、前記第４ｍ−３のトランジスタのソース及びドレインの他方は、前記第４ｍ−２のトランジスタのソース及びドレインの他方に電気的に接続され、前記第４ｍ−１のトランジスタのソース及びドレインの他方は、前記第４ｍのトランジスタのソース及びドレインの他方に電気的に接続され、前記第４ｍ−３のトランジスタの第１のゲート及び前記第４ｍ−１のトランジスタの第２のゲートは、第１の配線に電気的に接続され、前記第４ｍ−３のトランジスタの第２のゲート及び前記第４ｍ−１のトランジスタの第１のゲートは、第２の配線に電気的に接続され、前記第４ｍ−２のトランジスタの第２のゲート及び前記第４ｍのトランジスタの第１のゲートは、第３の配線に電気的に接続され、前記第４ｍのトランジスタの第２のゲートは、前記第４ｍ−３のトランジスタのソース及びドレインの他方と電気的に接続されている半導体装置である。

前記構成において、前記第４ｍ−３のトランジスタの前記第２のゲートが、前記第４ｍ−１のトランジスタの前記第１のゲートを兼ね、前記第４ｍのトランジスタが最後段でない場合には、前記第４ｍのトランジスタの前記第１のゲートまたは前記第２のゲートは、前記第４ｍ−２のトランジスタの前記第２のゲートまたは第４ｍ＋２のトランジスタの第１のゲートを兼ね、前記第４ｍ−３のトランジスタの前記第１のゲートと前記第４ｍ−２のトランジスタの第１のゲートは同一の層であり、前記第４ｍ−１のトランジスタの前記第１のゲートと前記第４ｍのトランジスタの前記第１のゲートは同一の層であることが好ましい。

本発明の一態様は、第１のゲートと第２のゲートが絶縁層を介して半導体層を挟持した４ｌ＋２個（ｌは１以上の自然数）のトランジスタを有し、第２ｍ−１（ｍは１以上の自然数）のトランジスタのソース及びドレインの一方は高電位電源線に電気的に接続され、第２ｍのトランジスタのソース及びドレインの一方は低電位電源線に電気的に接続され、前記第２ｍ−１のトランジスタのソース及びドレインの他方は、前記第２ｍのトランジスタのソース及びドレインの他方に電気的に接続され、前記第２ｍ−１のトランジスタのソース及びドレインの他方は、前記第２ｍのトランジスタのソース及びドレインの他方に電気的に接続され、第４ｎ−３（ｎは１以上の自然数）のトランジスタの第１のゲート及び前記第４ｎ−１のトランジスタの第２のゲートは、第１の配線に電気的に接続され、前記第４ｎ−３のトランジスタの第２のゲート及び前記第４ｎ−１のトランジスタの第１のゲートは、第２の配線に電気的に接続され、第４ｎ−２のトランジスタの第２のゲート及び第４ｎのトランジスタの第１のゲートは、第３の配線に電気的に接続され、第２のトランジスタの第１のゲートは、第４ｌ＋１のトランジスタのソース及びドレインの他方と電気的に接続され、前記第４ｎのトランジスタの第２のゲートは、前記第４ｎ−３のトランジスタのソース及びドレインの他方と電気的に接続されている半導体装置である。

前記構成において、前記第４ｎ−３のトランジスタの前記第２のゲートが、前記第４ｎ−１のトランジスタの前記第１のゲートを兼ね、前記第４ｎのトランジスタが前記第４ｌ＋２のトランジスタでない場合には、前記第４ｎのトランジスタの前記第１のゲートまたは前記第２のゲートは、前記第４ｎ−２のトランジスタの前記第２のゲートまたは第４ｎ＋２のトランジスタの第１のゲートを兼ね、前記第４ｎ−３のトランジスタの前記第１のゲートと前記第４ｎ−２のトランジスタの第１のゲートは同一の層であり、前記第４ｎ−１のトランジスタの前記第１のゲートと前記第４ｎのトランジスタの前記第１のゲートは同一の層であることが好ましい。

本発明の一態様は、第１のゲートと第２のゲートが絶縁層を介して半導体層を挟持した第１のトランジスタ乃至第１０のトランジスタを有し、前記第１のトランジスタ、第３のトランジスタ、第５のトランジスタ、第７のトランジスタ、及び第９のトランジスタのソース及びドレインの一方は高電位電源線に電気的に接続され、前記第２のトランジスタ、第４のトランジスタ、第６のトランジスタ、第８のトランジスタ、及び第１０のトランジスタのソース及びドレインの一方は低電位電源線に電気的に接続され、前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのソース及びドレインの他方に電気的に接続され、前記第３のトランジスタのソース及びドレインの他方は、前記第４のトランジスタのソース及びドレインの他方に電気的に接続され、前記第５のトランジスタのソース及びドレインの他方は、前記第６のトランジスタのソース及びドレインの他方に電気的に接続され、前記第７のトランジスタのソース及びドレインの他方は、前記第８のトランジスタのソース及びドレインの他方に電気的に接続され、前記第９のトランジスタのソース及びドレインの他方は、前記第１０のトランジスタのソース及びドレインの他方に電気的に接続され、前記第１のトランジスタの第１のゲート、前記第３のトランジスタの第２のゲート、前記第５のトランジスタの第１のゲート、前記第７のトランジスタの第２のゲート、及び前記第９のトランジスタの第１のゲートは、第１の配線に電気的に接続され、前記第１のトランジスタの第２のゲート、前記第３のトランジスタの第１のゲート、前記第５のトランジスタの第２のゲート、前記第７のトランジスタの第１のゲート、及び前記第９のトランジスタの第２のゲートは、第２の配線に電気的に接続され、前記第２のトランジスタの第２のゲート、前記第４のトランジスタの第１のゲート、前記第６のトランジスタの第２のゲート、前記第８のトランジスタの第１のゲート、及び前記第１０のトランジスタの第２のゲートは、第３の配線に電気的に接続され、前記第２のトランジスタの第１のゲートは、前記第９のトランジスタのソース及びドレインの他方と電気的に接続され、前記第４のトランジスタの第２のゲートは、前記第１のトランジスタのソース及びドレインの他方と電気的に接続され、前記第６のトランジスタの第１のゲートは、前記第３のトランジスタのソース及びドレインの他方と電気的に接続され、前記第８のトランジスタの第２のゲートは、前記第５のトランジスタのソース及びドレインの他方と電気的に接続され、前記第１０のトランジスタの第１のゲートは、前記第７のトランジスタのソース及びドレインの他方と電気的に接続されている半導体装置である。

前記構成において、前記第１のトランジスタの前記第２のゲートが、前記第３のトランジスタの前記第１のゲートを兼ね、前記第３のトランジスタの前記第２のゲートが、前記第５のトランジスタの前記第１のゲートを兼ね、前記第５のトランジスタの前記第２のゲートが、前記第７のトランジスタの前記第１のゲートを兼ね、前記第７のトランジスタの前記第２のゲートが、前記第９のトランジスタの前記第１のゲートを兼ね、前記第１のトランジスタの前記第１のゲートと前記第２のトランジスタの前記第１のゲートは同一の層であり、前記第３のトランジスタの前記第１のゲートと前記第４のトランジスタの前記第１のゲートは同一の層であり、前記第５のトランジスタの前記第１のゲートと前記第６のトランジスタの前記第１のゲートは同一の層であり、前記第７のトランジスタの前記第１のゲートと前記第８のトランジスタの前記第１のゲートは同一の層であり、前記第９のトランジスタの前記第１のゲートと前記第１０のトランジスタの前記第１のゲートは同一の層であることが好ましい。

前記構成において、前記第１のトランジスタ、第３のトランジスタ、第５のトランジスタ、第７のトランジスタ、及び第９のトランジスタがすべて重畳し、前記第２のトランジスタと前記第４のトランジスタが重畳し、前記第６のトランジスタと前記第８のトランジスタが重畳することが好ましい。

前記構成において、前記第１のトランジスタ、第３のトランジスタ、第５のトランジスタ、第７のトランジスタ、及び第９のトランジスタがすべて重畳し、前記第４のトランジスタと前記第６のトランジスタが重畳し、前記第８のトランジスタと前記第１０のトランジスタが重畳することが好ましい。

前記構成において、前記第１のトランジスタ乃至第１０のトランジスタが同一の極性であることが好ましい。

前記構成において、前記第１のトランジスタ乃至第１０のトランジスタのチャネル形成領域は、酸化物半導体層であることが好ましい。

なお、本明細書中において、「複数のトランジスタが重畳」とは、「複数のトランジスタの少なくともチャネル形成領域の一部が重畳すること」をいい、複数のトランジスタのすべての構成要素が必ずしも重畳していなくてもよい。

半導体装置に設けられたリングオシレータまたはインバータチェーンの占有面積を小さくすることができる。

本発明の一態様である半導体装置を説明する回路図。 本発明の一態様である半導体装置の各層を説明する上面図。 本発明の一態様である半導体装置の各層を説明する上面図。 本発明の一態様である半導体装置を説明する断面図。 本発明の一態様である半導体装置の作製方法を説明する断面図。 本発明の一態様である半導体装置の作製方法を説明する断面図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

本実施の形態では、本発明の一態様である半導体装置について説明する。本発明の一態様である半導体装置は、発振回路または遅延回路を有する。

図１には、本実施の形態にて説明する半導体装置が有する発振回路または遅延回路として適用することができる回路１００を示す。図１に示す回路１００は、発振回路としても用いることができるし、遅延回路としても用いることができる。

図１に示す回路１００は、第１の回路１０２、第２の回路１０４及び第３の回路１０６により構成され、第１のトランジスタ乃至第１０のトランジスタを有する。第１の回路１０２には４のトランジスタが配され、第２の回路１０４には４のトランジスタが配され、第３の回路１０６には２のトランジスタが配されている。すなわち、図１に示す回路は、２のトランジスタにより構成される回路が５段に並べられたものである。

なお、図示していないが、図１に示す回路１００は、５段以上の構成としてもよい。その場合には、第１の回路１０２と第２の回路１０４の間または第２の回路１０４と第３の回路１０６の間に、更なる第２の回路を配すればよい。

すなわち、第１のゲートと第２のゲートが絶縁層を介して半導体層を挟持した複数のトランジスタを有し、第４ｍ−１（ｍは１以上の自然数）のトランジスタ及び第４ｍ−３のトランジスタのソース及びドレインの一方は高電位電源線に電気的に接続され、第４ｍのトランジスタ及び第４ｍ−２のトランジスタのソース及びドレインの一方は低電位電源線に電気的に接続され、前記第４ｍ−３のトランジスタのソース及びドレインの他方は、前記第４ｍ−２のトランジスタのソース及びドレインの他方に電気的に接続され、前記第４ｍ−１のトランジスタのソース及びドレインの他方は、前記第４ｍのトランジスタのソース及びドレインの他方に電気的に接続され、前記第４ｍ−３のトランジスタの第１のゲート及び前記第４ｍ−１のトランジスタの第２のゲートは、第１の配線に電気的に接続され、前記第４ｍ−３のトランジスタの第２のゲート及び前記第４ｍ−１のトランジスタの第１のゲートは、第２の配線に電気的に接続され、前記第４ｍ−２のトランジスタの第２のゲート及び前記第４ｍのトランジスタの第１のゲートは、第３の配線に電気的に接続され、前記第４ｍのトランジスタの第２のゲートは、前記第４ｍ−３のトランジスタのソース及びドレインの他方と電気的に接続されている半導体装置とすればよい。

なお、前記第４ｍ−２のトランジスタの第１のゲートは、少なくともｍ＝１以外の場合には前段のトランジスタのソース及びドレインの他方に電気的に接続されていればよい。また、ｍ＝１の場合には最後段のトランジスタのソース及びドレインの他方に電気的に接続されていてもよい。

または、第１のゲートと第２のゲートが絶縁層を介して半導体層を挟持した４ｌ＋２個（ｌは１以上の自然数）のトランジスタを有し、第２ｍ−１（ｍは１以上の自然数）のトランジスタのソース及びドレインの一方は高電位電源線に電気的に接続され、第２ｍのトランジスタのソース及びドレインの一方は低電位電源線に電気的に接続され、前記第２ｍ−１のトランジスタのソース及びドレインの他方は、前記第２ｍのトランジスタのソース及びドレインの他方に電気的に接続され、前記第２ｍ−１のトランジスタのソース及びドレインの他方は、前記第２ｍのトランジスタのソース及びドレインの他方に電気的に接続され、第４ｎ−３（ｎは１以上の自然数）のトランジスタの第１のゲート及び第４ｎ−１のトランジスタの第２のゲートは、第１の配線に電気的に接続され、前記第４ｎ−３のトランジスタの第２のゲート及び前記第４ｎ−１のトランジスタの第１のゲートは、第２の配線に電気的に接続され、第４ｎ−２のトランジスタの第２のゲート及び第４ｎのトランジスタの第１のゲートは、第３の配線に電気的に接続され、前記第２のトランジスタの第１のゲートは、第４ｌ＋１のトランジスタのソース及びドレインの他方と電気的に接続され、前記第４ｎのトランジスタの第２のゲートは、前記第４ｎ−３のトランジスタのソース及びドレインの他方と電気的に接続されている半導体装置とすればよい。

なお、前記第４ｎ−２のトランジスタの第１のゲートは、少なくともｎ＝１以外の場合には前段のトランジスタのソース及びドレインの他方に電気的に接続されていればよい。また、ｎ＝１の場合には最後段のトランジスタのソース及びドレインの他方に電気的に接続されていてもよい。

ただし、以下では、すべて５段の構成として説明する。

第１のトランジスタ１０８のソース及びドレインの一方、第３のトランジスタ１１２のソース及びドレインの一方、第５のトランジスタ１１６のソース及びドレインの一方、第７のトランジスタ１２０のソース及びドレインの一方、第９のトランジスタ１２４のソース及びドレインの一方は、高電位電源線に電気的に接続されている。

第２のトランジスタ１１０のソース及びドレインの一方、第４のトランジスタ１１４のソース及びドレインの一方、第６のトランジスタ１１８のソース及びドレインの一方、第８のトランジスタ１２２のソース及びドレインの一方、第１０のトランジスタ１２６のソース及びドレインの一方は、低電位電源線に電気的に接続されている。

第１のトランジスタ１０８のソース及びドレインの他方は、第２のトランジスタ１１０のソース及びドレインの他方に電気的に接続され、第３のトランジスタ１１２のソース及びドレインの他方は、第４のトランジスタ１１４のソース及びドレインの他方に電気的に接続され、第５のトランジスタ１１６のソース及びドレインの他方は、第６のトランジスタ１１８のソース及びドレインの他方に電気的に接続され、第７のトランジスタ１２０のソース及びドレインの他方は、第８のトランジスタ１２２のソース及びドレインの他方に電気的に接続され、第９のトランジスタ１２４のソース及びドレインの他方は、第１０のトランジスタ１２６のソース及びドレインの他方に電気的に接続されている。

第１のトランジスタ１０８の第１のゲート、第３のトランジスタ１１２の第２のゲート、第５のトランジスタ１１６の第１のゲート、第７のトランジスタ１２０の第２のゲート、及び第９のトランジスタ１２４の第１のゲートは、第１の配線１２８に電気的に接続されている。

第１のトランジスタ１０８の第２のゲート、第３のトランジスタ１１２の第１のゲート、第５のトランジスタ１１６の第２のゲート、第７のトランジスタ１２０の第１のゲート、及び第９のトランジスタ１２４の第２のゲートは、第２の配線１３０に電気的に接続されている。

第２のトランジスタ１１０の第２のゲート、第４のトランジスタ１１４の第１のゲート、第６のトランジスタ１１８の第２のゲート、第８のトランジスタ１２２の第１のゲート、及び第１０のトランジスタ１２６の第２のゲートは、第３の配線１３２に電気的に接続されている。

第１のトランジスタ乃至第１０のトランジスタがｎチャネル型トランジスタである場合には、第１の配線１２８及び第２の配線１３０の電位は、低電位電源線の電位よりも高く（正電位）する。第３の配線１３２の電位は、低電位電源線の電位よりも低くする（負電位）とよい。すなわち、第１のトランジスタ乃至第１０のトランジスタがｎチャネル型トランジスタである場合には、ソース及びドレインの一方が高電位電源線に電気的に接続されているトランジスタでは、常時電流が流れる（ノーマリーオンになる）ようにするとよい。出力電位が、しきい値分だけ降下することを防ぐためである。ソース及びドレインの一方が低電位電源線に電気的に接続されているトランジスタでは、オフすると電流がほとんど流れない（ノーマリーオフになる）ようにするとよい。消費電流を抑えるためである。

第２のトランジスタ１１０の第１のゲートは、第９のトランジスタ１２４のソース及びドレインの他方と電気的に接続されている。第４のトランジスタ１１４の第２のゲートは、第１のトランジスタ１０８のソース及びドレインの他方と電気的に接続されている。第６のトランジスタ１１８の第１のゲートは、第３のトランジスタ１１２のソース及びドレインの他方と電気的に接続されている。第８のトランジスタ１２２の第２のゲートは、第５のトランジスタ１１６のソース及びドレインの他方と電気的に接続されている。第１０のトランジスタ１２６の第１のゲートは、第７のトランジスタ１２０のソース及びドレインの他方と電気的に接続されている。

次に、図１に示す回路の動作について説明する。

まず、第１の配線１２８及び第２の配線１３０の電位を低電位電源線の電位よりも高くし（正電位とし）、高電位電源線に電気的に接続されているトランジスタをオンさせる。第１の配線１２８及び第２の配線１３０の電位は、高電位電源線に電気的に接続されているトランジスタのオン抵抗が、低電位電源線に電気的に接続されているトランジスタのオン抵抗よりも十分に高くなるように制御する。

初期状態において、第２のトランジスタ１１０の第１のゲートの電位が、第２のトランジスタ１１０をオフさせる電位（低電位）であるとすると、第１のトランジスタ１０８と第２のトランジスタ１１０で構成されるインバータ（第１段目のインバータ）の出力に相当する部分（第１のトランジスタ１０８のソース及びドレインの他方と、第２のトランジスタ１１０のソース及びドレインの他方に電気的に接続されている部分）には、高電位電源線から電荷が供給されて、第４のトランジスタ１１４がオンする。すなわち、第１のインバータの出力は高電位（”１”または”Ｈｉｇｈ”と表記される）である。

上記したように、第１の配線１２８及び第２の配線１３０の電位によって、高電位電源線に電気的に接続されているトランジスタのオン抵抗が、低電位電源線に電気的に接続されているトランジスタのオン抵抗よりも十分に高くなるようにしているため、第３のトランジスタ１１２を介して高電位電源線から供給される電荷は低電位電源線へ排出され、第３のトランジスタ１１２と第４のトランジスタ１１４で構成されるインバータ（第２段目のインバータ）の出力に相当する部分（第３のトランジスタ１１２のソース及びドレインの他方と、第４のトランジスタ１１４のソース及びドレインの他方に電気的に接続されている部分）は低電位となる。従って、第２のインバータの出力は低電位（”０”または”Ｌｏｗ”と表記される）である。

また、第６のトランジスタ１１８は、第２のトランジスタ１１０と同様にオフするため、第５のトランジスタ１１６と第６のトランジスタ１１８で構成されるインバータ（第３段目のインバータ）の出力は高電位（”１”または”Ｈｉｇｈ”）である。同様に、第７のトランジスタ１２０と第８のトランジスタ１２２で構成されるインバータ（第４段目のインバータ）の出力は低電位（”０”または”Ｌｏｗ”）である。そして、第９のトランジスタ１２４と第１０のトランジスタ１２６で構成されるインバータ（第５段目のインバータ）の出力は高電位（”１”または”Ｈｉｇｈ”）である。

第５段目のインバータの出力が高電位（”１”または”Ｈｉｇｈ”）であるため、第２のトランジスタ１１０の第１のゲートの電位は高電位となり、第２のトランジスタ１１０がオンする。

以上のように、図１の回路１００は動作する。図１の回路１００は、第２の回路１０４を複数設けることで、更に多段のインバータチェーンとされていてもよい。なお、図１の回路１００は、奇数段のインバータにより構成されているが、これに限定されず、回路１００は、偶数段のインバータにより構成されていてもよい。偶数段のインバータにより構成されている場合には、回路１００は、遅延回路（バッファ回路）として動作することになる。

図２（Ａ）乃至図２（Ｅ）には、回路１００を有する半導体装置の一態様における、各層を説明する上面図を示す。ここで、図２（Ａ）乃至図２（Ｅ）に示す回路１００は、インバータチェーンである。図２（Ａ）乃至図２（Ｅ）には、各層の上面図を示しており、図２（Ａ）が第１の層、図２（Ｂ）が第２の層、図２（Ｃ）が第３の層、図２（Ｄ）が第４の層、図２（Ｅ）が第５の層である。第１の層は第２の層上に設けられており、第２の層は第３の層上に設けられており、第３の層は第４の層上に設けられており、第４の層は第５の層上に設けられている。

なお、図２（Ａ）乃至図２（Ｅ）に示したインバータチェーンは５段のインバータにより構成されているが、これに限定されず、更に複数段のインバータチェーンとしてもよい。また、インバータチェーンは、奇数段のインバータにより構成されていてもよいし、偶数段のインバータにより構成されていてもよい。偶数段の場合には、遅延回路（バッファ回路）として動作する。

コンタクトホール１４０は、第１の層の配線となり且つコンタクトホール１４２に電気的に接続された導電層と、第１の層の上の層の導電層と、を電気的に接続している。なお、第１の層が最上層である場合には、コンタクトホール１４０が入力端子である。

コンタクトホール１４２は、第２のトランジスタ１１０の第１のゲート（上）と、第１の層の配線となり且つコンタクトホール１４０に電気的に接続された前記導電層と、を電気的に接続している。

コンタクトホール１４４は、第２のトランジスタ１１０のソース及びドレインの他方と、第３の層の配線となり且つコンタクトホール１５８に電気的に接続された導電層と、を電気的に接続している。

コンタクトホール１４６は、第１のトランジスタ１０８の第１のゲート（上）と、第１の層の配線となる導電層と、を電気的に接続している。なお、この導電層は、第１の配線１２８に電気的に接続されている。

コンタクトホール１４８は、第１の層の配線となり且つコンタクトホール１５０に電気的に接続された導電層と、第１の層の上の層の導電層と、を電気的に接続している。

コンタクトホール１５０は、第１の層の直上の層のトランジスタの第２のゲート（下）と、第１の層の配線となり且つコンタクトホール１４８に電気的に接続された前記導電層と、を電気的に接続している。

コンタクトホール１５２は、第４のトランジスタ１１４の第１のゲート（上）と、第２の層の配線となる導電層と、を電気的に接続している。なお、この導電層は、第３の配線１３２に電気的に接続されている。

コンタクトホール１５４は、第３のトランジスタ１１２の第１のゲート（上）と、第２の層の配線となる導電層と、を電気的に接続している。なお、この導電層は、第２の配線１３０に電気的に接続されている。

コンタクトホール１５６は、第４のトランジスタ１１４のソース及びドレインの他方と、第３の層の配線となり且つコンタクトホール１６４に電気的に接続された導電層と、を電気的に接続している。

コンタクトホール１５８は、第４のトランジスタ１１４の第２のゲート（下）と、第３の層の配線となり且つコンタクトホール１４４に電気的に接続された前記導電層と、を電気的に接続している。

コンタクトホール１６０は、第５のトランジスタ１１６の第１のゲート（上）と、第３の層の配線となる導電層と、を電気的に接続している。なお、この導電層は、第１の配線１２８に電気的に接続されている。

コンタクトホール１６２は、第５のトランジスタ１１６のソース及びドレインの他方と、第５の層の配線となり且つコンタクトホール１７８に電気的に接続された導電層と、を電気的に接続している。

コンタクトホール１６４は、第６のトランジスタ１１８の第１のゲート（上）と、第３の層の配線となり且つコンタクトホール１５６に電気的に接続された前記導電層と、を電気的に接続している。

コンタクトホール１６６は、第７のトランジスタ１２０の第１のゲート（上）と、第４の層の配線となる導電層と、を電気的に接続している。なお、この導電層は、第２の配線１３０に電気的に接続されている。

コンタクトホール１６８は、第８のトランジスタ１２２の第１のゲート（上）と、第４の層の配線となる導電層と、を電気的に接続している。なお、この導電層は、第３の配線１３２に電気的に接続されている。

コンタクトホール１７０は、第７のトランジスタ１２０のソース及びドレインの他方と、第５の層の配線となり且つコンタクトホール１７２に電気的に接続された導電層と、を電気的に接続している。

コンタクトホール１７２は、第１０のトランジスタ１２６の第１のゲート（上）と、第５の層の配線となり且つコンタクトホール１７０に電気的に接続された前記導電層と、を電気的に接続している。

コンタクトホール１７４は、第１０のトランジスタ１２６のソース及びドレインの他方と、第５の層の下の層の導電層と、を電気的に接続している。なお、第５の層が最下層（奇数段のインバータにより構成されている場合）である場合には、コンタクトホール１７４が出力端子である。また、第５の層が設けられておらず、第４の層が最下層である場合（偶数段のインバータにより構成されている場合）には、コンタクトホール１７０が出力端子である。

コンタクトホール１７６は、第９のトランジスタ１２４の第１のゲート（上）と、第５の層の配線となる導電層と、を電気的に接続している。なお、この導電層は、第１の配線１２８に電気的に接続されている。

コンタクトホール１７８は、第８のトランジスタ１２２の第２のゲート（下）と、第５の層の配線となり且つコンタクトホール１６２に電気的に接続された前記導電層と、を電気的に接続している。

なお、前記各層の配線となる前記導電層は、前記各層のトランジスタのソース及びドレインと同一の層である。すなわち、前記各層の配線は、前記各層のトランジスタのソース及びドレインと同一の層により形成する。これは、後に説明するように、前記各層の第１のゲートと隣接するゲート（第２のゲート）の間には、トランジスタのゲート絶縁膜となる薄い絶縁膜しか介在せず、前記各層のゲートと隣接するゲートの間に寄生容量を生じてしまうからである。

図３（Ａ）乃至図３（Ｅ）には、回路１００を有する半導体装置の一態様における、各層を説明する上面図を示す。ここで、図３（Ａ）乃至図３（Ｅ）に示す回路１００は、リングオシレータである。図３（Ａ）乃至図３（Ｅ）には、各層の上面図を示しており、図３（Ａ）が第１の層、図３（Ｂ）が第２の層、図３（Ｃ）が第３の層、図３（Ｄ）が第４の層、図３（Ｅ）が第５の層である。第１の層は第２の層上に設けられており、第２の層は第３の層上に設けられており、第３の層は第４の層上に設けられており、第４の層は第５の層上に設けられている。

コンタクトホール１９０は、第１の層の配線となり且つコンタクトホール１９２に電気的に接続された導電層と、第５の層の配線となる導電層（第１０のトランジスタ１２６のソース及びドレインの他方）と、を電気的に接続している。

コンタクトホール１９２は、第２のトランジスタ１１０の第１のゲート（上）と、第１の層の配線となり且つコンタクトホール１９０に電気的に接続された前記導電層と、を電気的に接続している。

コンタクトホール１９４は、第２のトランジスタ１１０のソース及びドレインの他方と、第３の層の配線となり且つコンタクトホール２０４に電気的に接続された導電層と、を電気的に接続している。

コンタクトホール１９６は、第１のトランジスタ１０８の第１のゲート（上）と、第１の層の配線となる導電層と、を電気的に接続している。なお、この導電層は、第１の配線１２８に電気的に接続されている。

コンタクトホール１９８は、第４のトランジスタ１１４の第１のゲート（上）と、第２の層の配線となる導電層と、を電気的に接続している。なお、この導電層は、第３の配線１３２に電気的に接続されている。

コンタクトホール２００は、第３のトランジスタ１１２の第１のゲート（上）と、第２の層の配線となる導電層と、を電気的に接続している。なお、この導電層は、第２の配線１３０に電気的に接続されている。

コンタクトホール２０２は、第４のトランジスタ１１４のソース及びドレインの他方と、第３の層の配線となり且つコンタクトホール２１０に電気的に接続された導電層と、を電気的に接続している。

コンタクトホール２０４は、第４のトランジスタ１１４の第２のゲート（下）と、第３の層の配線となり且つコンタクトホール１９４に電気的に接続された前記導電層と、を電気的に接続している。

コンタクトホール２０６は、第５のトランジスタ１１６の第１のゲート（上）と、第３の層の配線となる導電層と、を電気的に接続している。なお、この導電層は、第１の配線１２８に電気的に接続されている。

コンタクトホール２０８は、第５のトランジスタ１１６のソース及びドレインの他方と、第５の層の配線となり且つコンタクトホール２２２に電気的に接続された導電層と、を電気的に接続している。

コンタクトホール２１０は、第６のトランジスタ１１８の第１のゲート（上）と、第３の層の配線となり且つコンタクトホール２０２に電気的に接続された前記導電層と、を電気的に接続している。

コンタクトホール２１２は、第７のトランジスタ１２０のソース及びドレインの他方と、第５の層の配線となり且つコンタクトホール２１８に電気的に接続された導電層と、を電気的に接続している。

コンタクトホール２１４は、第７のトランジスタ１２０の第１のゲート（上）と、第４の層の配線となる導電層と、を電気的に接続している。なお、この導電層は、第２の配線１３０に電気的に接続されている。

コンタクトホール２１６は、第８のトランジスタ１２２の第１のゲート（上）と、第４の層の配線となる導電層と、を電気的に接続している。なお、この導電層は、第３の配線１３２に電気的に接続されている。

コンタクトホール２１８は、第１０のトランジスタ１２６の第１のゲート（上）と、第５の層の配線となり且つコンタクトホール２１２に電気的に接続された前記導電層と、を電気的に接続している。

コンタクトホール２２０は、第９のトランジスタ１２４の第１のゲート（上）と、第５の層の配線となる導電層と、を電気的に接続している。なお、この導電層は、第１の配線１２８に電気的に接続されている。

コンタクトホール２２２は、第８のトランジスタ１２２の第２のゲート（下）と、第５の層の配線となり且つコンタクトホール２０８に電気的に接続された前記導電層と、を電気的に接続している。

なお、図２（Ａ）乃至図２（Ｅ）と同様の理由から、前記各層の前記配線となる前記導電層は、前記各層のトランジスタのソース及びドレインと同一の層である。

図２（Ａ）乃至図２（Ｅ）及び図３（Ａ）乃至図３（Ｅ）において、第１のトランジスタ１０８、第３のトランジスタ１１２、第５のトランジスタ１１６、第７のトランジスタ１２０、及び第９のトランジスタ１２４はすべて重畳している。また、第２のトランジスタ１１０と第４のトランジスタ１１４が重畳し、第６のトランジスタ１１８と第８のトランジスタ１２２が重畳している。

図４（Ａ）及び図４（Ｂ）には、図２（Ａ）乃至図２（Ｅ）のＸ１−Ｙ１及びＸ２−Ｙ２における断面図を示す。図４（Ａ）及び図４（Ｂ）において、第１の層２３０の下には第２の層２３２が設けられており、第２の層２３２の下には第３の層２３４が設けられており、第３の層２３４の下には第４の層２３６が設けられており、第４の層２３６の下には第５の層２３８が設けられている。第５の層２３８の下は基板である。

なお、図４（Ａ）及び図４（Ｂ）において、上面図と同様に、ゲートとなる層は格子ハッチングにて表し、ソース及びドレインとなる層は二重ラインハッチングにて表し、半導体層は点線ハッチングにて表している。そして、基板及び絶縁膜にはハッチングを施していない。

図４（Ａ）及び図４（Ｂ）に示すように、すべてのトランジスタはトップゲートトップコンタクト型であり、最上層のトランジスタ以外のすべてのトランジスタは絶縁膜で覆われている。なお、図４（Ａ）及び図４（Ｂ）では図示していないが、最上層のトランジスタも絶縁膜で覆われていてもよい。また、この絶縁膜とゲートの表面が一の面上に存在するように平坦化されている。半導体層は、ゲートと重畳するように、ゲート絶縁膜として機能する絶縁膜を介して設けられている。ただし、これに限定されず、すべてのトランジスタはトップゲートボトムコンタクト型であってもよいし、すべてのトランジスタはボトムゲートボトムコンタクト型であってもよいし、すべてのトランジスタはボトムゲートトップコンタクト型であってもよい。

図２（Ａ）乃至図２（Ｅ）、図３（Ａ）乃至図３（Ｅ）並びに図４（Ａ）及び図４（Ｂ）より明らかなように、第１のトランジスタ１０８の第２のゲート（下）は、第３のトランジスタ１１２の第１のゲート（上）を兼ねている。第３のトランジスタ１１２の第２のゲート（下）は、第５のトランジスタ１１６の第１のゲート（上）を兼ねている。第５のトランジスタ１１６の第２のゲート（下）は、第７のトランジスタ１２０の第１のゲート（上）を兼ねている。第７のトランジスタ１２０の第２のゲート（下）は、第９のトランジスタ１２４の第１のゲート（上）を兼ねている。

また、第２のトランジスタ１１０の第２のゲート（下）は、第４のトランジスタ１１４の第１のゲート（上）を兼ね、第６のトランジスタ１１８の第２のゲート（下）は、第８のトランジスタ１２２の第１のゲート（上）を兼ねている。

このように、同電位となる電極を共用することで、複数のトランジスタによって設けられたリングオシレータまたはインバータチェーンの占有面積を小さくすることができる。

なお、図１に示すように、本実施の形態の回路１００において、第１のトランジスタ乃至第１０のトランジスタは、同一の極性とすることが好ましい。同一の極性とすると、作製工程が簡略化するからである。より好ましくは、第１のトランジスタ乃至第１０のトランジスタのチャネル形成領域は、酸化物半導体層とする。リーク電流が小さいトランジスタを作製しやすいためである。

ここで、図４の半導体装置の作製方法について図５及び図６を参照して説明する。なお、ここでは、第５の層２３８の作製方法について説明する。第１の層２３０乃至第４の層２３６は、ここで説明する方法を適用して作製すればよい。

まず、基板３００上に下地膜３０２を形成する（図５（Ａ）参照）。なお、下地膜３０２が必要でない場合には形成しなくてもよい。

基板３００は、トランジスタの作製工程中の熱処理などにより変質しなければよく、特定のものに限定されない。基板３００としては、ガラス基板（好ましくは無アルカリガラス基板）、石英基板、セラミック基板、プラスチック基板またはシリコン基板などを例示することができる。

下地膜３０２は、酸化物半導体層に接する層であるため、化学量論比よりも多くの酸素を含むことが特に好ましい。下地膜３０２が化学量論比よりも多くの酸素を含むことで、酸化物半導体膜に酸素を供給する供給源として機能させることもできる。

下地膜３０２が化学量論比よりも多くの酸素を含む場合として、例えば、酸化シリコンＳｉＯ_ｘにおいてｘ＞２である場合が挙げられる。ただし、これに限定されず、下地膜３０２は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウムまたは酸化イットリウムなどで形成してもよい。なお、「窒化酸化シリコン」とは、その組成として、酸素よりも窒素の含有量が多いものをいい、「酸化窒化シリコン」とは、その組成として、窒素よりも酸素の含有量が多いものをいう。

なお、下地膜３０２は、複数の膜が積層された２層の積層膜であってもよい。この場合には、下層には基板３００に含まれる不純物などが酸化物半導体膜に侵入することを防止するバリア膜を配し、上層には前記した酸化物半導体膜に酸素を供給する供給源として機能する絶縁膜を配することが好ましい。前記バリア膜としては、窒化シリコン膜または酸化アルミニウム膜を例示することができる。

なお、下地膜３０２の形成後には、水素、水、水酸基及び水素化物を除くこと（脱水化または脱水素化と呼ぶ）を目的として熱処理を行い、その後、イオンインプランテーション法などにより酸素を導入することが好ましい。

次に、下地膜３０２上に、島状の酸化物半導体膜３０４を位置選択的に形成する（図５（Ｂ）参照）。酸化物半導体膜３０４は、下地膜３０２上の全面に形成した酸化物半導体膜を加工することで形成すればよい。酸化物半導体膜３０４は、水素、水、水酸基及び水素化物などが混入しにくい方法で形成すればよく、例えばスパッタリング法により形成することが好ましい。

スパッタリング法は、希ガス雰囲気、酸素ガス雰囲気または希ガスと酸素ガスの混合ガス雰囲気中などで行えばよい。また、酸化物半導体層への水素、水、水酸基及び水素化物などの混入を防ぐために、これらが十分に除去された高純度ガスを用いることが好ましい。

酸化物半導体膜３０４の材料としては、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物などを例示することができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、Ｉｎ、Ｇａ及びＺｎを有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、Ｉｎ、Ｇａ及びＺｎ以外の金属元素が含まれていてもよい。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１またはＩｎ：Ｇａ：Ｚｎ＝２：２：１の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物、または、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３若しくはＩｎ：Ｓｎ：Ｚｎ＝２：１：５の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。ただし、これらに限定されるものではない。

なお、酸化物半導体膜３０４は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。

酸化物半導体膜３０４は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。

酸化物半導体膜３０４は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。

酸化物半導体膜３０４は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない。

なお、酸化物半導体膜３０４が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。

なお、酸化物半導体膜３０４は、例えば、単結晶を有してもよい。

酸化物半導体膜３０４は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部の結晶性が低下することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

次に、酸化物半導体膜３０４に接して、ソース及びドレインとして機能する第１の導電膜３０６を位置選択的に形成する（図５（Ｃ）参照）。第１の導電膜３０６は、下地膜３０２及び酸化物半導体膜３０４上にスパッタリング法またはＣＶＤ法などにより導電膜を形成した後に、これを加工することで形成すればよい。

第１の導電膜３０６は、導電性材料により形成すればよい。第１の導電膜３０６に用いることができる導電性材料としては、アルミニウム、銅、チタン、タンタル及びタングステンなどの金属材料、並びに導電性を付与する不純物元素が添加された多結晶シリコンを例示することができるが、これらに限定されない。

次に、少なくとも酸化物半導体膜３０４の露出された部分を覆って第１のゲート絶縁膜３０８を形成する（図５（Ｄ）参照）。第１のゲート絶縁膜３０８は、スパッタリング法またはＣＶＤ法などにより形成すればよいが、水素、水、水酸基及び水素化物などが混入しにくい方法で形成することが好ましい。

第１のゲート絶縁膜３０８は、下地膜３０２と同様の材料及び同様の方法により、同程度の厚さとすることが好ましい。

第１のゲート絶縁膜３０８の形成後には熱処理を行うことが好ましい。特に、第１のゲート絶縁膜３０８をＣＶＤ法により形成する場合には、形成後に熱処理を行うことが好ましい。なお、該熱処理は、基板温度４００℃以上８００℃以下で行えばよく、好ましくは基板温度６５０℃近傍で行う。

なお、本実施の形態の半導体装置の作製方法では、少なくとも下地膜３０２及び第１のゲート絶縁膜３０８のいずれか一方が酸素の供給源として機能する。しかし、水素、水、水酸基及び水素化物などを除去する熱処理を行うと、酸素もともに脱離してしまう。そのため、水素、水、水酸基及び水素化物などを除去する熱処理を行う場合には、第１のゲート絶縁膜３０８の熱処理後に酸素の添加を行うことが好ましい。酸素の添加は、例えばドーピングにより行えばよい。

なお、第１のゲート絶縁膜３０８は積層膜であってもよい。第１のゲート絶縁膜３０８が積層膜である場合には、酸化物半導体膜３０４に接する側に酸素供給源として機能する膜を形成し、その上に酸素原子を脱離させにくい、酸素透過性の低い絶縁膜を形成するとよい。このような酸素透過性の低い絶縁膜としては、酸化アルミニウム膜を例示することができる。

なお、酸化アルミニウム膜を形成する場合には、まずアルミニウム膜を形成し、該アルミニウム膜に酸素を添加すればよい。酸素の添加は、例えばドーピングにより行えばよい。このとき、酸素の添加は、第１のゲート絶縁膜３０８中の水素、水、水酸基及び水素化物などを熱処理により除去した後に行うことが好ましい。

次に、酸化物半導体膜３０４と重畳して第１のゲート絶縁膜３０８上に、ゲートとして機能する第２の導電膜３１０を位置選択的に形成する（図６（Ａ）参照）。第２の導電膜３１０は、下地膜３０２及び酸化物半導体膜３０４上にスパッタリング法またはＣＶＤ法などにより導電膜を形成した後に、これを加工することで形成すればよい。

第２の導電膜３１０は、導電性材料により形成すればよい。第２の導電膜３１０に用いることができる導電性材料としては、アルミニウム、銅、チタン、タンタル及びタングステンなどの金属材料、並びに導電性を付与する不純物元素が添加された多結晶シリコンを例示することができるが、これらに限定されない。

次に、上記したように形成した層のすべてを覆って絶縁膜３１２を形成する（図６（Ｂ）参照）。絶縁膜の材料及び形成方法などに特に限定はないが、厚く形成することが可能な材料及び方法を用いて、厚く形成する。絶縁膜３１２は、少なくとも、第２の導電膜３１０よりも厚く形成する。

次に、絶縁膜３１２をＣＭＰ法またはエッチングにより等方的に削っていき、第２の導電膜３１０を露出させる。ここで、第２の導電膜３１０が削られていてもよい（図６（Ｃ））。削られた第２の導電膜３１０を第２の導電膜３１４と呼び、削られた絶縁膜３１２を絶縁膜３１６と呼ぶ。

次に、第２のゲート絶縁膜３１８を形成する（図６（Ｄ））。

第２のゲート絶縁膜３１８は、第４の層２３６の下地膜でもあり、下地膜３０２と同様の材料及び同様の方法により、同程度の厚さとすることが好ましい。

以上説明したように、第５の層の第２のゲート絶縁膜までを形成することができる。その後、同様の工程を経て、適宜コンタクトホールを形成することで、図４（Ａ）に示すような積層の半導体装置を形成することができる。

本発明の一態様は、多段のインバータを有するものであれば、あらゆる電子機器に適用することができる。

１００ 回路
１０２ 第１の回路
１０４ 第２の回路
１０６ 第３の回路
１０８ 第１のトランジスタ
１１０ 第２のトランジスタ
１１２ 第３のトランジスタ
１１４ 第４のトランジスタ
１１６ 第５のトランジスタ
１１８ 第６のトランジスタ
１２０ 第７のトランジスタ
１２２ 第８のトランジスタ
１２４ 第９のトランジスタ
１２６ 第１０のトランジスタ
１２８ 第１の配線
１３０ 第２の配線
１３２ 第３の配線
１４０ コンタクトホール
１４２ コンタクトホール
１４４ コンタクトホール
１４６ コンタクトホール
１４８ コンタクトホール
１５０ コンタクトホール
１５２ コンタクトホール
１５４ コンタクトホール
１５６ コンタクトホール
１５８ コンタクトホール
１６０ コンタクトホール
１６２ コンタクトホール
１６４ コンタクトホール
１６６ コンタクトホール
１６８ コンタクトホール
１７０ コンタクトホール
１７２ コンタクトホール
１７４ コンタクトホール
１７６ コンタクトホール
１７８ コンタクトホール
１９０ コンタクトホール
１９２ コンタクトホール
１９４ コンタクトホール
１９６ コンタクトホール
１９８ コンタクトホール
２００ コンタクトホール
２０２ コンタクトホール
２０４ コンタクトホール
２０６ コンタクトホール
２０８ コンタクトホール
２１０ コンタクトホール
２１２ コンタクトホール
２１４ コンタクトホール
２１６ コンタクトホール
２１８ コンタクトホール
２２０ コンタクトホール
２２２ コンタクトホール
３００ 基板
３０２ 下地膜
３０４ 酸化物半導体膜
３０６ 第１の導電膜
３０８ 第１のゲート絶縁膜
３１０ 第２の導電膜
３１２ 絶縁膜
３１４ 第２の導電膜
３１６ 絶縁膜
３１８ 第２のゲート絶縁膜

Claims (10)

1. 第１のゲートと第２のゲートが絶縁層を介して半導体層を挟持した複数のトランジスタを有し、
   第４ｍ−１のトランジスタ（ｍは１以上の自然数）及び第４ｍ−３のトランジスタのソース及びドレインの一方は高電位電源線に電気的に接続され、
   第４ｍのトランジスタ及び第４ｍ−２のトランジスタのソース及びドレインの一方は低電位電源線に電気的に接続され、
   前記第４ｍ−３のトランジスタのソース及びドレインの他方は、前記第４ｍ−２のトランジスタのソース及びドレインの他方に電気的に接続され、
   前記第４ｍ−１のトランジスタのソース及びドレインの他方は、前記第４ｍのトランジスタのソース及びドレインの他方に電気的に接続され、
   前記第４ｍ−３のトランジスタの第１のゲート及び前記第４ｍ−１のトランジスタの第２のゲートは、第１の配線に電気的に接続され、
   前記第４ｍ−３のトランジスタの第２のゲート及び前記第４ｍ−１のトランジスタの第１のゲートは、第２の配線に電気的に接続され、
   前記第４ｍ−２のトランジスタの第２のゲート及び前記第４ｍのトランジスタの第１のゲートは、第３の配線に電気的に接続され、
   前記第４ｍのトランジスタの第２のゲートは、前記第４ｍ−３のトランジスタのソース及びドレインの他方と電気的に接続されている半導体装置。
2. 前記第４ｍ−３のトランジスタの前記第２のゲートが、前記第４ｍ−１のトランジスタの前記第１のゲートを兼ね、
   前記第４ｍのトランジスタが最後段でない場合には、前記第４ｍのトランジスタの前記第１のゲートまたは前記第２のゲートは、前記第４ｍ−２のトランジスタの前記第２のゲートまたは第４ｍ＋２のトランジスタの第１のゲートを兼ね、
   前記第４ｍ−３のトランジスタの前記第１のゲートと前記第４ｍ−２のトランジスタの第１のゲートは同一の層であり、
   前記第４ｍ−１のトランジスタの前記第１のゲートと前記第４ｍのトランジスタの前記第１のゲートは同一の層である請求項１に記載の半導体装置。
3. 第１のゲートと第２のゲートが絶縁層を介して半導体層を挟持した４ｌ＋２個（ｌは１以上の自然数）のトランジスタを有し、
   第２ｍ−１（ｍは１以上の自然数）のトランジスタのソース及びドレインの一方は高電位電源線に電気的に接続され、
   第２ｍのトランジスタのソース及びドレインの一方は低電位電源線に電気的に接続され、
   前記第２ｍ−１のトランジスタのソース及びドレインの他方は、前記第２ｍのトランジスタのソース及びドレインの他方に電気的に接続され、
   前記第２ｍ−１のトランジスタのソース及びドレインの他方は、前記第２ｍのトランジスタのソース及びドレインの他方に電気的に接続され、
   第４ｎ−３（ｎは１以上の自然数）のトランジスタの第１のゲート及び第４ｎ−１のトランジスタの第２のゲートは、第１の配線に電気的に接続され、
   前記第４ｎ−３のトランジスタの第２のゲート及び前記第４ｎ−１のトランジスタの第１のゲートは、第２の配線に電気的に接続され、
   第４ｎ−２のトランジスタの第２のゲート及び第４ｎのトランジスタの第１のゲートは、第３の配線に電気的に接続され、
   第２のトランジスタの第１のゲートは、第４ｌ＋１のトランジスタのソース及びドレインの他方と電気的に接続され、
   前記第４ｎのトランジスタの第２のゲートは、前記第４ｎ−３のトランジスタのソース及びドレインの他方と電気的に接続されている半導体装置。
4. 前記第４ｎ−３のトランジスタの前記第２のゲートが、前記第４ｎ−１のトランジスタの前記第１のゲートを兼ね、
   前記第４ｎのトランジスタが第４ｌ＋２のトランジスタでない場合には、前記第４ｎのトランジスタの前記第１のゲートまたは前記第２のゲートは、前記第４ｎ−２のトランジスタの前記第２のゲートまたは第４ｎ＋２のトランジスタの第１のゲートを兼ね、
   前記第４ｎ−３のトランジスタの前記第１のゲートと前記第４ｎ−２のトランジスタの第１のゲートは同一の層であり、
   前記第４ｎ−１のトランジスタの前記第１のゲートと前記第４ｎのトランジスタの前記第１のゲートは同一の層である請求項３に記載の半導体装置。
5. 第１のゲートと第２のゲートが絶縁層を介して半導体層を挟持した第１のトランジスタ乃至第１０のトランジスタを有し、
   前記第１のトランジスタ、第３のトランジスタ、第５のトランジスタ、第７のトランジスタ、及び第９のトランジスタのソース及びドレインの一方は高電位電源線に電気的に接続され、
   前記第２のトランジスタ、第４のトランジスタ、第６のトランジスタ、第８のトランジスタ、及び第１０のトランジスタのソース及びドレインの一方は低電位電源線に電気的に接続され、
   前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのソース及びドレインの他方に電気的に接続され、
   前記第３のトランジスタのソース及びドレインの他方は、前記第４のトランジスタのソース及びドレインの他方に電気的に接続され、
   前記第５のトランジスタのソース及びドレインの他方は、前記第６のトランジスタのソース及びドレインの他方に電気的に接続され、
   前記第７のトランジスタのソース及びドレインの他方は、前記第８のトランジスタのソース及びドレインの他方に電気的に接続され、
   前記第９のトランジスタのソース及びドレインの他方は、前記第１０のトランジスタのソース及びドレインの他方に電気的に接続され、
   前記第１のトランジスタの第１のゲート、前記第３のトランジスタの第２のゲート、前記第５のトランジスタの第１のゲート、前記第７のトランジスタの第２のゲート、及び前記第９のトランジスタの第１のゲートは、第１の配線に電気的に接続され、
   前記第１のトランジスタの第２のゲート、前記第３のトランジスタの第１のゲート、前記第５のトランジスタの第２のゲート、前記第７のトランジスタの第１のゲート、及び前記第９のトランジスタの第２のゲートは、第２の配線に電気的に接続され、
   前記第２のトランジスタの第２のゲート、前記第４のトランジスタの第１のゲート、前記第６のトランジスタの第２のゲート、前記第８のトランジスタの第１のゲート、及び前記第１０のトランジスタの第２のゲートは、第３の配線に電気的に接続され、
   前記第２のトランジスタの第１のゲートは、前記第９のトランジスタのソース及びドレインの他方と電気的に接続され、
   前記第４のトランジスタの第２のゲートは、前記第１のトランジスタのソース及びドレインの他方と電気的に接続され、
   前記第６のトランジスタの第１のゲートは、前記第３のトランジスタのソース及びドレインの他方と電気的に接続され、
   前記第８のトランジスタの第２のゲートは、前記第５のトランジスタのソース及びドレインの他方と電気的に接続され、
   前記第１０のトランジスタの第１のゲートは、前記第７のトランジスタのソース及びドレインの他方と電気的に接続されている半導体装置。
6. 前記第１のトランジスタの前記第２のゲートが、前記第３のトランジスタの前記第１のゲートを兼ね、
   前記第３のトランジスタの前記第２のゲートが、前記第５のトランジスタの前記第１のゲートを兼ね、
   前記第５のトランジスタの前記第２のゲートが、前記第７のトランジスタの前記第１のゲートを兼ね、
   前記第７のトランジスタの前記第２のゲートが、前記第９のトランジスタの前記第１のゲートを兼ね、
   前記第１のトランジスタの前記第１のゲートと前記第２のトランジスタの前記第１のゲートは同一の層であり、
   前記第３のトランジスタの前記第１のゲートと前記第４のトランジスタの前記第１のゲートは同一の層であり、
   前記第５のトランジスタの前記第１のゲートと前記第６のトランジスタの前記第１のゲートは同一の層であり、
   前記第７のトランジスタの前記第１のゲートと前記第８のトランジスタの前記第１のゲートは同一の層であり、
   前記第９のトランジスタの前記第１のゲートと前記第１０のトランジスタの前記第１のゲートは同一の層である請求項５に記載の半導体装置。
7. 前記第１のトランジスタ、第３のトランジスタ、第５のトランジスタ、第７のトランジスタ、及び第９のトランジスタがすべて重畳し、
   前記第２のトランジスタと前記第４のトランジスタが重畳し、
   前記第６のトランジスタと前記第８のトランジスタが重畳することを特徴とする請求項５または請求項６に記載の半導体装置。
8. 前記第１のトランジスタ、第３のトランジスタ、第５のトランジスタ、第７のトランジスタ、及び第９のトランジスタがすべて重畳し、
   前記第４のトランジスタと前記第６のトランジスタが重畳し、
   前記第８のトランジスタと前記第１０のトランジスタが重畳することを特徴とする請求項５または請求項６に記載の半導体装置。
9. 前記第１のトランジスタ乃至第１０のトランジスタが同一の極性であることを特徴とする請求項５乃至請求項８のいずれか一に記載の半導体装置。
10. 前記第１乃至第１０のトランジスタのチャネル形成領域は、酸化物半導体層であることを特徴とする請求項５乃至請求項８のいずれか一に記載の半導体装置。

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