JPS61179552A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61179552A JPS61179552A JP1934085A JP1934085A JPS61179552A JP S61179552 A JPS61179552 A JP S61179552A JP 1934085 A JP1934085 A JP 1934085A JP 1934085 A JP1934085 A JP 1934085A JP S61179552 A JPS61179552 A JP S61179552A
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- silicon
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、３次元半導体装置の製造方法に係わり、特に
上層と下層との結線構造の改良をはかった半導体装置の
製造方法に関する。
上層と下層との結線構造の改良をはかった半導体装置の
製造方法に関する。
最近、電子ビームやレーザによるアニールで、絶縁膜上
にシリコン単結晶層を形成する、所謂Ｓｏｌ （Ｓｉｌ
ｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）技術の開発が
盛んに行われている。そして、このＳｏｌ技術を利用し
て素子を３次元的に配設する３次元ＩＣの実現が注目さ
れている。
にシリコン単結晶層を形成する、所謂Ｓｏｌ （Ｓｉｌ
ｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）技術の開発が
盛んに行われている。そして、このＳｏｌ技術を利用し
て素子を３次元的に配設する３次元ＩＣの実現が注目さ
れている。
３次元ＩＣ，例えば２１！構造素子を実現するには、単
結晶シリコン基板表面に形成された素子（下層素子）上
に、層間絶縁膜を形成した後、ＳＯＩ技術によって形成
された単結晶シリコン薄膜層を形成する。その後、単結
晶シリコン薄膜層る。
結晶シリコン基板表面に形成された素子（下層素子）上
に、層間絶縁膜を形成した後、ＳＯＩ技術によって形成
された単結晶シリコン薄膜層を形成する。その後、単結
晶シリコン薄膜層る。
しかしながら、この種の方法にあっては次のような問題
があった。即ち、下層部がＮチャネル、上層部がＰチャ
ネルのＭＯＳＦＥＴの場合のように、Ｎ型拡散層とＰ型
拡散層とを結線する際、加熱工程により不純物の相互拡
散が起り、接触部のコンタクト特性が劣化してしまう。
があった。即ち、下層部がＮチャネル、上層部がＰチャ
ネルのＭＯＳＦＥＴの場合のように、Ｎ型拡散層とＰ型
拡散層とを結線する際、加熱工程により不純物の相互拡
散が起り、接触部のコンタクト特性が劣化してしまう。
このような問題に対処するため、Ｎ型拡散層とＰ型拡散
層との間に高温工程で安定な金属硅化物を用いる方法が
考えられるが、この金属硅化物が多結晶であるため不純
物の相互拡散を防ぎ難く、またその多結晶性のためにシ
ード部からの横方向エピタキシャル成長がシリサイド部
で阻害されてしまう。このため、上層素子の素子特性が
劣化する等の問題があった。
層との間に高温工程で安定な金属硅化物を用いる方法が
考えられるが、この金属硅化物が多結晶であるため不純
物の相互拡散を防ぎ難く、またその多結晶性のためにシ
ード部からの横方向エピタキシャル成長がシリサイド部
で阻害されてしまう。このため、上層素子の素子特性が
劣化する等の問題があった。
―供することにある。
−〔発明の概要〕
本発明の骨子は、上下層の結線部にシリコン上でエピタ
キシャル成長する金属シリサイドを用いることにある。
キシャル成長する金属シリサイドを用いることにある。
即ち本発明は、３次元半導体装置の製造方法において、
シリコン単結晶基板若しくはエピタキシャル層からなる
シリコン単結晶体上に、該単結晶体に不純物を導入して
形成した第１の拡散層の上に開孔部を有する絶縁膜を形
成し、次いで上記開孔部にシリコン上でエピタキシャル
成長する金属シリサイドを埋込み、次いで多結晶若しく
は非結晶のシリコン膜を被着し、次いでビームアニール
によりシリコン膜を単結晶化し、しかるのち前記金属シ
リサイド上に第１の拡散層と異なる導電型の第２の拡散
層を形成するようにした方法である。
シリコン単結晶基板若しくはエピタキシャル層からなる
シリコン単結晶体上に、該単結晶体に不純物を導入して
形成した第１の拡散層の上に開孔部を有する絶縁膜を形
成し、次いで上記開孔部にシリコン上でエピタキシャル
成長する金属シリサイドを埋込み、次いで多結晶若しく
は非結晶のシリコン膜を被着し、次いでビームアニール
によりシリコン膜を単結晶化し、しかるのち前記金属シ
リサイド上に第１の拡散層と異なる導電型の第２の拡散
層を形成するようにした方法である。
本発明によれば、上下層の不純物原子の相互拡だ、金属
シリサイドがエピタキシャル成長してい、１ く良好な単結晶層が形成される。さらに、金属シリサイ
ドを開孔部に埋込むことにより平坦化がなされ、上層シ
リコン層溶融時に開孔部へのシリコンの流れ込みや開孔
部付近のシリコン膜厚の不均一化が抑えられる。
シリサイドがエピタキシャル成長してい、１ く良好な単結晶層が形成される。さらに、金属シリサイ
ドを開孔部に埋込むことにより平坦化がなされ、上層シ
リコン層溶融時に開孔部へのシリコンの流れ込みや開孔
部付近のシリコン膜厚の不均一化が抑えられる。
（発明の実施例）
以下、本発明の詳細を図示の実施例によって説明する。
第２図は、本発明方法を用いて形成した半導体装置の結
線構造を示す断面図である。第２図において、単結晶Ｓ
ｉ基板１１にＮ型（又はＰ型）拡散層１４が形成され、
絶縁１１２．１５に開孔部を設けこの開孔部にＳｉ上に
エピタキシャル成長する金属シリサイド１７が埋め込ま
れ、３ｉ膜１８にＰ型（又はＮ型）拡散層２０が形成さ
れている。
線構造を示す断面図である。第２図において、単結晶Ｓ
ｉ基板１１にＮ型（又はＰ型）拡散層１４が形成され、
絶縁１１２．１５に開孔部を設けこの開孔部にＳｉ上に
エピタキシャル成長する金属シリサイド１７が埋め込ま
れ、３ｉ膜１８にＰ型（又はＮ型）拡散層２０が形成さ
れている。
第１図（ａ）〜（ｅ）は、本発明の一実施例方法に係わ
る半導体装置の製造工程を示す断面図である。まず、第
１図（ａ）に示す如く、面方位−９００）のＰ型車結晶
３ｉ基板１１上に開孔部１３を有する厚さ０．３ ［μ
ｍ］の酸化［１１２をｓ １０ ［α４］イオン注入する。続いて、９５０［’Ｃ
］で熱処理し電気的に活性化させることによって、Ｎ＋
拡散層（第１の拡散層）１４を形成する。
る半導体装置の製造工程を示す断面図である。まず、第
１図（ａ）に示す如く、面方位−９００）のＰ型車結晶
３ｉ基板１１上に開孔部１３を有する厚さ０．３ ［μ
ｍ］の酸化［１１２をｓ １０ ［α４］イオン注入する。続いて、９５０［’Ｃ
］で熱処理し電気的に活性化させることによって、Ｎ＋
拡散層（第１の拡散層）１４を形成する。
次に、第１図（ｂ）に示す如く、バイアス・スパッタ法
を用いて約１［μｍ〕厚さの酸化１１１５を被着し、前
記ＡＳ拡散層１４上に開孔部１６を設ける。次いで、第
１図（Ｃ）に示す如く、圧力１ｘ１Ｑ、 ［ｔｏｒ
ｒ］の真空中にて、ＭＢＥ法を用いて厚さ１．５ ［μ
ＴｒＬ］のＮｉＳｉ２膜１７をエピタキシャル成長させ
る。この後、レジストを塗布してレジストエッチバック
法により、酸化膜１５上のＮｉＳｉ２膜を除去し、開孔
部１６を平坦化する。
を用いて約１［μｍ〕厚さの酸化１１１５を被着し、前
記ＡＳ拡散層１４上に開孔部１６を設ける。次いで、第
１図（Ｃ）に示す如く、圧力１ｘ１Ｑ、 ［ｔｏｒ
ｒ］の真空中にて、ＭＢＥ法を用いて厚さ１．５ ［μ
ＴｒＬ］のＮｉＳｉ２膜１７をエピタキシャル成長させ
る。この後、レジストを塗布してレジストエッチバック
法により、酸化膜１５上のＮｉＳｉ２膜を除去し、開孔
部１６を平坦化する。
次に、第１図（ｄ）に示す如く、ＬＰＣＶＤ法で約０．
６［μｍ］厚さの多結晶シリコン膜１８を被着し、これ
を電子ビームアニール法により単結晶化する。次いで、
第１図（ｅ）に示す如くイヒン注入のマスクとなる絶縁
膜１９を被着し、そめ開孔部に硼素（Ｂ）を１７０ ［
ＫｅＶ］で１×１０” Ｅｃｍ’ ］イオン注入する。
６［μｍ］厚さの多結晶シリコン膜１８を被着し、これ
を電子ビームアニール法により単結晶化する。次いで、
第１図（ｅ）に示す如くイヒン注入のマスクとなる絶縁
膜１９を被着し、そめ開孔部に硼素（Ｂ）を１７０ ［
ＫｅＶ］で１×１０” Ｅｃｍ’ ］イオン注入する。
続いて、９００［℃］の熱処理により電気的な活性化を
行いＰ＋拡散層（第２の拡散層）２０を形成する。
行いＰ＋拡散層（第２の拡散層）２０を形成する。
この方法で形成したＰ”−８ｉ／ＮｉＳｉ２／Ｎ＋−８
ｉコンタクトの特性は、良好なオーミック特性を示し、
１．５ ［μｍｌ ｘｌ、５ ［μｍ］コンタクトの接
触抵抗は面積で規格化すると、８Ｘ１０−７ ［Ω・ｃ
ＩＲ２］と低抵抗のコンタクト特性が得られ、ＷＳｉ２
等の多結晶金属シリサイドを埋め込んだ場合の接触抵抗
値１ｘｉｏ−５［Ω・ＣＩＩ＋２］と比べ顕著な低抵抗
値が得られた。
ｉコンタクトの特性は、良好なオーミック特性を示し、
１．５ ［μｍｌ ｘｌ、５ ［μｍ］コンタクトの接
触抵抗は面積で規格化すると、８Ｘ１０−７ ［Ω・ｃ
ＩＲ２］と低抵抗のコンタクト特性が得られ、ＷＳｉ２
等の多結晶金属シリサイドを埋め込んだ場合の接触抵抗
値１ｘｉｏ−５［Ω・ＣＩＩ＋２］と比べ顕著な低抵抗
値が得られた。
以上の説明から明らかなように、本実施例方法を用いれ
ば、上下層の反対導電型不純物の相互拡散を抑制でき、
良好なＮ” −８ｉ／Ｎ ｉｓ ｉ２／ｐ＋−ｓ ＋コ
ンタクト特性が得られ、縦型配線に有効であることが判
る。さらに、不純物の相互拡散を抑制できることから、
上下の各層の不純物濃度をより高くすることも可能であ
る。また、下地の平坦性及びシリサイドの単結晶性のた
めに上層シリコン層の膜厚も均一であり、良好なエピタ
キシャル成長シリコン層が得られた。
ば、上下層の反対導電型不純物の相互拡散を抑制でき、
良好なＮ” −８ｉ／Ｎ ｉｓ ｉ２／ｐ＋−ｓ ＋コ
ンタクト特性が得られ、縦型配線に有効であることが判
る。さらに、不純物の相互拡散を抑制できることから、
上下の各層の不純物濃度をより高くすることも可能であ
る。また、下地の平坦性及びシリサイドの単結晶性のた
めに上層シリコン層の膜厚も均一であり、良好なエピタ
キシャル成長シリコン層が得られた。
なお、本発明は上述した実施例に限定されるものではな
い。例えば、金属シリサイドを形成するための金属種は
、基板面方位を選択することにより、Ｎｉ以外にＣｏ、
Ｐｔ、Ｐｄ等を用いることができる。また、上下層間の
接続用いる金属シリサイドを形成する方法はＭＢＥに限
るものではなく、金属シリサイドをエピタキシャル成長
せしめる方法であればよい。さらに、第１及び第２の拡
散層の導電型は下層がＮ＋層、上層がＰ＋に限るない範
囲で、種々変形して実施することができる。
い。例えば、金属シリサイドを形成するための金属種は
、基板面方位を選択することにより、Ｎｉ以外にＣｏ、
Ｐｔ、Ｐｄ等を用いることができる。また、上下層間の
接続用いる金属シリサイドを形成する方法はＭＢＥに限
るものではなく、金属シリサイドをエピタキシャル成長
せしめる方法であればよい。さらに、第１及び第２の拡
散層の導電型は下層がＮ＋層、上層がＰ＋に限るない範
囲で、種々変形して実施することができる。
’、’ｐｌ＄ １図（ａ）〜（ｅ）は本発明の一実施例
方法５１１イゎ、□□１ｏ工□オ□。４ 、□ 、２１図は上記方法により作成した半導体装置の概略構
造を示す断面図である。 １１・・・単結晶Ｓｉ基板、１２，１５．１９・・・絶
縁膜、１３．１６・・・開孔部、１４・・・ｎ＋拡散層
（第１の拡散層）、１７・・・エピタキシャル金属シリ
サイド、１８・・・多結晶３ｉ膜、２０・・・Ｐ＋拡散
層（第２の拡散層）。 出願人 工業技術院長 等々力 速 量 １１
方法５１１イゎ、□□１ｏ工□オ□。４ 、□ 、２１図は上記方法により作成した半導体装置の概略構
造を示す断面図である。 １１・・・単結晶Ｓｉ基板、１２，１５．１９・・・絶
縁膜、１３．１６・・・開孔部、１４・・・ｎ＋拡散層
（第１の拡散層）、１７・・・エピタキシャル金属シリ
サイド、１８・・・多結晶３ｉ膜、２０・・・Ｐ＋拡散
層（第２の拡散層）。 出願人 工業技術院長 等々力 速 量 １１
Claims (3)
- （１）シリコン単結晶体上に、該単結晶体に形成した第
１の拡散層の上に開孔部を有する絶縁膜を形成する工程
と、上記開孔部をシリコン上にエピタキシャル成長する
金属シリサイドで埋込む工程と、次いで全面に多結晶若
しくは非晶質のシリコン膜を被着する工程と、ビームア
ニールによって上記シリコン膜を単結晶化する工程と、
次いで単結晶化したシリコン膜の前記金属シリサイド上
に、前記第１の拡散層とは異なる導電型の第２の拡散層
を形成する工程とを含むことを特徴とする半導体装置の
製造方法。 - （２）前記シリコン単結晶体は、シリコン単結晶基板或
いはシリコンエピタキシャル層であることを特徴とする
特許請求の範囲第１項記載の半導体装置の製造方法。 - （３）前記金属シリサイドは、ＮｉＳｉ＿２、ＰｔＳｉ
、Ｐｄ＿２Ｓｉ或いはＣｏＳｉ＿２であることを特徴と
する特許請求の範囲第１項記載の半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1934085A JPS61179552A (ja) | 1985-02-05 | 1985-02-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1934085A JPS61179552A (ja) | 1985-02-05 | 1985-02-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61179552A true JPS61179552A (ja) | 1986-08-12 |
| JPH0519821B2 JPH0519821B2 (ja) | 1993-03-17 |
Family
ID=11996668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1934085A Granted JPS61179552A (ja) | 1985-02-05 | 1985-02-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61179552A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59155951A (ja) * | 1983-02-25 | 1984-09-05 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6041250A (ja) * | 1983-08-15 | 1985-03-04 | Seiko Epson Corp | 半導体装置 |
-
1985
- 1985-02-05 JP JP1934085A patent/JPS61179552A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59155951A (ja) * | 1983-02-25 | 1984-09-05 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6041250A (ja) * | 1983-08-15 | 1985-03-04 | Seiko Epson Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0519821B2 (ja) | 1993-03-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |