JP2006100828A - フリップ・チップ・バンピング・プロセスの実行に先立って半導体ウェハを試験するための方法および構造 - Google Patents

フリップ・チップ・バンピング・プロセスの実行に先立って半導体ウェハを試験するための方法および構造 Download PDF

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Abstract

【課題】フリップ・チップ・バンピング・プロセスの実行に先立って半導体ウェハを試験するための方法および構造を提供すること。
【解決手段】フリップ・チップ・バンピング・プロセスの実行に先立って半導体ウェハを試験するためのインタフェース・アセンブリ（２０）および方法が提供される。インタフェース・アセンブリは、バンピング・プロセスを実行するための領域（２８）を有するフリップ・チップ・ボンディング・パッド（２４）を備えている。試験パッド（２２）は、ボンディング・パッドと一体構築されており、バンピング・プロセスの実行に先立ってウェハ・レベルの試験を実行するためのプローブ領域（２６）を備えている。ボンディング・パッドおよび試験パッドを一体構築することにより、たとえば通過する試験信号に対する伝搬遅延の導入が回避され、それによりウェハ試験結果の精度および信頼性が改善される。
【選択図】図２

Description

本発明は一般に半導体デバイスに関し、より詳細にはフリップ・チップ・アセンブリにおけるバンピング・プロセスの実行に先立つウェハ・レベルの試験を可能にするための構造および技法に関する。
背景として、フリップ・チップ超小型電子アセンブリは、一般に、チップ・ボンド・パッド上の導電バンプによる基板、回路基板もしくはキャリア上へのフェース・ダウン（したがって「フリップ化」）電子コンポーネントの直接電気接続を意味している。比較として、ワイヤ・ボンディング技術には、一般に、個々のパッドへのワイヤ接続を備えたフェース・アップ・チップが使用されている。フリップ・チップ技術は、とりわけ入／出力（Ｉ／Ｏ）の接続を著しく柔軟にしている。たとえばワイヤ・ボンド接続は、通常、ダイの周囲に限定されており、接続数の増加と共にダイ・サイズが大きくなっている。エリア・アレイ・バンプなどのフリップ・チップ接続は、ダイ領域全体を使用することができるため、より小さいダイ上へのより多くの接続に適応している。
図１は、半導体デバイスの金属ボンディング・パッド８（たとえばＡｌもしくはＣｕボンディング・パッド）を略上面図で示したもので、金属ボンディング・パッド８の上にバンプ領域１０を備えている。図１は、従来技術が抱えている困難性のいくつかを示している。バンプ領域１０（フリップ・チップ・アセンブリのための導電バンプ（たとえばはんだバンプ）を構築するためにバンピング・プロセスが実行される領域）は、ボンディング・パッドを取り囲んでいるパッシベーション層中のパッシベーション開口１２によって画定することができる。
フリップ・チップ技術を使用した半導体デバイスの場合、回路の機能を検証するために、バンピング・プロセスの実行に先立って金属ボンディング・パッドを介してウェハ・レベル試験を実行することは、一般的に望ましくないことは知られている。たとえば、ボンディング・パッドに接触して配置される試験プローブ・チップによって金属パッド表面がえぐられる可能性があり、それによって生じるバンプ・パッド表面の不規則性により、バンプを形成している間に蒸着させることができる１つまたは複数の金属層のための強力な粘着の確立および維持が困難になることがある。たとえば、バンプの形成に先立つ、アンダー・バンプ・メタライゼーション（ＵＢＭ）と呼ばれているプロセスにより、金属パッドとはんだバンプの相互作用を防止するための障壁金属を製造することができる。ＵＢＭ構造は、強力で、かつ、応力の小さい電気機械接続を提供するために、ボンド・パッド金属と周りを取り囲んでいるパッシベーション層の両方に良好に粘着しなければならない「粘着層」を備えている。同様に、下を覆っている材料中へのはんだの拡散を制限するための「拡散障壁」層を蒸着させることができる。
前述の問題に対処するための知られている試みには、ボンディング・パッドと物理的に分離され、かつ、相互接続ラインによって電気的に接続された周囲試験パッドを構築する必要がある。このような構造は、この業界では一般に「再分布層（ＲＤＬ）」と呼ばれている。このようなＲＤＬ相互接続ラインによって望ましくない伝搬遅延が試験信号に導入されることがあり、このような遅延によってデバイスの速度が遅くなることがあることが分かっている。銅ボンディング・パッドの場合、最上部のレベルにアルミニウム合金ＲＤＬを使用することは、アルミニウムＲＤＬの製造には、蒸着、パターン化およびエッチングの追加処理工程が必要であるため、コストが追加されることになる。また、アルミニウムＲＤＬを使用することにより、増加した処理工程によって望ましくない粒子確立が高くなるため、デバイスの歩留りが悪くなり、したがって歩留りが制限されることになる。
Lois Youngらの論文、IEEE publication titled「Electronic Components and Technology Conference」、2003年5月、1323〜1329頁に、ワイヤ・ボンド接続に提案されている手法の１つ、したがってフリップ・チップ接続を必要とする半導体には実用向けにはほとんど使用されていない手法が記載されている。この手法には、ワイヤ・ボンド領域から分離されたプローブ領域を形成するために、通常、物理的に異なる少なくとも２つの金属パッドを互いに積み重ねる必要がある。より詳細には、提案されているこの手法には、拡大されたアルミニウム・キャップの一部をそのアルミニウム・キャップの真下に配置された銅パッドの上に積み重ねる必要がある。拡大されたアルミニウム・キャップの残りの部分（たとえばプローブ領域が配置される部分）は、誘電体材料の上に配置されており、プローブがプローブ領域に大きな力を印加することになるため、この構造は、誘電体中にクラックが生じる原因になることがある。また、銅パッドに対するＡｌ「キャッピング・パッド」の特定の要求事項は、ワイヤ・ボンド接続を必要とする製造環境の場合、通常、銅に対するワイヤ・ボンディングの実行が極めて困難であるため、単なる設計選択ではない。このような考察は、フリップ・チップ接続には当てはまらない。
知られているもう１つの試みには、バンピング・プロセス実行後のプロービング・ウェハが必要である。別の見方をすると、この試みは、満足すべき完全な解決法を提供していない。たとえば、このポストバンピング・プロービング技法は、何らかのこのようなバンプ製造プロセスを使用して継続する前に廃棄すべきであった、既に欠陥を有しているウェハにバンピング・プロセス（貴重な時間および資源を使う）を実行することになる可能性があるため、コストが増加することになる。また、診断分割調査をウェハ上で実行しない限り、バンピング・プロセス自体の間に生じ得る誤処理工程を識別することができない。
Lois Youngらの論文、IEEE publication titled「Electronic Components and Technology Conference」、2003年5月、1323〜1329頁
したがって、中に形成されている金属ボンディング・パッドの完全性を犠牲にすることなく、また、試験目的に使用される信号を遅延させることなくウェハ・レベルの試験を実行することができるよう、バンピング・プロセスに先立って半導体デバイスもしくはウェハを試験することができる構造および技法が提供されることが望ましい。
本発明のこれらおよび他の利点は、添付の図面を参照して行う以下の説明からより明確になるであろう。
図２は、本発明の態様を具体化した例示的フリップ・チップ・インタフェース・アセンブリ２０の上面図である。より詳細には、図２は、導電ボンディング・パッド２４と共に一体構築された導電試験パッド２２を示したものである。この構造は、少なくとも、導電試験パッド２２がそれぞれのプローブ領域２６を提供し、プローブ・チップを配置して、たとえばウェハ・レベルの試験を実行することができる利点を提供している。ボンディング・パッド２４は、プローブ・チップと機械的に接触することがなく、したがって表面が規則的なバンプ領域２８を備えている。試験パッドおよびボンディング・パッドは、相互接続ラインを必要としない、したがって通過する試験信号の伝搬遅延を回避し、あるいは実質的に小さくする一体構造を備えているため、本発明の態様を具体化したインタフェース・アセンブリにより、信頼性がより高く、かつ、正確な試験結果が得られることが意図されている。
図２には、さらに、プローブ領域２６およびバンプ領域２８のための個別パッシベーション開口３０および３２がそれぞれ示されている。金属ボンディング・パッド２４の形状は多角形形状に限定されず、他の任意の幾何学形状を金属ボンディング・パッドに等しく有効に使用することができることは理解されよう。たとえば図４には、金属ボンディング・パッド４４のための例示的円形形状が示されている。
同様に、たとえば長方形、三角形等の他の幾何学形状も等しく有効に機能するため、試験パッド２２の形状も正方形の形状に限定されない。また、ボンディング・パッド２４に対する試験パッド２２の位置は、何らかの特定の配向に限定されない。たとえば図２に示す例示的構造の場合、６時の位置に試験パッド２２が配置されており、一方、図３に示す他の例示的構造では、３時の位置に試験パッド２２が配置されている。したがって、試験パッドは、ボンディング・パッドの周囲に沿った任意の位置で一体構築することができることは理解されよう。
図５は、金属ボンディング・パッド２４をたとえば金属ランナあるいは相互接続ラインもしくは他のパッドに直接もしくはビア５６などのビアを介して相互接続するために、本発明の態様を具体化したインタフェース・アセンブリ５０を、金属再分布層５２および５４などの１つまたは複数の金属再分布層と組み合わせて使用することができる例示的実施形態を示したものである。一例示的実施形態では、金属再分布層５２は、ボンディング・パッド２４および試験パッド２２と共面にすることができ、また、ビア５６によって金属再分布層５２に電気接続されている金属再分布層５４は、ボンディング・パッド２４および試験パッド２２に対して異なるレベルに配置することができる。これらの再分布層５２および５４を使用して、従来技術で実践されているように、また、上で説明したように、必ずしもボンド・パッドの周囲ではなく、チップの他の領域にボンディング・パッドを接続することができることは理解されよう。
以上、本発明の好ましい実施形態について、本明細書において示し、かつ、説明したが、このような実施形態が単なる実施例として提供されたものにすぎないことは明らかであろう。当業者には、本明細書における本発明から逸脱することなく様々な多くの変更および置換えが可能である。したがって、本発明は、添付の特許請求の範囲の精神および範囲によってのみ制限されるものとする。
半導体ウェハをバンピングし、かつ、プロービングするための共通領域を有する、従来技術による金属フリップ・チップ・ボンディング・パッドの略上面図である。 本発明の態様を具体化した例示的フリップ・チップ・インタフェース・アセンブリの上面図である。 それぞれボンディング・パッドおよび／またはボンディング・パッドと共に一体構築された試験パッドの例示的構造を示す図である。 それぞれボンディング・パッドおよび／またはボンディング・パッドと共に一体構築された試験パッドの例示的構造を示す図である。 本発明の態様を具体化したインタフェース・アセンブリを１つまたは複数の金属再分布層と組み合わせて使用することができる例示的実施形態を示す図である。

Claims (9)

  1. 半導体ウェハのためのインタフェース・アセンブリであって、
    バンピング・プロセスを実行するための領域を備えたフリップ・チップ・ボンディング・パッドと、
    前記ボンディング・パッドと一体構築された、前記フリップ・チップ・ボンディング・パッドに対して共面であり、かつ、前記バンピング・プロセスの実行に先立ってウェハ・レベルの試験を実行するためのプローブ領域を備えた試験パッドとを備えたインタフェース・アセンブリ。
  2. 前記試験パッドを前記ボンディング・パッドの周囲に沿った任意の位置に配置することができる、請求項１に記載のインタフェース・アセンブリ。
  3. 前記ボンディング・パッドが、多角形形状および円形形状からなるグループから選択された形状を備えた、請求項１に記載のインタフェース・アセンブリ。
  4. 前記試験パッドが、多角形形状および円形形状からなるグループから選択された形状を備えた、請求項１に記載のインタフェース・アセンブリ。
  5. 前記ボンディング・パッドおよび試験パッドに電気接続された、互いに共面をなす第１の金属再分布層をさらに備えた、請求項１に記載のインタフェース・アセンブリ。
  6. 前記第１の金属再分布層が、前記第１の再分布層とは異なる平面に配置された第２の再分布層にビアによって電気接続された、請求項５に記載のインタフェース・アセンブリ。
  7. バンプすべき領域がパッシベーション層中の第１の開口によって画定された、請求項１に記載のインタフェース・アセンブリ。
  8. 前記プローブ領域が前記パッシベーション層中の第２の開口によって画定され、前記第１および第２の開口が互いに間隔を隔てた、請求項７に記載のインタフェース・アセンブリ。
  9. フリップ・チップ・バンピング・プロセスの実行に先立って半導体ウェハを試験するための方法であって、
    前記バンピング・プロセスを実行するための領域を有するフリップ・チップ・ボンディング・パッドを提供する工程と、
    試験パッドを前記ボンディング・パッドと一体となるように構成する工程と、
    前記バンピング・プロセスの実行に先立ってウェハの試験を実行するためのプローブ領域を備えた前記試験パッドを、前記フリップ・チップ・ボンディング・パッドと共面をなすように配置する工程とを含む方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018006473A (ja) * 2016-06-29 2018-01-11 ローム株式会社 半導体装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008177422A (ja) * 2007-01-19 2008-07-31 Toshiba Corp プリント回路板及び電子機器
US8987014B2 (en) * 2008-05-21 2015-03-24 Stats Chippac, Ltd. Semiconductor wafer and method of forming sacrificial bump pad for wafer probing during wafer sort test
WO2013010512A2 (en) * 2012-10-22 2013-01-24 Spreadtrum Communications (Shanghai) Co., Ltd. Apparatus and method of electrical testing for flip chip
CN103779250B (zh) * 2012-10-22 2017-02-15 展讯通信（上海）有限公司 用于倒装芯片的电学测试的装置和方法
US9207275B2 (en) 2012-12-14 2015-12-08 International Business Machines Corporation Interconnect solder bumps for die testing
CN105593981B (zh) * 2013-09-23 2018-06-05 展讯通信（上海）有限公司 一种倒装芯片的扇出装置和方法
JP6215755B2 (ja) 2014-04-14 2017-10-18 ルネサスエレクトロニクス株式会社 半導体装置
KR102372355B1 (ko) 2015-08-26 2022-03-11 삼성전자주식회사 반도체 칩, 이의 제조방법, 및 이를 포함하는 반도체 패키지
US10199318B2 (en) * 2016-05-19 2019-02-05 Mediatek Inc. Semiconductor package assembly
BR102019017782A2 (pt) * 2019-08-27 2022-03-03 Ceitec - Centro Nacional De Tecnologia Eletrônica Avançada S.A. Método de montagem de chip com pads de teste expostos e chip com pads de teste expostos

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07201865A (ja) * 1993-12-31 1995-08-04 Casio Comput Co Ltd バンプを備えた半導体装置
JP2002090422A (ja) * 2000-09-13 2002-03-27 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW396480B (en) * 1994-12-19 2000-07-01 Matsushita Electric Ind Co Ltd Semiconductor chip and semiconductor wafer with power pads used for probing test
JPH10116834A (ja) * 1996-10-11 1998-05-06 Toshiba Corp 半導体装置の製造方法
US6359342B1 (en) 2000-12-05 2002-03-19 Siliconware Precision Industries Co., Ltd. Flip-chip bumping structure with dedicated test pads on semiconductor chip and method of fabricating the same
TW546804B (en) * 2001-11-16 2003-08-11 Advanced Semiconductor Eng Electric testing method for bumps
TWI229401B (en) 2003-02-19 2005-03-11 Via Tech Inc A wafer lever test and bump process and a chip structure with test pad

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07201865A (ja) * 1993-12-31 1995-08-04 Casio Comput Co Ltd バンプを備えた半導体装置
JP2002090422A (ja) * 2000-09-13 2002-03-27 Toshiba Corp 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018006473A (ja) * 2016-06-29 2018-01-11 ローム株式会社 半導体装置

Also Published As

Publication number Publication date
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