KR20150088440A - 범프 구조물, 그 제조방법 및 이를 포함하는 반도체 패키지 - Google Patents

범프 구조물, 그 제조방법 및 이를 포함하는 반도체 패키지 Download PDF

Info

Publication number
KR20150088440A
KR20150088440A KR1020140008750A KR20140008750A KR20150088440A KR 20150088440 A KR20150088440 A KR 20150088440A KR 1020140008750 A KR1020140008750 A KR 1020140008750A KR 20140008750 A KR20140008750 A KR 20140008750A KR 20150088440 A KR20150088440 A KR 20150088440A
Authority
KR
South Korea
Prior art keywords
substrate
body portion
metal
semiconductor package
bump structure
Prior art date
Application number
KR1020140008750A
Other languages
English (en)
Other versions
KR102218736B1 (ko
Inventor
노보인
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140008750A priority Critical patent/KR102218736B1/ko
Publication of KR20150088440A publication Critical patent/KR20150088440A/ko
Application granted granted Critical
Publication of KR102218736B1 publication Critical patent/KR102218736B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

범프 구조물은 범프 구조물은 기판의 패드 상에 구비되고, 기둥형 형상을 가지며 제1 금속을 포함하는 몸체부, 및 상기 몸체부의 측벽을 둘러싸며 상기 제1 금속과 다른 제2 금속을 포함하는 지지부를 포함한다. 예시적인 실시예들에 따른 범프 구조물은 미세한 피치를 가질 수 있어, 반도체 장치의 고집적화에 유리하다. 또한, 지지부로 몸체부의 측벽을 코팅함으로, 몸체부가 기둥형 형상을 유지할 수 있도록 한다. 몸체부가 순수한 주석을 주로 포함하기 때문에 반도체 패키지가 열 및 기계적인 응력을 받는 경우에도, 응력들을 유연하게 완충할 수 있다.

Description

범프 구조물, 그 제조방법 및 이를 포함하는 반도체 패키지{BUMP STRUCTURE, METHOD OF MANUFACTURING THE SAME AND SEMICONDUCTOR PACKAGE INCLUNDING THE SAME}
본 발명은 범프 구조물 및 그 제조방법에 관한 것이다. 보다 상세하게는, 본 발명은 적층된 반도체 패키지에 포함되는 범프 구조물 및 그 제조 방법에 관한 것이다.
고밀도 칩 적층(high density chip stacking)을 구현하기 위하여 복수개의 반도체 칩들이 적층된 패키지 상에 또 다른 패키지를 적층시키는 패키지 온 패키지(POP, package on package) 기술이 제안되었다. 상기 패키지 온 패키지 기술은 이미 테스트 공정을 거친 양품의 패키지들을 적층함으로써, 불량 발생률을 줄일 수 있는 장점을 제공할 수 있다.
반도체 패키지의 고집적화에 따라 반도체 패키지에 포함된 범프 구조물들은 미세 피치로 형성되어야 하고 동시에 적층된 반도체 패키지들을 전기적으로 연결하기 위한 적절한 높이를 가져야 한다. 또한, 반도체 패키지에 포함된 범프 구조물들은 반도체 패키지에 가해지는 열 및 기계적 응력을 완화시킬 수 있는 특성을 갖추어야 한다.
본 발명의 일 목적은 미세 피치 및 응력 완충 특성을 가진 범프 구조물을 제공하는 데 있다.
본 발명의 다른 목적은 미세 피치 및 응력 완충 특성을 갖춘 범프 구조물을 포함하는 반도체 패키지를 제공하는 데 있다.
본 발명의 또 다른 목적은 상술한 범프 구조물을 제조하기 위한 방법을 제공하는 데 있다.
다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상기 본 발명의 일 목적을 달성하기 위해 예시적인 실시예들에 따른 범프 구조물은 기판의 패드 상에 구비되고 기둥형 형상을 가지며 제1 금속을 포함하는 몸체부, 및 상기 몸체부의 측벽을 둘러싸며 상기 제1 금속과 다른 제2 금속을 포함하는 지지부를 포함한다.
예시적인 실시예들에 있어서, 상기 지지부의 상기 제2 금속은 니켈(Ni)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 지지부의 두께는 1um 내지 10um 범위 이내에 있을 수 있다.
예시적인 실시예들에 있어서, 상기 몸체부는 원기둥 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 패드 상에 직접 형성된 UBM (Under Bump Metallization) 패턴막을 더 포함하고 상기 몸체부는 상기 UBM 패턴막 상에 구비될 수 있다.
상기 본 발명의 다른 목적을 달성하기 위해 예시적인 실시예들에 따른 적층 패키지는 제1 기판 및 상기 제1 기판 상에 실장되는 적어도 하나의 제1 반도체 칩을 구비하는 제1 반도체 패키지, 상기 제1 반도체 패키지 상에 적층되고, 제2 기판 및 상기 제2 기판 상에 실장되는 적어도 하나의 제2 반도체 칩을 구비하는 제2 반도체 패키지, 및 상기 제1 및 제2 반도체 패키지들 사이에 게재되어 상기 제1 및 제2반도체 패키지들을 전기적으로 연결하고 기둥형 형상을 가지며 제1 금속을 포함하는 몸체부 및 상기 몸체부의 측벽을 둘러싸며 상기 제1 금속과 다른 제2 금속을 포함하는 지지부를 구비하는 다수개의 범프 구조물들을 포함할 수 있다.
상기 본 발명의 또 다른 목적을 달성하기 위해 예시적인 실시예들에 따른 범프 구조물의 형성 방법은 제1 기판의 패드 상에 몸체부를 기둥형 형상으로 형성한다. 상기 몸체부의 측벽 상에 지지부를 각각 코팅하여 범프 구조물을 형성한다.
예시적인 실시예들에 있어서, 상기 패드 상에 UBM(Under Bump Metallization) 패턴막을 더 형성할 수 있다. 상기 기둥형 형상의 몸체부는 상기 UBM 패턴막 상에 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 기판의 패드 상에 상기 몸체부를 기둥형 형상으로 형성하는 것은 전해 도금 공정을 이용하여 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 몸체부의 측벽 상에 상기 지지부를 각각 코팅하여 범프 구조물을 형성하는 것은 무전해 도금 공정을 이용하여 상기 지지부를 코팅할 수 있다.
이와 같이 구성된 발명에 따른 적층 패키지는 미세 피치로 형성된 범프 구조물들을 포함할 수 있다. 또한, 상기 범프 구조물들은 미세 피치를 가지면서 동시에 적층된 반도체 패키지들을 전기적으로 연결하기 위한 높이를 가질 수 있다.
상기 적층된 반도체 패키지들은 작동 중에 열 및 기계적 응력을 받게 되는데, 예시적인 실시예들에 따른 범프 구조물들은 상기 반도체 패키지들에 가해지는 열 및 기계적 응력을 완충하는 특성을 가질 수 있다. 따라서, 반도체 패키지의 동작 신뢰성이 향상될 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 적층 패키지를 설명하기 위한 단면도이다.
도 2는 예시적인 실시예들에 따른 범프를 나타내는 단면도이다.
도 3은 도 2의 범프를 나타내는 평면도이다.
도 4 내지 도 17은 예시적인 실시예들에 따른 적층 패키지 제조 방법을 설명하기 위한 단면도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 예시적인 실시예들에 따른 적층 패키지를 나타내는 단면도이다. 도 2는 예시적인 실시예들에 따른 범프를 나타내는 단면도이다. 도 3은 도 2의 범프를 나타내는 평면도이다. 도 2는 도 1의 A 영역의 확대도이다.
도 1 내지 도 3을 참조하면, 적층 패키지(1)는 제1 반도체 패키지(10), 제2 반도체 패키지(20), 및 범프 구조물들(140)을 포함할 수 있다.
제1 반도체 패키지(10)는 제1 기판(100) 및 제1 반도체 칩(110)을 포함할 수 있다. 제1 반도체 패키지(10)는 제1 몰딩 부재(160)를 더 포함할 수 있다.
제1 기판(100)은 예를 들어, 인쇄회로기판(Printed Circuit Board: PCB)일 수 있으며, 제1 및 제2 패드들(120, 130)을 포함할 수 있다. 도시되지는 않았으나, 제1 기판(100)은 제1 및 제2 패드들(120, 130)에 전기적으로 연결된 각종 배선들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 패드들(120)은 제1 기판(100)의 상부면(102) 상에 제1 반도체 칩(110)에 이격되도록 각각 복수 개로 형성될 수 있다. 제2 패드들(130)은 제1 기판(100) 하부에 복수 개로 형성될 수 있다. 제1 및 제2 패드들(120, 130)은 도전성 물질, 예를 들어 금속을 포함할 수 있다.
제1 반도체 칩(110)은 제1 기판(100) 상에 실장될 수 있으며, 예를 들어 제1 기판(100) 중앙부 상부면(102)에 실장될 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 칩(110)은 도전성 범프들(115)에 의해 제1 기판의 상부면(102)에 접착될 수 있다. 도전성 범프들(115)은 예를 들어, 솔더 볼들(solder balls)을 포함할 수 있다. 이와는 달리, 제1 반도체 칩(110)은 접착층(도시되지 않음)을 통해 제1 기판(100) 상에 접착될 수도 있다.
제1 반도체 칩(110)은 예를 들어, 애플리케이션 프로세서(Application Processor: AP) 칩, 로직(logic) 칩 등을 포함할 수 있다.
제1 몰딩 부재(160)는 예를 들어, 에폭시 몰딩 컴파운드(Epoxy Molding Compound: EMC)와 같은 절연 물질을 포함할 수 있다.
제1 몰딩 부재(160)는 제1 기판(100) 상에 형성되어 제1 반도체 칩(110)의 상부면(112), 측벽 및 하부면(114)을 커버할 수 있다. 예시적인 실시예들에 있어서, 제1 반도체 칩(110)의 상부면(112)은 외부로 노출될 수 있다.
제1 패드들(120)의 상부면은 범프 구조물들(140)과 접촉할 수 있다. 범프 구조물들(140)은 일부가 제1 몰딩 부재(160) 상부면 위로 돌출될 수 있으며, 이에 따라 제1 몰딩 부재(160)의 상부면 보다 높은 높이를 가질 수 있다. 범프 구조물들(140)은 상기 제1 및 제2 반도체 패키지들 사이에 게재되어 상기 제1 및 제2 반도체 패키지들을 전기적으로 연결할 수 있다.
도 2 내지 도 3에 도시된 바와 같이, 각각의 범프 구조물(140)은 기둥형 형상을 가진 몸체부(142) 및 범프 구조물(140)의 측벽에 형성된 지지부(144)를 포함할 수 있다. 각각의 범프 구조물(140)은 UBM(Under Bump Metallization) 패턴막(150) 상에 구비될 수 있다. 예를 들어, 몸체부는 솔더일 수 있다.
예시적인 실시예들에 있어서, 제1 패드(120) 및 보호층 패턴(162) 상에 UBM 패턴막(150)이 구비될 수 있다. 보호층 패턴(162)은 제1 기판(100) 및 제1 패드의 일부 상에 구비될 수 있다. 보호층 패턴(162)은 제1 기판(100)을 외부 환경으로부터 보호하고, 제1 패드(120)의 일부가 노출되도록 패터닝되어 있을 수 있다. 예를 들어, 보호층 패턴(162)은 질화 규소 같은 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, UBM 패턴막(150)은 접착층 패턴(152), 장벽층 패턴(154) 및 습윤층 패턴(156)을 포함할 수 있다.
접착층 패턴(152)은 보호층 패턴(162) 및 제1 패드(120)의 일부 위에 구비될 수 있다. 접착층 패턴(152)은 제1 패드(120)에 범프 구조물(140)이 접착될 수 있도록 한다. 예를 들어, 접착층 패턴(152)은 티타늄 등을 포함할 수 있다.
장벽층 패턴(154)은 보호층 패턴(162) 상에 구비될 수 있다. 장벽층패턴(154)은 몸체부(142)가 제1 패드(120)로 확산되는 것을 막을 수 있다. 예를 들어, 장벽층 패턴(154)은 몰리브덴 등을 포함할 수 있다.
습윤층 패턴(156)은 장벽층 패턴(154) 상에 구비될 수 있다. 습윤층 패턴(156)은 몸체부(142)가 습윤층 패턴 상부면에 유격없이 골고루 퍼져 접촉할 수 있도록 한다. 예를 들어, 습윤층 패턴(156)은 니켈, 금, 구리, 코발트 등을 포함할 수 있다.
몸체부(142)는 습윤층 패턴(156) 상에 구비될 수 있다. 예시적인 실시예들에 있어서, 몸체부(142)는 기둥형 형상을 가질 수 있다. 예를 들어, 몸체부(142)는 원기둥 형상 또는 사각기둥 형상을 가질 수 있다. 또한, 몸체부(142)는 제1 금속을 포함할 수 있다. 예를 들어, 몸체부(142)는 순수한 주석(Sn) 등을 포함할 수 있다.
도 1 내지 도 3에서는 예시적으로 UBM 패턴막(150)이 접착층 패턴(152), 장벽층 패턴(154), 및 습윤층 패턴(156)을 포함하는 것을 도시하고 있으나, 반드시 이에 한정되는 것은 아니다. 예를 들어, UBM 패턴막(150)은 접착층 패턴(152) 및 습윤층 패턴(156) 만을 가질 수 있다. 또한, UBM 패턴막(150)은 접착층 패턴(152) 및 장벽층 패턴(154) 만을 가질 수 있다.
지지부(144)는 상기 몸체부(142)의 측벽 상에 구비될 수 있다. 또한, 지지부(144)는 제2 금속을 포함할 수 있다. 예를 들어, 지지부(144)는 니켈 등을 포함할 수 있다. 또한, 지지부(144)의 두께는 1um 내지 10um 범위 이내에 있을 수 있다.
도 1을 다시 참조하면, 제2 반도체 패키지(20)는 제2 기판(200) 및 제2 반도체 칩(210)을 포함할 수 있다. 제2 반도체 패키지(20)는 제2 몰딩 부재(260)를 더 포함할 수 있다.
제2 기판(200)은 예를 들어, 인쇄회로기판(Printed Circuit Board: PCB)일 수 있으며, 제3 및 제4 패드들(220, 230)을 포함할 수 있다. 도시되지는 않았으나, 제2 기판(200)은 제3 및 제4 패드들(220, 230)에 전기적으로 연결된 각종 배선들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제4 패드들(230)은 제2 기판(200)의 하부면(204)에 각각 복수 개로 형성될 수 있다. 이때, 제4 패드들(230)은 각각 제1 기판(100)의 제1 패드들(120)에 대응되는 위치에 형성될 수 있으며, 범프 구조물들(140)에 각각 접촉할 수 있다. 제3 패드(220)는 제2 기판(200)의 상부면(202)에 복수 개로 형성될 수 있다. 제3 및 제4 패드들(220, 230)은 도전성 물질, 예를 들어 금속을 포함할 수 있다.
제1 기판(100) 상부의 제1 패드들(120) 상의 범프 구조물들(140) 및 범프 구조물들(140)에 접촉하는 제2 기판(200)의 하부면(204) 상의 제4 패드들(230)에 의해 제1 및 제2 반도체 패키지들(10, 20)은 서로 전기적으로 연결될 수 있다.
제2 반도체 칩(210)은 제2 기판(200) 상에 실장될 수 있으며, 예를 들어 제2 기판(200) 중앙부 상부면(202)에 실장될 수 있다. 예시적인 실시예들에 있어서, 제2 반도체 칩(210)은 접착층(270)을 통해 제2 기판 상부면(202)에 접착될 수 있다. 이와는 달리, 제2 반도체 칩(210)은 솔더 볼과 같은 도전성 범프(도시되지 않음)를 통해 제2 기판(200) 상부면(202)에 접착될 수도 있다.
제2 반도체 칩(210)은 상부에 형성된 제5 패드(250)를 포함할 수 있다. 예시적인 실시예들에 있어서, 복수 개의 제5 패드들(250)이 형성될 수 있다. 제5 패드(250)는 도전성 물질, 예를 들어 금속을 포함할 수 있다.
제2 반도체 칩(210)의 각 제5 패드들(250)과 제2 기판(200)의 각 제3 패드들(220)은 도전성 와이어(240)에 의해 서로 전기적으로 연결될 수 있다. 하지만 제2 반도체 칩(210)이 상기 도전성 범프들에 의해 제2 기판(200)에 접착될 경우에는, 도전성 와이어(240)는 형성되지 않을 수도 있다.
제2 반도체 칩(210)은 예를 들어, 메모리 칩을 포함할 수 있다.
제2 몰딩 부재(260)는 예를 들어, 에폭시 몰딩 컴파운드(EMC)와 같은 절연 물질을 포함할 수 있다. 제2 몰딩 부재(260)는 제2 기판(200) 상에 형성되어 제2 반도체 칩(210), 접착층(270) 및 도전성 와이어들(240)을 밀봉시킬 수 있으며, 이에 따라 이들은 외부 환경으로부터 보호될 수 있다.
도 1에서는 예시적으로 제2 반도체 패키지(20)가 하나의 제2 반도체 칩(210)만을 갖는 것을 도시하고 있으나, 반드시 이에 한정되는 것은 아니며, 제2 반도체 패키지(20)는 순차적으로 적층된 복수 개의 반도체 칩들을 포함할 수도 있다.
또한, 예시적으로 제1 반도체 패키지(10)가 하나의 제1 반도체 칩(110)만을 갖는 것을 도시하고 있으나, 반드시 이에 한정되는 것은 아니며, 제1 반도체 패키지(10)는 순차적으로 적층된 복수 개의 반도체 칩들을 포함할 수도 있다.
또한, 도 1에서는 상기 적층 패키지가 2개의 반도체 패키지들(10, 20)만을 갖는 것을 도시하고 있으나, 반드시 이에 한정되는 것은 아니며, 순차적으로 적층된 3개 이상의 반도체 패키지들을 포함할 수도 있다.
한편, 제1 기판(100) 하부에 형성된 제2 패드들(130) 상에는 외부 연결 부재들(도시되지 않음)이 형성될 수 있으며, 이를 통해 메인 보드(도시되지 않음)와 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 외부 연결 부재들도 예시적인 실시예들에 따른 범프 구조물(140)와 같이 기둥형 형상을 가진 몸체부(142) 및 몸체부(142)의 측벽에 지지부(144)가 구비될 수 있다.
예시적인 실시예들에 따른 반도체 패키지에 포함된 각각의 범프 구조물(140)가 기존의 구형 혹은 타원형 형상이 아닌 기둥형(pillar) 형상을 가지므로, 범프 구조물(140)의 높이가 높아지는 경우에도 다른 범프 구조물(140)와 단락의 문제가 발생하지 않는다. 또한, 범프 구조물(140)는 미세한 피치로 형성이 가능하므로, 반도체 패키지의 고집적화에 유리하다.
또한, 기존의 기둥형(pillar) 형상을 가진 범프 구조물(140)는 주로 구리(Cu)를 포함하기 때문에 반도체 패키지가 받는 열 및 기계적 응력을 완충하는 특성이 없어, 반도체 패키지의 동작 신뢰성을 낮추는 요인이 되었다. 예시적인 실시예들에 따른 범프 구조물(140)는 기둥형 형상을 가지면서도 주로 솔더를 포함하므로, 반도체 패키지가 받는 열 및 기계적 응력을 완충할 수 있다. 따라서, 반도체 패키지의 동작 신뢰성을 확보할 수 있다.
이하에서는, 도 1의 적층 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 4 내지 도 17은 예시적인 실시예들에 따른 적층 패키지의 제조 방법을 나타내는 도면들이다.
도 4를 참조하면, 제1 및 제2 패드들(120,130)을 포함하는 제1 기판(100) 상에 보호층 패턴(162)을 형성할 수 있다. 보호층 패턴(162)은 먼저 보호층(도시되지 않음)을 제1 기판(100) 상에 형성한 다음 제1 패드(120)의 일부를 노출하도록 패터닝하여 형성할 수 있다. 보호층 패턴(162)은 제1 기판(100)을 외부 환경으로부터 보호할 수 있다. 예를 들어, 보호층 패턴(162)은 상기 보호층을 레이저 드릴 혹은 기계적 드릴을 사용하여 패터닝 될 수 있다.
예를 들어, 제1 기판(100)은 인쇄회로기판(PCB)일 수 있다. 제1 패드들(120)은 제1 기판(100)의 상부면(102) 상에 제1 반도체 칩(110)에 이격되도록 각각 복수 개로 형성될 수 있다. 제1 패드들(120)은 제1 기판(100) 상부에 일정 간격으로 배열될 수 있다. 제2 패드(130)는 제1 기판(100)의 하부면(104) 상에 복수 개로 형성될 수 있다. 제1 및 제2 패드들(120, 130)은 도전성 물질, 예를 들어 금속을 포함할 수 있다.
도 5를 참조하면, 보호층 패턴(162) 및 제1 패드(120)의 일부 상에 순차적으로 접착층(166) 및 장벽층(168)을 형성할 수 있다.
예시적인 실시예들에 있어서, 접착층(166) 및 장벽층(168)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 및 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성할 수 있다.
예를 들어, 접착층(166)은 티타늄 등의 금속을 사용하여 형성할 수 있다. 장벽층(168)은 몰리브덴 등의 금속을 사용하여 형성할 수 있다. 접착층(166)은 제1 패드(120)와 범프 구조물(140)이 접착되도록 접착력을 제공한다. 장벽층(168)은 몸체부(142)가 용융될 때, 제1 패드(120) 및 제1 기판(100) 내로 확산되는 것을 막을 수 있다.
도 6을 참조하면, 장벽층(168) 상에 저지막(170)을 형성할 수 있다. 예시적인 실시예들에 있어서, 저지막(170)은 포토레지스트막 또는 하드마스크막일 수 있다.
예를 들어, 하드마스크막은 실리콘 질화물을 사용하여 형성될 수 있다.
도 7을 참조하면, 저지막(170)의 일부를 제거하여 제1 패드(120)에 기판 상면에 실질적으로 수직하는 방향으로 대응되는 장벽층(168)의 일부를 노출하는 제1 개구들(182)을 형성할 수 있다. 또한, 저지막(170)의 일부를 제거함으로 저지막(170)은 저지막 패턴(172)으로 변환될 수 있다.
예를 들어, 저지막(170)이 포토레지스트막인 경우에 현상 공정을 통하여 패터닝할 수 있다.
도 8을 참조하면, 제1 개구들(182)에 의해 노출된 장벽층(168)의 일부 상에 습윤층 패턴(156)을 형성할 수 있다.
예를 들어, 습윤층 패턴(156)은 이방성 증착 방법인 플라즈마 화학 기상 증착(PECVD) 공정을 통하여 형성할 수 있다. 또한, 습윤층 패턴(156)은 니켈, 금, 구리, 또는 코발트 등을 포함하도록 형성할 수 있다. 습윤층 패턴(156)은 후술하는 몸체부(142)가 습윤층 패턴(156) 상부면에 유격없이 골고루 퍼져 접촉할 수 있도록 한다.
도 9를 참조하면, 습윤층 패턴(156) 상에 기둥형 형상을 가진 몸체부(142)를 형성할 수 있다.
구체적으로, 제1 개구들(182)을 충분히 채우는 솔더막(도시하지 않음)을 저지막 패턴(172) 상에 형성한 후, 저지막 패턴(172)의 상부면이 노출될 때까지 상기 솔더막을 평탄화함으로써, 제1 개구들(182)을 매립하는 복수의 몸체부들(142)을 형성할 수 있다.
예시적인 실시예들에 있어서, 몸체부(142)는 전해 도금(electroplating) 공정을 이용하여 기둥형 형상을 가지면서 습윤층 패턴(156) 상에 형성될 수 있다.
기존의 리플로우 공정의 경우에는 구형 또는 타원형의 몸체부(142)를 형성할 수 있는데 반해, 예시적인 실시예들에 따른 몸체부(142)의 경우에 기둥형 형상을 가질 수 있다.
따라서, 기둥형 형상을 가진 몸체부(142)의 경우에 인접한 다른 몸체부(142)와의 단락의 가능성이 줄어든다. 또한, 기둥형 형상을 가진 몸체부(142)의 경우 반도체 패키지들을 연결하기 위한 높이를 가질 수 있다.
도 10을 참조하면, 형성된 저지막 패턴(172)을 제거하여 장벽층(168) 일부를 노출하는 제2 개구들(184)을 형성할 수 있다. 예를 들어, 저지막 패턴(172)은 애싱(ashing) 및/또는 스트립(strip) 공정에 의해 제거될 수 있다.
도 11을 참조하면, 제2 개구들(184)에 의해 노출된 장벽층(168) 및 접착층(166)의 일부를 제거하여 보호층 패턴(162)의 일부를 노출할 수 있다.
장벽층(168) 및 접착층(166)의 일부가 제거됨으로 장벽층(168) 및 접착층(166)은 장벽층 패턴(154) 및 접착층 패턴(152)으로 변환될 수 있다.
예를 들면, 장벽층(168) 및 접착층(166)의 일부는 플라즈마 이온 스퍼터링 공정에 의해 제거될 수 있다.
도 12를 참조하면 몸체부(142)의 상부면 및 측벽, 습윤층 패턴(156), 장벽층 패턴(154), 및 접착층 패턴(152)의 측벽, 및 보호층 패턴(152) 상부면 상에 금속층(146)을 형성할 수 있다.
금속층(146)은 무전해 도금(electrodeless plating) 공정을 이용하여 형성할 수 있다. 무전해 도금 공정은 균일한 두께로 금속층을 형성할 수 있는 장점이 있다. 예를 들어, 금속층(146)은 니켈 등을 사용하여 형성될 수 있다.
도 13을 참조하면, 몸체부(142)의 상부면이 노출될 때까지 금속층(146)의 상부를 제거할 수 있다.
금속층(146)의 상부를 제거함으로 금속층(146)은 지지부(144)로 변환될 수 있다. 금속층(146)의 상부는 기계적 연마 혹은 레이저에 의해 제거될 수 있다. 예를 들어, 지지부(144)의 두께는 1um 내지 10um 범위 이내에 있을 수 있다.
몸체부(142)의 측벽 상에 지지부(144)를 코팅함으로 몸체부(142)의 쓰러짐을 방지하고 몸체부(142)가 기둥형 형상을 유지할 수 있도록 강성을 제공할 수 있다.
도 14를 참조하면, 보호층 패턴(162)의 일부를 제거하여 제1 기판(100)의 일부를 노출시킨다. 노출된 제1 기판(100) 상에 제1 반도체 칩(110)을 실장한다.
예를 들어, 보호층 패턴(162)의 일부를 제거하기 위해서 보호층 패턴(162)의 일부, 지지부(144)의 측벽 및 상부면, 몸체부(142)의 상부면 상에 식각마스크(도시되지 않음)를 증착한다. 상기 식각마스크를 패터닝하고, 상기 식각마스크에 의해 노출된 보호층 패턴(162)의 일부를 식각하여 제거할 수 있다. 상기 패터닝된 식각마스크를 제거하여 보호층 패턴(162)의 일부를 제거하는 공정을 완료할 수 있다.
제1 반도체 칩(110)은 도전성 범프들(115)에 의해 노출된 제1 기판(100) 상에 실장될 수 있다. 즉, 예를 들어 솔더 볼들을 포함하는 도전성 범프들(115)을 제1 기판(100)의 중앙부 상부면(102)에 배치하고, 제1 반도체 칩(110)의 하부면(114)이 도전성 범프들(115)에 접촉하도록 제1 반도체 칩(110)을 제1 기판(100) 중앙부 상부에 배치한 다음, 리플로우(reflow) 공정을 수행하여 도전성 범프들(115)을 제1 반도체 칩(110) 하부면(114) 및 제1 기판 상부면(102)에 접착시킬 수 있다.
도 15를 참조하면, 제1 반도체 칩(110) 및 범프 구조물들(140)의 일부를 커버하도록 제1 몰딩 부재(160)를 제1 기판(100) 상에 형성한다. 이때, 제1 몰딩 부재(160)는 예를 들어, 에폭시 몰딩 컴파운드(EMC)를 사용하여 형성될 수 있다.
예시적인 실시예들에 있어서, 범프 구조물들(140)은 일부가 제1 몰딩 부재(160) 상부면 위로 돌출되도록 제1 몰딩 부재(160)가 형성될 수 있다.
또한, 제1 기판(100) 하부면(104)에 외부 연결 부재들(도시되지 않음)을 접착시키고, 소잉(sawing) 공정을 통해 제1 기판(100)을 복수 개로 분리하여 개별화(singulation)시킴으로써 제1 반도체 패키지(10)를 형성한다.
한편, 상기 외부 연결 부재들을 커버하는 임시 부착제(도시되지 않음)를 제1 기판(100) 하부면(104)에 부착시키고, 상기 임시 부착제 상에 캐리어 기판(도시되지 않음)을 부착시킨 다음, 제1 기판(100)에 소잉 공정을 수행하여 이를 개별화시킬 수 있다.
도 16을 참조하면, 제2 기판(200) 상에 제2 반도체 칩(210)을 실장하고, 제2 기판(200)과 제2 반도체 칩(210)을 도전성 와이어(240)를 통해 전기적으로 연결한 다음, 제2 반도체 칩(210) 및 도전성 와이어(240)를 밀봉시키는 제2 몰딩 부재(260)를 제2 기판(200) 상에 형성하여 제2 반도체 패키지(20)를 형성한다.
제2 기판(200)은 예를 들어, PCB 기판일 수 있고, 제3 및 제4 패드들(220, 230)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제4 패드들(230)은 제2 기판(200) 하부에 각각 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 제3 패드(220)는 제2 기판(200) 상부에 복수 개로 형성될 수 있다. 제3 및 제4 패드들(220, 230)은 도전성 물질, 예를 들어 금속을 포함할 수 있다.
제2 반도체 칩(210)은 제2 기판(200)의 중앙부 상부면(202)에 접착층(270)을 형성한 다음, 제2 반도체 칩(210)의 하부면(214)을 접착층(270)에 접촉시킴으로써 제2 기판(200) 상에 실장할 수 있다. 제2 반도체 칩(210)은 상부에 복수 개로 형성된 제5 패드들(250)을 포함할 수 있다. 제5 패드(250)는 도전성 물질, 예를 들어 금속을 포함할 수 있다.
도전성 와이어(240)는 제2 반도체 칩(210)의 각 제5 패드들(250)과 제2 기판(200)의 각 제3 패드들(220)을 연결하도록 배치될 수 있다.
제2 몰딩 부재(260)는 예를 들어, 에폭시 몰딩 컴파운드(EMC)와 같은 절연 물질을 사용하여 형성할 수 있다.
도 17을 참조하면, 제2 반도체 패키지(20)를 제1 반도체 패키지(10) 상부로 배치한 다음, 이들을 서로 결합시켜 상기 적층 패키지를 제조한다.
구체적으로, 제2 기판(200) 하부에 형성된 제4 패드들(230)을 제1 기판 상부면(102)에 형성된 범프 구조물들(140)에 접촉시킨 후, 리플로우 공정을 통해 이들을 서로 결합시킬 수 있다.
이후, 제1 기판(100) 하부면(104)에 부착된 상기 캐리어 기판 및 임시 부착제를 제거하고, 상기 외부 연결 부재들을 메인 보드(도시되지 않음)에 실장할 수 있다.
상술한 바와 같이, 본 발명에 따른 적층 패키지는 기둥형 형상을 가진 범프 구조물(140)을 포함한다. 따라서, 반도체 패키지들을 연결하기 위해 범프 구조물(140)가 높아지는 경우에도, 다른 범프 구조물(140)과 단락의 가능성이 줄어든다. 또한, 범프 구조물(140)은 미세한 피치를 가질 수 있어, 반도체 장치의 고집적화에 유리하다.
니켈 등이 포함된 지지부(144)로 기둥형 형상을 가진 몸체부(142)의 측벽을 코팅함으로, 몸체부(142)가 기둥형 형상을 유지할 수 있도록 하며, 몸체부(142)의 쓰러짐을 방지할 수 있다. 또한, 반도체 패키지가 열 및 기계적인 응력을 받는 경우에도, 몸체부(142)가 상기 응력들을 유연하게 완충할 수 있다. 따라서, 열 및 기계적인 스트레스 상황에서도 반도체 장치의 동작 신뢰성이 유지될 수 있다.
1 : 적층 패키지 10 : 제1 반도체 패키지
20 : 제2 반도체 패키지 100 : 제1 기판
110 : 제1 반도체 칩 120 : 제1 패드
130 : 제2 패드 140 : 범프 구조물
142 : 몸체부 144 : 지지부
150 : UBM 패턴막 160 : 제1 몰딩 부재
115 : 도전성 범프 200 : 제2 기판
210 : 제2 반도체 칩 220 : 제3 패드
230 : 제4 패드 240 : 도전성 와이어
250 : 제5 패드 260 : 제2 몰딩 부재

Claims (10)

  1. 기판의 패드 상에 구비되고, 기둥형 형상을 가지며 제1 금속을 포함하는 몸체부; 및
    상기 몸체부의 측벽을 둘러싸며, 상기 제1 금속과 다른 제2 금속을 포함하는 지지부를 포함하는 범프 구조물.
  2. 제 1 항에 있어서, 상기 지지부의 상기 제2 금속은 니켈(Ni)을 포함하는 것을 특징으로 하는 범프 구조물.
  3. 제 2 항에 있어서, 상기 지지부의 두께는 1um 내지 10um 범위 이내에 있는 것을 특징으로 하는 범프 구조물.
  4. 제 1 항에 있어서, 상기 몸체부는 원기둥 형상을 갖는 것을 특징으로 하는 범프 구조물.
  5. 제 1 항에 있어서, 상기 패드 상에 직접 형성된 UBM (Under Bump Metallization) 패턴막을 더 포함하고,
    상기 몸체부는 상기 UBM 패턴막 상에 구비되는 것을 특징으로 하는 범프 구조물.
  6. 제1 기판 및 상기 제1 기판 상에 실장되는 적어도 하나의 제1 반도체 칩을 구비하는 제1 반도체 패키지;
    상기 제1 반도체 패키지 상에 적층되고, 제2 기판 및 상기 제2 기판 상에 실장되는 적어도 하나의 제2 반도체 칩을 구비하는 제2 반도체 패키지; 및
    상기 제1 및 제2 반도체 패키지들 사이에 게재되어 상기 제1 및 제2반도체 패키지들을 전기적으로 연결하고, 기둥형 형상을 가지며 제1 금속을 포함하는 몸체부 및 상기 몸체부의 측벽을 둘러싸며 상기 제1 금속과 다른 제2 금속을 포함하는 지지부를 구비하는 다수개의 범프 구조물들을 포함하는 적층 패키지.
  7. 제1 기판의 패드 상에 몸체부를 기둥형 형상으로 형성하는 단계; 및
    상기 몸체부의 측벽 상에 지지부를 각각 코팅하여 범프 구조물을 형성하는 단계를 포함하는 범프 구조물의 형성 방법.
  8. 제 7 항에 있어서,
    상기 패드 상에 UBM(Under Bump Metallization) 패턴막을 형성하는 단계를 더 포함하고,
    상기 기둥형 형상의 몸체부는 상기 UBM 패턴막 상에 형성되는 것을 특징으로 하는 범프 구조물의 형성 방법.
  9. 제 7 항에 있어서,
    상기 제1 기판의 패드 상에 상기 몸체부를 기둥형 형상으로 형성하는 단계는 전해 도금 공정을 이용하여 형성하는 것을 특징으로 하는 범프 구조물의 형성 방법.
  10. 제 7 항에 있어서, 상기 몸체부의 측벽 상에 상기 지지부를 각각 코팅하여 범프 구조물을 형성하는 단계는 무전해 도금 공정을 이용하여 상기 지지부를 코팅하는 것을 특징으로 하는 범프 구조물의 형성 방법.
KR1020140008750A 2014-01-24 2014-01-24 범프 구조물, 그 제조방법 및 이를 포함하는 반도체 패키지 KR102218736B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020140008750A KR102218736B1 (ko) 2014-01-24 2014-01-24 범프 구조물, 그 제조방법 및 이를 포함하는 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140008750A KR102218736B1 (ko) 2014-01-24 2014-01-24 범프 구조물, 그 제조방법 및 이를 포함하는 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20150088440A true KR20150088440A (ko) 2015-08-03
KR102218736B1 KR102218736B1 (ko) 2021-02-22

Family

ID=53872856

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140008750A KR102218736B1 (ko) 2014-01-24 2014-01-24 범프 구조물, 그 제조방법 및 이를 포함하는 반도체 패키지

Country Status (1)

Country Link
KR (1) KR102218736B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101693609B1 (ko) * 2015-10-30 2017-01-09 한국생산기술연구원 필러범프제조방법 및 이를 이용하여 제조된 필러범프

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090082691A (ko) * 2008-01-28 2009-07-31 완-링 유 반도체 디바이스용 금속 범프 및 실을 형성하는 방법
KR20130050077A (ko) * 2011-11-07 2013-05-15 삼성전자주식회사 스택 패키지 및 이의 제조 방법
KR20130126171A (ko) * 2012-05-11 2013-11-20 삼성전자주식회사 범프 구조물 및 이의 형성 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090082691A (ko) * 2008-01-28 2009-07-31 완-링 유 반도체 디바이스용 금속 범프 및 실을 형성하는 방법
KR20130050077A (ko) * 2011-11-07 2013-05-15 삼성전자주식회사 스택 패키지 및 이의 제조 방법
KR20130126171A (ko) * 2012-05-11 2013-11-20 삼성전자주식회사 범프 구조물 및 이의 형성 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101693609B1 (ko) * 2015-10-30 2017-01-09 한국생산기술연구원 필러범프제조방법 및 이를 이용하여 제조된 필러범프

Also Published As

Publication number Publication date
KR102218736B1 (ko) 2021-02-22

Similar Documents

Publication Publication Date Title
US11721559B2 (en) Integrated circuit package pad and methods of forming
CN109786266B (zh) 半导体封装件及其形成方法
CN108122861B (zh) 具有虚设管芯的封装结构、半导体装置及其形成方法
US10529673B2 (en) Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US10128211B2 (en) Thin fan-out multi-chip stacked package structure and manufacturing method thereof
US10340244B2 (en) Semiconductor device and manufacturing method thereof
US20200035647A1 (en) Stacked Integrated Circuit Structure and Method of Forming
TWI597788B (zh) 半導體裝置及其製造方法
CN109727951B (zh) 封装结构及其制造方法
CN106558537B (zh) 集成多输出结构以及形成方法
TWI710085B (zh) 半導體結構及其製造方法
TW201804589A (zh) 封裝結構及其形成方法
TWI654723B (zh) 封裝結構之製法
TW201919190A (zh) 封裝結構及其製造方法
CN118553720A (zh) 半导体封装体
US20240128232A1 (en) Semiconductor package
CN114765110A (zh) 封装结构及其制造方法
US11430776B2 (en) Semiconductor devices and methods of manufacturing
CN113782514A (zh) 具有中介件的半导体封装
KR102218736B1 (ko) 범프 구조물, 그 제조방법 및 이를 포함하는 반도체 패키지
TWI796114B (zh) 半導體晶粒封裝及其形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant