DE10324052A1

DE10324052A1 - Verfahren zur Herstellung eines Halbleiterspeichers mit Charge-Trapping-Speicherzellen und Halbleitersubstrat

Info

Publication number: DE10324052A1
Application number: DE10324052A
Authority: DE
Inventors: Jens-Uwe Dr. Sachse; Joachim Dr. Deppe; Ricardo Mikalo; Mathias Krause; Ralf Richter; Christoph Dr. Ludwig; Christoph Dr. Kleint
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2003-05-27
Filing date: 2003-05-27
Publication date: 2005-01-05
Anticipated expiration: 2023-05-28
Also published as: DE10324052B4; CN1574299A; US20050003613A1; CN1332439C; US7015095B2

Abstract

In Zwischenräume zwischen den Wortleitungen (2) wird elektrisch leitfähiges Material eingebracht und unter Verwendung einer Maske (6) derart teilweise entfernt, dass restliche Anteile (7) des leitfähigen Materials jeweils einen Abschnitt des betreffenden Zwischenraumes auffüllen und einen elektrischen Kontakt zu Source-/Drain-Bereichen (15) herstellen. Mit weiteren Anteilen des leitfähigen Materials können Alignmentmarken (12) für den Herstellungsprozess ausgebildet sein.

Description

Charge-Trapping-Speicherzellen, insbesondere planare SONOS-Speicherzellen oder NROM-Speicherzellen gemäß US 5,768,192 , US 6,011,725 oder WO 99/60631, die eine Oxid-Nitrid-Oxid-Speicherschichtfolge als Gate-Dielektrikum aufweisen, werden mit Channel-Hot-Electrons (CHE) programmiert und mit Hot-Holes gelöscht. Ein Virtual-Ground-Array aus NROM-Zellen ist üblicherweise mit Wortleitungen versehen, die über den Source-/Drain-Bereichen verlaufen und sich mit vergrabenen Bitleitungen kreuzen. Daher fließt der Transistorstrom parallel zu den Wortleitungen. Daraus resultieren verschiedene Schwierigkeiten: Die Speichertransistoren können nicht durch eine genaue Einstellung der Source-/Drain-Dotierungen optimiert werden. Die Wortleitungen haben einen kleinen Querschnitt, so dass wegen der dadurch bedingten geringen elektrischen Leitfähigkeit ein schneller Zugriff auf die Speicherinhalte nicht möglich ist.

In der US 5,679,591 ist ein Verfahren zur Herstellung eines kontaktlosen Halbleiterspeichers mit oberseitigen Bitleitungen beschrieben, bei dem zwischen den Wortleitungsstacks jeweils Bitleitungsstreifen angeordnet sind, die die Source-/Drain-Bereiche der längs der Wortleitungen aufeinander folgenden Speichertransistoren untereinander verbinden. Die Kanalbereiche sind quer zu den Wortleitungen ausgerichtet und durch Grabenisolationen voneinander getrennt.

Aufgabe der vorliegenden Erfindung ist es, ein verbessertes Verfahren zur Herstellung von Halbleiterspeichern mit Chargetrapping-Speicherzellen in Virtual-Ground-Architektur anzugeben.

Diese Aufgabe wird mit dem Verfahren mit den Merkmalen des Anspruches 1 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen. Dieses Verfahren ist insbesondere zur Herstellung eines Halbleitersubstrates oder Wafers entsprechend den Ansprüchen 9 bzw. 10 geeignet.

Bei diesem Verfahren wird in einem ersten Schritt an einer Oberseite eines Halbleiterkörpers oder Substrates in beliebiger Reihenfolge eine für die Ausbildung von Kanalbereichen von Speichertransistoren ausreichende Konzentration von Dotierstoff vorgesehen sowie eine Anordnung von parallel in einem Abstand zueinander angeordneten streifenförmigen STI-Isolationen hergestellt. In einem zweiten Schritt wird eine dielektrische Speicherschichtfolge aus einer ersten Begrenzungsschicht, einer eigentlichen Speicherschicht und einer zweiten Begrenzungsschicht aufgebracht. In einem dritten Schritt wird elektrisch leitfähiges Material aufgebracht und zusammen mit einer oberseitigen Isolationsschicht zu Wortleitungen strukturiert, die quer zu den STI-Isolationen parallel im Abstand zueinander verlaufen. In einem vierten Schritt werden seitliche Isolationen der Wortleitungen angebracht, und es wird eine Implantation von Dotierstoff vorgenommen, mit der die Source-/Drain-Bereiche der Transistoren zwischen den STI-Isolationen und den Wortleitungen hergestellt werden. In einem fünften Schritt wird in Zwischenräume zwischen den Wortleitungen elektrisch leitfähiges Material eingebracht und unter Verwendung einer Maske derart teilweise entfernt, dass restliche Anteile des leitfähigen Materials jeweils einen Abschnitt des betreffenden Zwischenraumes ausfüllen und einen elektrischen Kontakt zu jeweils mindestens einem der Source-/Drain-Bereiche herstellen.

In einem weiteren Schritt können in die Zwischenräume zwischen den Wortleitungen und den restlichen Anteilen des elektrisch leitfähigen Materials jeweils Anteile eines dielektrischen Materials eingebracht werden.

Vorzugsweise wird in dem fünften Schritt das elektrisch leitfähige Material so strukturiert, dass gemäß einer fortlaufenden Nummerierung der Source-/Drain-Bereiche längs einer jeweiligen Wortleitung, bei der die Source-/Drain-Bereiche, die nicht auf verschiedenen Seiten einer STI-Isolation angeordnet sind, jeweils dieselbe Nummer erhalten, auf einer Seite der Wortleitungen jeweils ein geradzahlig nummerierter Source-/Drain-Bereich mit dem in dieser Nummerierung folgenden, ungeradzahlig nummerierten Source-/Drain-Bereich elektrisch leitend verbunden wird und auf der gegenüberliegenden Seite dieser Wortleitung jeweils ein ungeradzahlig nummerierter Source-/Drain-Bereich mit dem in dieser Nummerierung folgenden geradzahlig nummerierten Source-/Drain-Bereich elektrisch leitend verbunden wird. Auf die so hergestellten Querverbindungen, die jeweils eine streifenförmige STI-Isolation überbrücken, können parallel im Abstand zueinander und quer zu den Wortleitungen angeordnete Bitleitungen aufgebracht und mit diesen Querverbindungen so kontaktiert werden, dass eine jeweilige Bitleitung mit den längs der Bitleitung aufeinanderfolgend jeweils in übernächsten Zwischenräumen zwischen den Wortleitungen vorhandenen Querverbindungen elektrisch leitend verbunden wird.

Als erste Begrenzungsschicht kann eine Oxidschicht, als Speicherschicht eine Nitridschicht und als zweite Begrenzungsschicht eine Oxidschicht vorgesehen werden. Als elektrisch leitfähiges Material, das zwischen den Wortleitungen eingebracht wird, ist insbesondere Wolfram geeignet. Dieses Verfahren hat den Vorteil, dass im Bereich der verbleibenden Anteile des elektrisch leitfähigen Materiales, insbesondere der Querverbindungen, die elektrische Isolation an den seitlichen Wänden der Wortleitungen nicht durch ein Ausätzen von Kontaktlöchern, in die das elektrisch leitfähige Material jeweils nachträglich eingebracht wird, angegriffen wird. Vorgesehene dielektrische Spacer an den Flanken der Wortleitungen behalten somit ihre anfängliche Dicke, so dass eine ausreichende elektrische Isolation zwischen den Wortleitungen und dem übrigen elektrisch leitfähigen Material sichergestellt ist. Auf diese Weise können die oberseitigen Bitleitungen und die durch die Querverbindungen gebildete spezielle Anordnung der Transistorstrukturen auf einfache Weise hergestellt werden. Eine dichteste Packung der Speicherzellen in einem Speicherzellenfeld ist dadurch möglich.

Mit diesem Verfahren ist es außerdem auf einfache Weise möglich, kontrastreiche, insbesondere metallische, Alignmentmarken, insbesondere an der Peripherie des Speicherzellenfeldes, herzustellen. Die für die Wortleitungen verwendete Schichtfolge kann zu diesem Zweck als eine Markenberandung strukturiert werden, deren inneres Volumen mit dem elektrisch leitfähigen Material, insbesondere mit Wolfram, aufgefüllt wird. Die so gebildeten Alignmentmarken geben einen besseren Kontrast bei der Anwendung einer Hartmaske in späteren Verfahrensschritten.

Es folgt eine genauere Beschreibung von Beispielen des Verfahrens anhand der 1 bis 5.
Die 1 zeigt ein bevorzugtes Anordnungsschema der STI-Isolationen und Wortleitungen.
Die 2 zeigt ein bevorzugtes Anordnungsschema der Wortleitungen und Bitleitungen.
Die 3 zeigt eine Ausgestaltung einer Maske zur Strukturierung des elektrisch leitfähigen Materiales.
Die 4 zeigt das Schaltungsschema der nach dem Verfahren hergestellten Anordnung.
Die 5 zeigt im Querschnitt eine Anordnung einer Alignmentmarke, die nach dem Verfahren hergestellt werden kann.
Die 1 zeigt für ein Ausführungsbeispiel eine Draufsicht auf ein Schema, in dem die Positionen der STI-Isolationen 1, Wortleitungen 2 mit seitlichen Spacern 3 und der miteinander elektrisch leitend zu verbindenden Bereiche erkennbar sind. Die STI-Isolationen (shallow trench isolation) sind parallel im Abstand zueinander angeordnete und mit Dielektrikum gefüllte Isolationsgräben, zwischen denen jeweils unter jeder Wortleitung parallel zu den Isolationsgräben verlaufende Kanalbereiche der Transistoren T vorhanden sind. Die Wortleitungen verlaufen daher über die quer zu der Längsrichtung der Wortleitung angeordneten Kanalbereiche. Seitlich an die Wortleitungen angrenzend sind jeweils die Source-/Drain-Bereiche 15 der Transistoren T vorhanden. Diese Source-/Drain-Bereiche werden in den in der 1 jeweils schraffiert gekennzeichneten Bereichen elektrisch leitend miteinander verbunden, wobei jeweils ein kurzes Stück des betreffenden Isolationsgrabens überbrückt wird. Diese schraffiert gekennzeichneten Bereiche sind jeweils mit einem restlichen Anteil 7 des eingebrachten elektrisch isolierenden Materiales gefüllt. Dazwischen ist dielektrisches Material eingebracht. In dem in der 1 dargestellten Beispiel bilden daher die restlichen Anteile 7 jeweils Querverbindungen über die Isolationsgräben (STI-Isolationen 1) hinweg.
In der 2 ist eine Draufsicht auf die Anordnung gemäß der 1 einschließlich der über den Wortleitungen 2 aufgebrachten Bitleitungen 4 dargestellt. Die in der 1 schraffiert eingezeichneten Bereiche sind in der 2 jeweils mit denselben Kleinbuchstaben bezeichnet. Die dort jeweils vorhandenen restlichen Anteile 7 des eingebrachten elektrisch isolierenden Materiales bilden Querverbindungen und werden von den Bitleitungen 4 kontaktiert. Die Bitleitungskontakte 5 sind in der 2 als verborgene Konturen gestrichelt eingezeichnet und mit einem Kreuz gekennzeichnet. Die Bitleitungskontakte 5 sind ferner jeweils mit demjenigen Großbuchstaben gekennzeichnet, der dem Kleinbuchstaben der betreffenden Querverbindung entspricht. Es ist in der 2 erkennbar, dass die Bitleitungen 4 jeweils an Querverbindungen elektrisch kontaktiert sind, die in der Richtung der Bitleitungen 4 aufeinanderfolgend jeweils in übernächsten Zwischenräumen zwischen den Wortleitungen 2 angeordnet sind.
In der 3 ist in der entsprechenden Draufsicht die Struktur einer Maske 6 dargestellt, mit der die restlichen Anteile 7 des elektrisch leitfähigen Materiales gemäß dem in der 1 dargestellten Beispiel strukturiert werden können. In der 3 sind die vorzugsweise durch Fotolack gebildeten Anteile der Maske 6 als Rechtecke eingezeichnet. Die Größe dieser Fotolackbereiche kann an den Ätzprozess angepasst werden. Über den STI-Isolationen 1 ist die Maske 6 abschnittweise offen. Die Maskenöffnungen können jeweils ein Stück weit über den Wortleitungen 2 vorhanden sein, die oberseitig durch eine Isolationsschicht abgedeckt sind. Das zwischen die Wortleitungen 2, insbesondere in die Zwischenräume zwischen den die Wortleitungen seitlich elektrisch isolierenden Spacern 3 eingebrachte elektrisch leitfähige Material kann selektiv bezüglich des die Wortleitungen 2 verkapselnden dielektrischen Materiales geätzt werden. Die oberseitige Isolation der Wortleitungen kann zum Beispiel ein Nitrid sein; die Spacer sind zum Beispiel ein Oxid des Halbleitermateriales, zum Beispiel Siliziumdioxid. Das elektrisch leitfähige Material ist zum Beispiel Wolfram.
Beim partiellen Ausätzen des elektrisch leitfähigen Materials wird das die Wortleitungen 2 verkapselnde dielektrische Material nicht oder nur geringfügig angeätzt. Die Wortleitungen bleiben daher nach außen elektrisch isoliert. Insbesondere bleibt die volle Dicke der Spacer 3 zwischen den Wortleitungen 2 und den restlichen Anteilen 7 des in die Zwischenräume eingebrachten elektrisch leitfähigen Materiales erhalten, so dass die Wortleitungen 2 gegen die restlichen Anteile des elektrisch leitfähigen Materiales, die insbesondere in dem gezeigten Beispiel die Querverbindungen bilden, ausreichend elektrisch isoliert bleiben.
Nachdem das elektrisch leitfähige Material unter Verwendung der in der 3 dargestellten Maske 6 teilweise entfernt wurde, können die so hergestellten Öffnungen mit einem dielektrischen Material aufgefüllt werden, das die Querverbindungen gegeneinander isoliert. Auf der Oberseite können dann die Bitleitungen 4 gemäß der Darstellung der 2 hergestellt werden und mit den restlichen Anteilen 7 des zwischen den Wortleitungen 2 vorhandenen elektrisch leitfähigen Materiales kontaktiert werden. Mit diesem Verfahren kann eine Speicherzellenanordnung mit der maximalen Speicherdichte hergestellt werden.
Die 4 zeigt ein Schaltungsschema einer Virtual-Ground-Speicherzellenarchitektur, bei dem die Wortleitungen von links nach rechts und die Bitleitungen von oben nach unten verlaufend eingezeichnet sind. Die Längsrichtung der Transistoren von Source nach Drain verläuft hier parallel zu den Wortleitungen und entspricht damit einer bisher üblichen Anordnung der Transistoren in dem Array. Die Ausrichtung der Transistoren in der Realisation gemäß den 1 und 2 entspricht einer Verkürzung der in der 4 dicker eingezeichneten Verbindungen, so dass die dort jeweils miteinander verbundenen Anschlusspunkte zusammenfallen. Die Längsrichtungen der Transistoren werden so gewissermaßen parallel zu den Bitleitungen gezogen.
Die 5 zeigt einen Querschnitt mit einer für die Wortleitungen vorgesehenen Schichtfolge auf der Oberseite eines Halbleitersubstrates oder Wafers. Auf der Oberseite des Halbleitermateriales befindet sich die Speicherschichtfolge 8, die zum Beispiel eine Oxid-Nitrid-Oxid-Speicherschicht sein kann, die aber im Prinzip jede für Charge-Trapping geeignete Speicherschichtfolge sein kann. Eine erste Wortleitungsschicht 9 ist zum Beispiel Polysilizium. Eine zweite Wortleitungsschicht 10 kann vorgesehen sein, um den Bahnwiderstand der ersten Wortleitungsschicht 9 zu vermindern. Die zweite Wortleitungsschicht ist zum Beispiel Wolfram/Wolframsilizid. Darauf befindet sich eine Isolationsschicht 11, die zum Beispiel ein Nitrid ist. An den Flanken der Wortleitungsstege befinden sich Spacer 3, zum Beispiel aus Oxid, die die Wortleitungen seitlich elektrisch isolieren. Zwischen die Wortleitungen ist das elektrisch leitfähige Material eingebracht, von dem nach der Strukturierung die restlichen Anteile 7 übrig bleiben. In dem Querschnitt der 5 sind als Beispiel zwei Wortleitungen und dazwischen im Halbleitermaterial die Source-/Drain-Bereiche 15 eingezeichnet.
Die für die Wortleitungen vorgesehene Schichtfolge kann außerdem zur Herstellung von Alignmentmarken 12 verwendet werden, die nach der Fertigstellung der Speicherbauelemente entfernt werden und während des Herstellungsprozesses zur Ausrichtung einer in einem späteren Prozessschritt aufgebrachten Maske dienen. In dem in der 5 dargestellten Beispiel werden die für die Wortleitungen vorgesehenen Schichten auch zu Markenberandungen 13 strukturiert, deren inneres Volumen mit einer Füllung 14 aus dem elektrisch leitfähigen Material aufgefüllt wird. Dieses Material kann zum Beispiel Wolfram sein. Die Markenberandung 13 ist zum Beispiel eine Wand, die ein Volumen, vorzugsweise in rechten Winkeln, einschließt. Die Füllung 14 aus elektrisch leitfähigem Material, insbesondere einem Metall, ermöglicht einen erhöhten Kontrast bei der Ausrichtung nachfolgend aufgebrachter Hartmasken, zum Beispiel aus Polysilizium. Derart ausgestaltete Alignmentmarken können auf einem im Prinzip beliebigen Halbleitersubstrat oder Wafer angeordnet werden, bei dem auf einer Oberseite eine Struktur zur Ausbildung eines Halbleiterbauelementes vorhanden ist, die ein elektrisch leitfähiges Material umfasst, wobei dieses elektrisch leitfähige Material außerdem zumindest einen Anteil einer solchen Alignmentmarke bildet.

1: STI-Isolation
2: Wortleitung
3: Spacer
4: Bitleitung
5: Bitleitungskontakt
6: Maske
7: restlicher Anteil des elektrisch leitfähigen Materiales
8: Speicherschichtfolge
9: erste Wortleitungsschicht
10: zweite Wortleitungsschicht
11: Isolationsschicht
12: Alignmentmarke
13: Markenberandung
14: Füllung
15: Source-/Drain-Bereich
Blj: Bitleitung
Wli: Wortleitung

Claims

Verfahren zur Herstellung eines Halbleiterspeichers mit Charge-Trapping-Speicherzellen, bei dem in einem ersten Schritt an einer Oberseite eines Halbleiterkörpers oder Substrates in beliebiger Reihenfolge eine für die Ausbildung von Kanalbereichen von Speichertransistoren ausreichende Konzentration von Dotierstoff vorgesehen wird und parallel in einem Abstand zueinander angeordnete streifenförmige STI-Isolationen (1) hergestellt werden, in einem zweiten Schritt eine dielektrische Speicherschichtfolge (8) aus einer ersten Begrenzungsschicht, einer Speicherschicht und einer zweiten Begrenzungsschicht aufgebracht wird, in einem dritten Schritt elektrisch leitfähiges Material aufgebracht und zusammen mit einer oberseitigen Isolationsschicht (11) zu Wortleitungen (2) strukturiert wird, die quer zu den STI-Isolationen (1) parallel im Abstand zueinander verlaufen, in einem vierten Schritt die Wortleitungen (2) seitlich elektrisch isoliert werden und Source-/Drain-Bereiche (15) durch Einbringen von Dotierstoff zwischen den STI-Isolationen (1) und den Wortleitungen (2) hergestellt werden, dadurch gekennzeichnet, dass in einem fünften Schritt in Zwischenräume zwischen den Wortleitungen (2) elektrisch leitfähiges Material eingebracht und unter Verwendung einer Maske (6) derart teilweise entfernt wird, dass restliche Anteile (7) des elektrisch leitfähigen Materiales jeweils einen Abschnitt des betreffenden Zwischenraumes auffüllen und einen elektrischen Kontakt zu jeweils mindestens einem der Source-/Drain-Bereiche (15) herstellen.
Verfahren nach Anspruch 1, bei dem in einem sechsten Schritt in Zwischenräume zwischen den Wortleitungen (2) und den restlichen Anteilen (7) des elektrisch leitfähigen Materiales jeweils dielektrisches Material eingebracht wird.
Verfahren nach Anspruch 2, bei dem in dem fünften Schritt die restlichen Anteile des elektrisch leitfähigen Materiales so angeordnet werden, dass gemäß einer fortlaufenden Nummerierung der Source-/Drain-Bereiche (15) längs einer jeweiligen Wortleitung (2), bei der die Source-/Drain-Bereiche (19), die nicht auf verschiedenen Seiten einer STI-Isolation (1) angeordnet sind, jeweils dieselbe Nummer erhalten, a) auf einer Seite der Wortleitung (2) jeweils ein geradzahlig nummerierter Source-/Drain-Bereich mit dem in dieser Nummerierung folgenden, ungeradzahlig nummerierten Source-/Drain-Bereich elektrisch leitend verbunden wird und b) auf der gegenüberliegenden Seite dieser Wortleitung (2) jeweils ein ungeradzahlig nummerierter Source-/Drain-Bereich mit dem in dieser Nummerierung folgenden, geradzahlig nummerierten Source-/Drain-Bereich elektrisch leitend verbunden wird.
Verfahren nach Anspruch 3, bei dem in einem siebten Schritt elektrisch leitfähiges Material streifenförmig zur Ausbildung von parallel im Abstand zueinander und quer zu den Wortleitungen (2) angeordneten Bitleitungen (4) aufgebracht und mit dem in dem fünften Schritt eingebrachten elektrisch leitfähigen Material so kontaktiert wird, dass eine jeweilige Bitleitung (4) mit den längs der Bitleitung aufeinanderfolgend jeweils in übernächsten Zwischenräumen zwischen den Wortleitungen vorhandenen Anteilen dieses elektrisch leitfähigen Materials elektrisch leitend verbunden wird.
Verfahren nach einem der Ansprüche 1 bis 4, bei dem in dem zweiten Schritt eine Oxidschicht als erste Begrenzungsschicht, eine Nitridschicht als Speicherschicht und eine Oxidschicht als zweite Begrenzungsschicht hergestellt werden.
Verfahren nach einem der Ansprüche 1 bis 5, bei dem in dem dritten Schritt das elektrisch leitfähige Material und die Isolationsschicht (11) zusätzlich zu Anteilen einer Alignmentmarke (12) strukturiert werden und in dem fünften Schritt das elektrisch leitfähige Material auch zu weiteren Anteilen der Alignmentmarke strukturiert wird.
Verfahren nach Anspruch 6, bei dem in dem dritten Schritt die Anteile der Alignmentmarke (12) als Markenberandung (13) strukturiert werden und in dem fünften Schritt das elektrisch leitfähige Material als Füllung (14) in ein von der Markenberandung (13) umgebenes Volumen eingebracht wird.
Verfahren nach einem der Ansprüche 1 bis 7, bei dem in dem fünften Schritt Wolfram als elektrisch leitfähiges Material eingebracht wird.
Halbleitersubstrat oder Wafer, bei dem auf einer Oberseite eine Struktur zur Ausbildung eines Halbleiterbauelementes vorhanden ist, die ein elektrisch leitfähiges Material umfasst, und dieses elektrisch leitfähige Material außerdem zumindest einen Anteil mindestens einer Alignmentmarke (12) bildet.
Halbleitersubstrat oder Wafer nach Anspruch 9, bei dem das elektrisch leitfähige Material Wolfram ist.