DE102006024734B3

DE102006024734B3 - Verfahren zum Herstellen eines Speicherzellenarrays

Info

Publication number: DE102006024734B3
Application number: DE102006024734A
Authority: DE
Inventors: Martin Roessiger
Original assignee: Qimonda AG
Current assignee: Qimonda AG
Priority date: 2006-05-26
Filing date: 2006-05-26
Publication date: 2008-01-10
Anticipated expiration: 2026-05-27

Abstract

Es wird ein Verfahren zum Herstellen eines Ausrichtungsfilms mit den folgenden Schritten angegeben: Bereitstellen eines Halbleitersubstrats mit einer Oberfläche; Ausbilden mehrerer erster Leitungen, die entlang einer ersten Richtung verlaufen; Herstellen mehrerer zweiter Leitungen über den ersten Leitungen, wobei die zweiten Leitungen in einer zweiten Richtung verlaufen, die die erste Richtung schneidet; Ausbilden einer Anzahl von Speicherzellen, von denen jede zumindest teilweise im Halbleitersubstrat ausgebildet ist und wobei auf jede durch Adressieren entsprechender der ersten und zweiten Leitungen zugegriffen werden kann; Entfernen mindestens einer der zweiten Leitungen, um dadurch einen geöffneten Abschnitt auszubilden, der sich in der zweiten Richtung erstreckt; Einfüllen eines Opfermaterials in den geöffneten Abschnitt; Anbringen einer ersten Hartmaskenschicht; Strukturieren der ersten Hartmaskenschicht, um ein Linien/Zwischenräume-Muster so auszubilden, dass Abschnitte des Opfermaterials freigelegt sind; Ätzen der freigelegten Abschnitte des Opfermaterials auf selektive Weise in Bezug auf die erste Hartmaskenschicht, um dadurch Kontaktöffnungen auszubilden; Einfüllen eines leitenden Materials in die Kontaktöffnungen; und Anbringen einer Anzahl dritter Leitungen, ...

Description

Ein Halbleiter-Speicherzellenarray verfügt im Allgemeinen über eine Vielzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind. Darüber hinaus verfügt ein derartiges Speicherzellenarray über eine Vielzahl von Bitleitungen und eine Vielzahl von Wortleitungen. Beispielsweise sind die Gateelektroden von Zeilen von Speicherzellentransistoren durch Wortleitungen verbunden, durch die die Speicherzellen adressiert werden.
Ein Beispiel eines nichtflüchtigen Speicherbauteils beruht auf der NROM-Technologie. Die 1 zeigt eine Schnittansicht einer NROM-Zelle entlang einer Linie III-III, wie sie in der 3 dargestellt ist. Bei dieser NROM-Zelle handelt es sich um einen n-Kanal-MOSFET, bei dem das Gatedielektrikum durch einen Speicherschichtstapel 21 ersetzt ist. Wie es in der 1 dargestellt ist, ist der Speicherschichtstapel 21 über einem Kanal 25 und unter der Gateelektrode 24 angeordnet. Die Speicherstapelschicht 21 verfügt über eine Siliciumnitridschicht 212, die die Ladung speichert, und zwei isolierende Siliciumdioxidschichten 211, 213, die die Siliciumnitridschicht 212 einbetten. Die Siliciumdioxidschichten 211, 213 verfügen über eine Dicke über 2 nm, um jedes direkte Tunneln zu vermeiden. Bei der in der 1 dargestellten NROM-Zelle werden zwei Ladungen 23 an jedem der Ränder gespeichert, die sich benachbart zu den n-dotierten Source/Drain-Bereichen 41, 42 befinden.
Bei einem Speicherzellenarray mit einer Vielzahl von Speicherzellen, entsprechend der in der 1 dargestellten Art, sind die Bitleitungen als dotierte Abschnitte 41, 42 realisiert. Anders gesagt, bilden Segmente der Bitleitungen den ersten und zweiten Source/Drain-Bereich 41, 42 einer entsprechenden Speicherzelle. Darüber hinaus bilden die Wortleitungen die Gateelektrode 24 einer entsprechenden Speicherzelle. Die NROM-Zelle wird beispielsweise durch Injektion heißer Elektronen in den Kanal (CHE) programmiert, wohingegen das Löschen durch ein durch heiße Löcher gefördertes Tunneln (HHET = Hot Hole Enhanced Tunnelling) dadurch erfolgt, dass geeignete Spannungen an die entsprechenden Bitleitungen bzw. Wortleitungen angelegt werden. Aufgrund der in der Ladungspeicherschicht festgehaltenen Ladung ändert sich die Schwellenspannung des Transistors. Durch Anlegen geeigneter Spannungen an die entsprechenden Wortleitungen und Bitleitungen wird die veränderte Schwellenspannung, und damit die gespeicherte Information, erfasst.
Da – wie oben beschrieben – die Bitleitungen als n-dotierte Substratabschnitte realisiert sind, entsteht das Problem, dass der Widerstand der Bitleitungen vergleichsweise hoch ist. Demgemäß werden im Allgemeinen metallische Bitleitungen (in dieser Zeichnung nicht dargestellt) angebracht, wobei sie in einer höheren Metallisierungsschicht über dem Halbleitersubstrat 1 und den Gateelektroden 24 angebracht werden. Jede einzelne Bitleitung ist mit vorgegebenen Abständen durch einen Bitleitungskontakt mit der tragenden metallischen Bitleitung verbunden.
Ein Speicherzellenarray mit einer solchen Anordnung von Wort- und Bitleitungen ist in der US 6 717 207 B2 beschrieben.
Herkömmlicherweise wurden diese Bitleitungskontakte dadurch hergestellt, dass vorbestimmte Wortleitungen entfernt wurden und ein Bitleitungskontakt unter Verwendung einer Maske mit einem Lochmuster zum Definieren einer Kontaktöffnung an einer vorbestimmten Position des Bereichs mit entfernter Wortleitung hergestellt wurde. Im letztgenannten Prozessschritt wird die Kontaktöffnung mit einem leitenden Material gefüllt, gefolgt vom Schritt des Anbringens der tragenden Bitleitungen, die aus einem Metall hergestellt werden. Die tragenden Bitleitungen stehen mit der leitenden Füllung der Kontaktöffnung in Kontakt.
Der Erfindung liegt die Aufgabe zugrunde, ein einfaches und zuverlässiges Verfahren zum Herstellen eines Speicherzellenarrays zu schaffen.
Diese Aufgabe ist durch das Verfahren gemäß dem beigefügten Anspruch 1 gelöst.
Beim erfindungsgemäßen Verfahren wird die erste Hartmaskenschicht strukturiert, um ein Linien/Zwischenräume-Muster zu erzeugen. Beispielsweise kann dies dadurch bewerkstelligt werden, dass eine Fotoresistschicht unter Verwendung einer Fotomaske mit einem Linien/Zwischenräume-Muster strukturiert wird. Nach einem entsprechenden Entwickeln des Fotoresistmaterials wird das Linien/Zwischenräume-Muster durch einen geeigneten Ätzschritt in die erste Hartmaskenschicht transferiert. Als Alternative kann die Fotoresistschicht unter Verwendung einer Fotomaske mit einem Muster mit länglichen Löchern strukturiert werden, so dass in der Fotoresistschicht Sektionen eines Linien/Zwischenräume-Musters erzeugt werden. Beispielsweise kann das Muster mit länglichen Löchern über ein Verhältnis der Lochlänge zur Lochweite von ungefähr 5:1 bis 1000:1, insbesondere 9:1 bis 500:1 verfügen.
Die Begriffe "erste" und "zweite" Hartmaskenschicht, wie sie beispielsweise im Anspruch 2 verwendet sind, legen keinerlei Reihenfolge fest, mit der diese Hartmaskenschichten abzuscheiden sind. Diese Begriffe werden nur dazu verwendet, diese Schichten voneinander zu unterscheiden.
Es ist besonders bevorzugt, dass die erste und die zweite Hartmaskenschicht aus demselben Material hergestellt werden.
Jedoch können beliebige erste und zweite Hartmaskenschichten verwendet werden. Das verwendete Opfermaterial sollte jedoch ein solches sein, das selektiv in Bezug auf das Material der ersten und der zweiten Hartmaskenschicht geätzt werden kann. Außerdem sollte das Material der zweiten Leitungen ein solches sein, das selektiv in Bezug auf die zweite Hartmaskenschicht geätzt werden kann. Beispielsweise kann das Material der ersten Hartmaske Siliciumnitrid sein. Darüber hinaus kann das Opfermaterial Siliciumdioxid sein.
Beispielsweise entsprechen die ersten Leitungen Bitleitungen, und die zweiten Leitungen entsprechen Wortleitungen eines Speicherzellenarrays.
Gemäß einer bevorzugten Ausführungsform verfügt jede der Speicherzellen über einen Transistor mit einem ersten und einem zweiten Source/Drain-Bereich, einem Kanal, einer Gateelektrode und einer Speicherschicht, die zwischen dem Kanal und der Gateelektrode angeordnet ist. Insbesondere kann sowohl der erste als auch der zweite Source/Drain-Bereich einen Teil einer entsprechenden ersten Leitung bilden, und jede Gateelektrode kann einen Teil einer entsprechenden zweiten Leitung bilden.
Bei einer besonders bevorzugten Ausführungsform des Verfahrens gemäß dem Anspruch 7 ist es bevorzugt, dass die Bitleitungsmaske zum Strukturieren der ersten Hartmaskenschicht verwendet wird, um das Linien/Zwischenräume-Muster auszubilden. Dadurch wird der spezielle Vorteil erzielt, dass keine zusätzliche Maske zum Ausbilden der Kontaktöffnungen erforderlich ist. Darüber hinaus kann aufgrund der Verwendung derselben Maske und desselben Beleuchtungsschemas die Überlappung der Kontaktöffnungen und der Bitleitungen verbessert werden.
Die Erfindung wird anhand der folgenden detaillierten Beschreibung spezieller Ausführungsformen der Erfindung, unter Bezugnahme auf die Zeichnungen, in denen gleiche Bezugszahlen gleiche Komponenten kennzeichnen, besser verständlich.
1 zeigt eine Schnittansicht einer NROM-Zelle;
2 zeigt eine Draufsicht eines Substrats mit implantierten Bitleitungen;
3 zeigt eine Draufsicht eines Substrats mit implantierten Bitleitungen sowie strukturierten Wortleitungen;
4 zeigt eine Draufsicht des in der 3 dargestellten Substrats nach dem Entfernen ausgewählter Wortleitungen;
5A zeigt eine Schnittansicht des in der 4 dargestellten Substrats;
5B zeigt eine andere Schnittansicht des in der 4 dargestellten Substrats;
6A zeigt eine Schnittansicht eines Substrats nach dem Ausführen eines weiteren Bearbeitungsschritts;
6B zeigt eine andere Schnittansicht des Substrats nach dem Ausführen noch eines anderen Bearbeitungsschritts;
6C zeigt eine andere Schnittansicht des Substrats;
6D zeigt eine andere Schnittansicht des Substrats;
7A zeigt eine Draufsicht des in der 6 dargestellten Substrats;
7B zeigt eine Draufsicht des Substrats gemäß einer weiteren Ausführungsform;
8A zeigt eine Schnittansicht des Substrats nach dem Ausführen eines anderen Bearbeitungsschritts;
8B zeigt eine andere Schnittansicht des Substrats;
9 zeigt eine Schnittansicht des Substrats nach dem Ausführen eines weiteren Bearbeitungsschritts;
10 zeigt eine Draufsicht des sich ergebenden Speicherzellenarrays.
Die Schnittansichten gelten für verschiedene Schnittrichtungen, wie sie beispielsweise aus den 3, 4, 7 und 10 erkennbar sind.
Der Ausgangspunkt zum Ausführen des Verfahrens gemäß der Ausführungsform der Erfindung ist ein Halbleitersubstrat, insbesondere ein Siliciumsubstrat, das vorzugsweise p-dotiert ist. In einem ersten Schritt wird ein Speicherschichtstapel abgeschieden, der aus einer ersten SiO₂-Schicht mit einer Dicke von 1,5 bis 10 nm, einer Si₃N₄-Schicht mit einer Dicke von 2 bis 15 nm, gefolgt von einer zweiten SiO₂-Schicht mit einer Dicke von 5 bis 15 nm besteht. Danach wird der Speicherschichtstapel strukturiert, um Linien zu bilden. Die Linien werden mit einer Schutzschicht bedeckt, und es werden an die Seitennde der Linien des Speicherschichtstapels angrenzende Abstandshalter hergestellt. In einem nächsten Schritt werden erste und zweite Source/Drain-Bereiche durch Ausführen eines Ionenimplantati onsschrites definiert. Insbesondere wird ein Fotoresistmaterial unter Verwendung einer Maske mit einem Linien/Zwischenräume-Muster abgeschieden und strukturiert, so dass auch das sich ergebende Fotoresistmuster ein Linien/Zwischenräume-Muster ist. Dann wird ein Ionenimplantationsschritt unter Verwendung von n-Dotierstoffen ausgeführt, um die ersten und zweiten Source/Drain-Bereiche 41, 42 bzw. Bitleitungen 4 auszubilden. Insbesondere werden die n-Dotierstoffe in die frei gelegten Substratabschnitte, d. h. die Zwischenräume zwischen benachbarten Linien des Fotoresistmaterials implantiert.
In der 2 ist eine Draufsicht mit der sich ergebenden Struktur dargestellt, aus der mehrere Bitleitungen 4 erkennbar sind, die zumindest teilweise in einem Halbleitersubstrat 1 ausgebildet sind. Beispielsweise verfügen die Bitleitungen 4 über eine Breite von unter 150 nm, insbesondere unter 100 nm, beispielsweise unter 80 nm, und sie verfügen über einen Abstand von unter 150 nm, insbesondere unter 100 nm, beispielsweise unter 80 nm zueinander. Die Breite der Bitleitungen 4 kann dem Abstand zwischen benachbarten Bitleitungen entsprechen oder davon verschieden sein.
Im nächsten Schritt wird ein Bitleitungsoxid angebracht, um einen Siliciumdioxid-Abscheidungsschritt auszuführen, dem ein Schritt zum Abscheiden eines Wortleitungs-Schichtstapels folgt. Beispielsweise kann der Wortleitungs-Schichtstapel über eine Wolframschicht mit einer Dicke von ungefähr 60 nm, gefolgt von einer Siliciumdioxidschicht mit einer Dicke von ungefähr 120 nm verfügen. Die Siliciumdioxidschicht wird beispielsweise durch ein chemisches Dampfabscheidungsverfahren unter Verwendung von TEOS (Tetraethylorthosilicat) als Ausgangsmaterial hergestellt.
Die Siliciumdioxidschicht kann als Deckschicht für die herzustellenden Wortleitungen dienen. In einem nächsten Schritt wird der Wortleitungs-Schichtstapel unter Verwendung einer Maske mit einem Linien/Zwischenräume-Muster strukturiert, um einzelne Wortleitungen 2 auszubilden. Die sich ergebende Struktur ist in der 3 dargestellt.
Insbesondere werden, wie es erkennbar ist, mehrere Bitleitungen 4 hergestellt, die sich in einer ersten Richtung erstrecken, und es werden mehrere Wortleitungen 2 hergestellt, die sich in einer zweiten Richtung erstrecken, die orthogonal zur ersten Richtung verläuft. Die Breite jeder der Wortleitungen beträgt ungefähr unter 150 nm, insbesondere unter 100 nm, und beispielsweise unter 80 nm. In ähnlicher Weise kann der Abstand zwischen benachbarten Wortleitungen ungefähr unter 150 nm, insbesondere unter 100 nm und beispielsweise unter 80 nm betragen. Die Breite jeder der Wortleitungen kann dem Abstand zwischen benachbarten Wortleitungen entsprechen oder davon verschieden sein.
In einem nächsten Schritt wird eine untere Siliciumnitrid-Hartmaskenschicht 51 mit einer Dicke von ungefähr 30 bis 100 nm abgeschieden. Sie wird so strukturiert, dass eine Öffnung gebildet wird, durch die mindestens eine der Wortleitungen frei gelegt ist. Demgemäß ist ein Wortleitungs-Entfernungsbereich 52 gebildet. In einem nächsten Schritt wird ein Ätzen ausgeführt, um die frei gelegte, mindestens eine Wortleitung vollständig zu entfernen. Im Ergebnis wird die in der 4 dargestellte Struktur erhalten.
Wie es erkennbar ist, wird eine ausgewählte der Wortleitungen 3 entfernt, um dadurch zwischen benachbarten Abschnitten der Siliciumnitrid-Hartmaskenschicht 51 einen offenen Abschnitt 53 auszubilden. Die 5A zeigt eine Schnittansicht des erhal tenen Substrats entlang einer in der 4 erkennbaren Linie I-I. Gemäß der 5A wird im Oberflächenabschnitt des Halbleitersubstrats 1 ein erster oder zweiter Source/Drain-Bereich 41, 42 ausgebildet. Insbesondere liegt der erste oder zweite Source/Drain-Bereich 41, 42 benachbart zur Oberfläche 10 des Substrats. Mehrere Wortleitungen 2 werden orthogonal in Bezug auf die Zeichnungsebene angeordnet. Benachbarte Wortleitungen 2 werden durch eine Einebnungsschicht 54 aus einem isolierenden Material wie BPSG oder anderen Materialien gegeneinander isoliert. Auf der Einebnungsschicht 54 wird eine Siliciumnitrid-Hartmaskenschicht 51 abgeschieden, die strukturiert wird, um einen geöffneten Abschnitt 53 auszubilden. Aufgrund dieses geöffneten Abschnitts 53 ist ein Teil des Halbleitersubstrats frei gelegt.
Die 5B zeigt eine Schnittansicht des Substrats entlang einer in der 4 erkennbaren Linie II-II. Insbesondere ist diese Schnittansicht entlang einer Wortleitung 2 aufgenommen. Wie es erkennbar ist, sind vergrabene Bitleitungen 4 orthogonal in Bezug auf die Zeichnungsebene ausgebildet. Diese vergrabenen Bitleitungen 4 wirken als erste und zweite Source/Drain-Bereiche auszubildender Speichertransistoren. An der Oberseite des Substrats 10 wird die Wortleitung 2 hergestellt, gefolgt vom Herstellen der Einebnungsschicht 54, auf deren Oberseite die Siliciumnitrid-Hartmaske 51 ausgebildet wird.
In einem nächsten Schritt wird ein Opfermaterial wie Siliciumnitrid 55 in den geöffneten Abschnitt 53 gefüllt. Beispielsweise kann eine Siliciumdioxidschicht abgeschieden werden, gefolgt von einem CMP (chemisch-mechanisches Polieren)-Schritt oder einem Rückätzschritt, so dass im Ergebnis eine eingeebnete Oberfläche erhalten wird. Die sich ergebende Struktur ist in der 6A dargestellt, die eine Schnittansicht entlang einer Linie I-I zeigt. Wie erkennbar, ist der geöffnete Ab schnitt 53 vollständig mit dem Siliciumdioxidmaterial 55 gefüllt. In folgenden Schritten wird eine oberste Hartmaskenschicht 56, die erneut aus Siliciumnitrid hergestellt werden kann, auf der sich ergebenden Oberfläche abgeschieden, worauf ein Strukturierungsschritt folgt. Die oberste Hartmaskenschicht 56 kann über eine Dicke von 30 bis 100 nm verfügen. Insbesondere wird, während des Strukturierungsschritts, ein Fotoresistmaterial, das oben auf dem Siliciumnitrid-Hartmaskenmaterial 56 abgeschieden wird, unter Verwendung einer Maske mit einem Linien/Zwischenräume-Muster strukturiert. Vorteilhafterweise wird in diesem Schritt die Maske mit Linien/Zwischenräume-Muster zum Ausbilden der vergrabenen Bitleitungen 4 verwendet. Die Verwendung dieser speziellen Maske ist von Vorteil, da dadurch eine sehr gute Überlappung erzielt werden kann. Genauer gesagt, ist die Überlappung der Maske in der Richtung der Wortleitungen sehr gut, da dieselbe Maske und dasselbe Beleuchtungsschema verwendet werden, wie sie zum Definieren der Bitleitungen verwendet wurden.
Im Ergebnis wird das Substrat gemäß der in der 6B dargestellten Schnittansicht erhalten. Dabei zeigt die 6B eine Schnittansicht entlang der Linie IV-IV in der 7 entlang benachbarten Bitleitungen. Demgemäß ist in der 6B kein dotierter Bereich 4 erkennbar. Wie dargestellt, wird oben auf der Einebnungsschicht 54 die strukturierte Siliciumnitrid-Hartmaske 51 abgeschieden, gefolgt von der Siliciumnitrid-Hartmaske 56, die in dieser Schnittansicht nicht strukturiert ist. Dann wird der geöffnete Abschnitt 53 vollständig mit dem Opfermaterial 55 gefüllt. In einer Schnittansicht orthogonal zur in der 6B dargestellten Ansicht bildet die Siliciumnitrid-Hartmaske 56 ein Linien/Zwischenräume-Muster. Eine derartige Schnittansicht ist in der 6C dargestellt, die entlang der Linie II-II in der 4 aufgenommen ist. Insbesondere sind die Öffnungen zwischen benachbarten Linien der Siliciumnitridschicht 56 direkt über den vergrabenen Bitleitungen 4 ausgebildet. Die Schnittansicht in der 6C ist entlang einer Wortleitung 2 aufgenommen. Die 6D zeigt eine Schnittansicht entlang einer Linie V-V im Wortleitungs-Entfernungsbereich 52 entlang der Richtung der Wortleitungen. Wie es aus der 6D erkennbar ist, sind die Öffnungen zwischen benachbarten Linien der Siliciumnitrid-Hartmaskenschicht 56 so ausgebildet, dass sie Abschnitte des Opfermaterials 55 frei legen. Darüber hinaus wird, nach dem Abscheiden und Strukturieren der Siliciumnitrid-Hartmaskenschicht 56, in der Schnittansicht zwischen I und I, die in der 6A dargestellte Ansicht erhalten.
Die 7A zeigt eine Draufsicht der sich ergebenden Struktur. Wie es erkennbar ist, ist das Substrat durch die untere Siliciumnitrid-Hartmaskenschicht 51 bedeckt, in der ein geöffneter Abschnitt 53 ausgebildet ist, der wiederum mit dem Siliciumdioxidmaterial 55 gefüllt ist. Außerdem sind, an der Oberseite der sich ergebenden Struktur, Linien der obersten Siliciumnitrid-Hartmaskenschicht 56 ausgebildet. Insbesondere wird die oberste Hartmaskenschicht 56 unter Verwendung einer Maske mit einem Linien/Zwischenräume-Muster strukturiert, beispielsweise mit der Maske, die auch zum Ausbilden der vergrabenen Bitleitungen 4 verwendet wird. Im geöffneten Abschnitt 53 sind kleine Segmente des Siliciumdioxidmaterials 55 frei gelegt.
Die 7 zeigt als eine Alternative eine Draufsicht der Substratoberfläche, wo die oberste Hartmaskenschicht 56 unter Verwendung einer Fotomaske mit einem Muster länglicher Löcher strukturiert wurde. Demgemäß sind Segmente der obersten Hartmaskenschicht 56 über dem geöffneten Abschnitt 53 entfernt.
Im nächsten Schritt erfolgt ein Ätzen des Opfermaterials 55 in selektiver Weise in Bezug auf das Material der obersten und unteren Hartmaskenschicht 51, 56. Dies kann beispielsweise mittels eines Trockenätzverfahrens unter Verwendung eines Gemischs von C₄F₆/Ar/O₂ oder C₄F₈/Ar/O₂ als Ätzgas bewerkstelligt werden. Alternativ kann dies auch durch ein Nassätzen unter Verwendung verdünnter HF bewerkstelligt werden. Auf diese Weise wird die Füllung der Öffnung nur in denjenigen Abschnitten geätzt, die nicht durch irgendwelche Teile der obersten und unteren Hartmaskenschicht 51, 56 bedeckt sind. Demgemäß besteht bei diesem Ätzschritt eine Selbstausrichtung in der Richtung der Bitleitungen, so dass eine gute Überlappung der sich ergebenden Bitleitungskontakte erzielt werden kann. Die 8A zeigt eine Schnittansicht der sich ergebenden Struktur entlang einer Linie I-I nach dem Ausführen dieses Ätzschritts. Wie erkennbar, ist nun das Opfermaterial 55 im Schnitt entlang einer Bitleitung vollständig aus der Öffnung 53 entfernt.
Darüber hinaus wird, in einem Schnitt entlang einer Linie II-II entlang einer Wortleitung, der Ätzvorgang durch die Siliciumnitridschicht 51 gestoppt, so dass keine Änderung gegenüber der 6C besteht.
Außerdem werden, wie es aus der 8B, die entlang der Linie V-V aufgenommen ist, erkennbar ist, Öffnungen 57 so in der Opfer-Siliciumdioxidschicht 55 ausgebildet, dass sie sich zu den vergrabenen Bitleitungen 4 erstrecken. Darüber hinaus ist die sich ergebende Schnittansicht entlang der Linie II-II identisch mit der in der 6C dargestellten, da die Siliciumnitrid-Hartmaskenschicht 51 als Ätzstoppschicht wirkt, so dass in diesem Querschnitt keine Kontaktöffnungen ausgebildet werden.
In den nächsten Schritten wird das Speicherzellenarray auf herkömmliche Weise fertiggestellt. Insbesondere wird ein leitendes Material in die Kontaktöffnungen eingefüllt, um die Bitleitungskontakte auszubilden. Die Oberfläche der sich ergebenden Struktur wird auf eine Weise eingeebnet, wie sie dem Fachmann allgemein bekannt ist. Darüber hinaus wird eine leitende Schicht an der Oberseite des sich ergebenden Substrats abgeschieden und so strukturiert, dass die metallischen Bitleitungen 43 gebildet werden. Insbesondere erstrecken sich dieselben vorzugsweise in der Richtung der vergrabenen Bitleitungen 4. Die sich ergebende Schnittansicht ist in der 9 dargestellt. Wie es aus dieser 9 erkennbar ist, die entlang einer Bitleitung 4 aufgenommen ist, ist nun das leitende Material 58 in den geöffneten Abschnitt eingefüllt. Darüber hinaus ist über der Substratoberfläche in der Richtung der Bitleitung 4 eine metallische Bitleitung 43 angeordnet.
Die 10 zeigt eine Draufsicht der sich ergebenden Struktur. Wie erkennbar, sind metallische Bitleitungen 43 an der Oberseite des Substrats ausgebildet. Im geöffneten Abschnitt 53 sind die metallischen Bitleitungen und die Bitleitungskontakte 58 durch das Opfermaterial 55 gegeneinander isoliert.
Wie es aus der 10 erkennbar ist, entspricht die Anzahl der metallischen Bitleitungen 43 der Anzahl der vergrabenen Bitleitungen 4. Jedoch kann, abhängig vom herzustellenden Speicherbauteil, die Anzahl der metallischen Bitleitungen 43 auch von der Anzahl vergrabener Bitleitungen 4 verschieden sein.

Claims

Verfahren zum Herstellen eines Speicherzellenarrays mit den folgenden Schritten: Bereitstellen eines Halbleitersubstrats (1) mit einer Oberfläche (10); Ausbilden mehrerer erster Leitungen (4), die entlang einer ersten Richtung verlaufen; Herstellen mehrerer zweiter Leitungen (2) über den ersten Leitungen (4), wobei die zweiten Leitungen (2) in einer zweiten Richtung verlaufen, die die erste Richtung schneidet; Ausbilden einer Anzahl von Speicherzellen, von denen jede zumindest teilweise im Halbleitersubstrat (1) ausgebildet ist und wobei auf jede durch Adressieren entsprechender der ersten und zweiten Leitungen (4, 2) zugegriffen werden kann; Entfernen mindestens einer der zweiten Leitungen (2), um dadurch einen geöffneten Abschnitt (53) auszubilden, der sich in der zweiten Richtung erstreckt; Einfüllen eines Opfermaterials (55) in den geöffneten Abschnitt (53); Anbringen einer ersten Hartmaskenschicht (56); Strukturieren der ersten Hartmaskenschicht (56), um ein Linien/Zwischenräume-Muster so auszubilden, dass Abschnitte des Opfermaterials (55) frei gelegt sind; Ätzen der frei gelegten Abschnitte des Opfermaterials (55) auf selektive Weise in Bezug auf die erste Hartmaskenschicht (56), um dadurch Kontaktöffnungen (57) auszubilden; Einfüllen eines leitenden Materials (58) in die Kontaktöffnungen (57); und Anbringen einer Anzahl dritter Leitungen (43), die mit den Kontaktöffnungen (57) verbunden sind.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass zum Entfernen mindestens einer der zweiten Leitungen (2) Folgendes gehört: Anbringen einer zweiten Hartmaskenschicht (51), die die zweiten Leitungen (2) bedeckt; Strukturieren der zweiten Hartmaskenschicht (51) in solcher Weise, dass die mindestens eine der zweiten Leitungen (2) frei gelegt ist; und Ausführen eines Ätzschritts zum Entfernen der mindestens einen der zweiten Leitungen (2).
Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die erste und die zweite Hartmaskenschicht (56, 51) aus demselben Material hergestellt werden.
Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass die ersten Leitungen (4) Bitleitungen entsprechen und die zweiten Leitungen (2) Wortleitungen eines Ausrichtungsfilms entsprechen.
Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass jede der Speicherzellen mit einem Transistor hergestellt wird, der über einen ersten und einen zweiten Source/Drain-Bereich (41, 42), einen Kanal (25), eine Gateelektrode (24) und eine zwischen dem Kanal (25) und der Gateelektrode (24) angeordnete Speicherschicht (21) verfügt.
Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass der erste und der zweite Source/Drain-Bereich (41, 42) so hergestellt werden, dass sie einen Teil einer entsprechenden ersten Leitung (4) bilden, und jede der Gateelektroden (24) so hergestellt wird, dass sie einen Teil einer entsprechenden zweiten Leitung (2) bilden.
Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass zum Herstellen der mehreren ersten Leitungen (4) die folgenden Schritte gehören: Anbringen einer Deckschicht auf der Substratoberfläche (10); Strukturieren der Deckschicht unter Verwendung einer Bitleitungsmaske mit einem Linien/Zwischenräume-Muster, um Linien der Substratoberfläche (10) frei zu legen; und Ausführen eines Ionenimplantationsschritts, um die frei gelegten Linien des Substrats (1) zu dotieren.
Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass die Bitleitungsmaske auch zum Strukturieren der ersten Hartmaskenschicht (56) verwendet wird, um das Linien/Zwischenräume-Muster auszubilden.
Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass als Material der ersten Hartmaskenschicht (56) Siliciumnitrid verwendet wird.
Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass als Opfermaterial (55) Siliciumdioxid verwendet wird.