JP2009105438A - 半導体装置、半導体基板および半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】 第1の導体パターンを含む第1の絶縁膜と、前記第1の絶縁膜上に形成され第2の導体パターンを含む第2の絶縁膜とよりなる積層構造上に、第3の導体パターンを形成する工程を含む半導体装置の製造方法において、前記第1の導体パターンと前記第2の導体パターンとの間の第1の位置ずれ量を計測し、前記第2の導体パターンと前記第3の導体パターンとの間の第2の位置ずれ量を計測し、前記第2の絶縁膜上に前記第3の導体パターンを、エッチングにより形成し、前記第3の導体パターンと前記第1の導体パターンとの間の第3の位置ずれ量を、前記パターニングされた第3の導体パターンと前記第1の絶縁膜中に含まれる位置合わせマークを観察することにより計測し、前記第2の位置ずれ量を前記第1および第3の位置ずれ量に基づいて補正した補正位置ずれ量を求める。
【選択図】 図7
Description
ただしOL(target)は、前記レジストパターンR3露光時における位置ずれ量の修正値、OL(1-2)は、前記レジストパターンR2の露光時における前記位置合わせパターン23Nに対する位置ずれ量、OL(2-3)は前記レジストパターンR3の露光時における位置ずれ量であり、製品となるウェハを処理する前に処理されるパイロットウェハについて求められる。例えば前記パラメータOL(1-2)は、図4(A)の工程において前記開口部R2Bと位置合わせマークパターン23Nとの位置関係を求めることにより得られ、また前記パラメータOL(2-3)は、図6(D),(E)の工程において前記開口部R3Bとくぼみ26aとの間の位置関係を求めることにより得られ、前記パラメータOL(1-3)は図7(F),(G)の工程において前記孤立Alパターン26Bと位置合わせマークパターン23Mとの位置関係を求めることにより得られる。
=OL(2-3)+OL(target)=OL(1-3)−OL(1-2) (2)
以下の表1は、ウェハオフセットOx,Oy、ウェハスケーリングWSx、WSy、ウェハ回転WRx、WRy、チップ倍率CMx,CMy、チップ回転CRx、CRyの各パラメータについて、前記OL(1-2),OL(2-3),OL(1-3),OL(target)を求めた例を示す。
(付記1)
第1の導体パターンを有する第1の絶縁層と、
前記第1の絶縁層上に形成され、第2の導体パターンを有する第2の絶縁層と、
前記第2の絶縁層上に形成された第3の導体パターンと
を含む半導体装置であって、
前記第1の絶縁層には、前記第1の導体パターンの一部により第1の位置合わせマーク部が形成され、
前記第3の導体パターンは、前記第1の位置合わせマークに対応する第2の位置合わせマーク部が形成され、
前記第1および第2の位置合わせマーク部は、前記第1の導体パターンと前記第3の導体パターンとの位置合わせを検出する位置合わせマーク対を形成し、
前記第2の絶縁層中において、前記第2の導体パターンは前記第1の位置合わせマーク部を避けて形成されていることを特徴とする半導体装置。
(付記2)
さらに前記第1の導体パターンの一部は第3の位置合わせマーク部を形成し、前記第2の導体パターンは前記第2の絶縁膜中において、前記第3の位置合わせマーク部に対応する第4の位置合わせマーク部を形成し、前記第3および第4の位置合わせマーク部は、前記第1の導体パターンと前記第2の導体パターンとの位置合わせを検出する別の位置合わせマーク対を形成することを特徴とする付記1記載の半導体装置。
(付記3)
さらに前記第2の絶縁膜は第5の位置合わせマーク部として凹部を有し、前記第3の導体パターンは、前記第2の絶縁膜表面および前記凹部の側壁面を連続して覆い、前記第3の導体パターン中には前記凹部の底面を露出する開口部が、前記第5の位置合わせマーク部に対応する第6の位置合わせマーク部として形成されており、前記第5の位置合わせマークと前記第6の位置合わせマークとは、前記第2の導体パターンと前記第3の導体パターンとの位置合わせを検出するさらに別の位置合わせマーク対を形成することを特徴とする付記2記載の半導体装置。
(付記4)
前記第3の導体パターンは、AlまたはAl合金よりなることを特徴とする付記1または2記載の半導体装置。
(付記5)
前記第1の導体パターンは、CuまたはAlよりなることを特徴とする付記4記載の半導体装置。
(付記6)
前記第2の導体パターンは、Wよりなることを特徴とする付記5記載の半導体装置。
(付記7)
多数の半導体装置がスクライブ領域により画成された領域に形成されている半導体基板であって、
前記多数の半導体装置の各々は、
第1の導体パターンを有する第1の絶縁層と、
前記第1の絶縁層上に形成され、第2の導体パターンを有する第2の絶縁層と、
前記第2の絶縁層上に形成された第3の導体パターンと
を含み、
前記第1の導体パターンは前記スクライブ領域上において、第1の位置合わせマーク部を形成し、
前記第3の導体パターンは前記スクライブ領域上において、前記第1の位置合わせマーク部に対応する第2の位置合わせマーク部を形成し、
前記第1および第2の位置合わせマーク部は前記スクライブ領域上において位置合わせマーク対を形成し、
前記第2の導体パターンは、前記第1の位置合わせマーク部を避けて形成されていることを特徴とする半導体基板。
(付記8)
第1の導体パターンを含む第1の絶縁膜と、前記第1の絶縁膜上に形成され第2の導体パターンを含む第2の絶縁膜とよりなる積層構造上に、第3の導体パターンを形成する工程を含む半導体装置の製造方法であって、
前記第1の導体パターンと前記第2の導体パターンとの間の第1の位置ずれ量を計測する工程と、
前記第2の導体パターンと前記第3の導体パターンとの間の第2の位置ずれ量を計測する工程と、
前記第2の絶縁膜上に前記第3の導体パターンを、エッチングによりパターニングする工程と、
前記第3の導体パターンと前記第1の導体パターンとの間の第3の位置ずれ量を、前記パターニングされた第3の導体パターンと前記第1の絶縁膜中に含まれる位置合わせマークを観察することにより計測する工程と、
前記第2の位置ずれ量を前記第1および第3の位置ずれ量に基づいて補正した補正位置ずれ量を求める工程と
を含むことを特徴とする半導体装置の製造方法。
(付記9)
前記第1〜第3の位置ずれ量は、前記半導体装置の製造に先行して処理されるパイロット基板について求められ、
前記半導体装置の製造時には、前記第3の導体パターンの前記第2の導体パターンに対する位置ずれを、前記補正位置ずれ量により補正することを特徴とする付記8記載の半導体装置の製造方法。
(付記10)
前記第3の導体パターンをエッチングにより形成する工程は、前記第1の導体パターンに対して、前記第2の絶縁膜を透かして位置合わせされる位置合わせマークパターンを形成する工程を含むことを特徴とする付記8または9記載の半導体装置の製造方法。
(付記11)
前記第2の位置ずれ量を計測する工程は、前記第3の導体パターン表面に、前記第2の絶縁膜中に形成された第1の位置合わせ開口部に対応して生じるくぼみと、前記第3の導体パターン中に前記エッチングにより、前記第1の位置合わせ開口部に含まれるように形成された第2の位置合わせ開口部との位置ずれを計測する工程を含むことを特徴とする付記8〜10のうち、いずれか一項記載の半導体装置の製造方法。
21A,22A,23A Cu配線パターン
23M,23N 位置合わせマークパターン
24A ビアホール
24B,24C 位置合わせ開口部
25A Wプラグ
25B,25C W膜
26 Al膜
26a くぼみ
26A,26B Alパターン
100 半導体ウェハ
101 チップ領域
102 スクライブ領域
Claims (4)
- 第1の導体パターンを含む第1の絶縁膜と、前記第1の絶縁膜上に形成され第2の導体パターンを含む第2の絶縁膜とよりなる積層構造上に、第3の導体パターンを形成する工程を含む半導体装置の製造方法であって、
前記第1の導体パターンと前記第2の導体パターンとの間の第1の位置ずれ量を計測する工程と、
前記第2の導体パターンと前記第3の導体パターンとの間の第2の位置ずれ量を計測する工程と、
前記第2の絶縁膜上に前記第3の導体パターンを、エッチングによりパターニングする工程と、
前記第3の導体パターンと前記第1の導体パターンとの間の第3の位置ずれ量を、前記パターニングされた第3の導体パターンと前記第1の絶縁膜中に含まれる位置合わせマークを観察することにより計測する工程と、
前記第2の位置ずれ量を前記第1および第3の位置ずれ量に基づいて補正した補正位置ずれ量を求める工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記第1〜第3の位置ずれ量は、前記半導体装置の製造に先行して処理されるパイロット基板について求められ、
前記半導体装置の製造時には、前記第3の導体パターンの前記第2の導体パターンに対する位置ずれを、前記補正位置ずれ量により補正することを特徴とする請求項1記載の半導体装置の製造方法。 - 前記第3の導体パターンをエッチングにより形成する工程は、前記第1の導体パターンに対して、前記第2の絶縁膜を透かして位置合わせされる位置合わせマークパターンを形成する工程を含むことを特徴とする請求項1または2記載の半導体装置の製造方法。
- 前記第2の位置ずれ量を計測する工程は、前記第3の導体パターン表面に、前記第2の絶縁膜中に形成された第1の位置合わせ開口部に対応して生じるくぼみと、前記第3の導体パターン中に前記エッチングにより、前記第1の位置合わせ開口部に含まれるように形成された第2の位置合わせ開口部との位置ずれを計測する工程を含むことを特徴とする請求項1〜3のうち、いずれか一項記載の半導体装置の製造方法。
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