JP2009105438A - 半導体装置、半導体基板および半導体装置の製造方法 - Google Patents

Abstract

【課題】 多層構造を有する半導体装置の製造において、簡単に正確な層間位置合わせを実現する。
【解決手段】 第１の導体パターンを含む第１の絶縁膜と、前記第１の絶縁膜上に形成され第２の導体パターンを含む第２の絶縁膜とよりなる積層構造上に、第３の導体パターンを形成する工程を含む半導体装置の製造方法において、前記第１の導体パターンと前記第２の導体パターンとの間の第１の位置ずれ量を計測し、前記第２の導体パターンと前記第３の導体パターンとの間の第２の位置ずれ量を計測し、前記第２の絶縁膜上に前記第３の導体パターンを、エッチングにより形成し、前記第３の導体パターンと前記第１の導体パターンとの間の第３の位置ずれ量を、前記パターニングされた第３の導体パターンと前記第１の絶縁膜中に含まれる位置合わせマークを観察することにより計測し、前記第２の位置ずれ量を前記第１および第３の位置ずれ量に基づいて補正した補正位置ずれ量を求める。
【選択図】 図７

Description

本発明は一般に半導体装置の製造に係り、特に投影露光装置の位置合わせ技術に関する。

半導体装置の高速化および多機能化の要求に伴い、今日ではシリコンウェハなど、半導体ウェハ表面に形成されるパターンは非常に微細化している。これに伴って、フォトリソグラフィ工程、特に投影露光装置を使った半導体基板の露光工程において、非常に高精度の位置合わせが要求されるようになっている。

一般に半導体装置はトランジスタなどの活性素子を担持する半導体基板と、かかる半導体基板上に形成された複数の配線層とを含み、各々の配線層は層間絶縁膜と、前記層間絶縁膜中に埋設された配線パターンとより構成されている。

このような半導体装置を形成する場合、上下の配線層の位置合わせのため、位置合わせマークが使われる。
特開２０００−２６０７０２号公報 特開２００２−２８９５０７号公報 特開平６−２９１８３号公報

図１（Ａ），（Ｂ）は、多層配線構造を有する半導体装置の製造において行われている、位置合わせマークを使った位置合わせの例を示す、それぞれ平面図および断面図である。

まず図１（Ｂ）の断面図を参照するに、図示の例では多層配線構造は層間絶縁膜１１〜１４の積層より構成されており、前記層間絶縁膜１１中にはＣｕ配線パターン１１Ａが、前記層間絶縁膜１２中にはＣｕなどのコンタクトプラグ１２Ａが、前記層間絶縁膜１３中にはＣｕ配線パターン１３Ａが、さらに前記層間絶縁膜１４中にはＷコンタクトプラグ１４Ａがそれぞれ形成されており、図１（Ａ），（Ｂ）の状態では前記層間絶縁膜１４上に形成されたＡｌ層を、レジストパターンＲ１をマスクにパターニングしようとしている。

前記層間絶縁膜１１中には位置合わせマークパターン１１Ｍが、また前記層間絶縁膜１２中には位置合わせマークパターン１２Ｍが、それぞれＣｕ配線パターン１１ＡおよびＣｕプラグ１２Ａと同時に形成されており、前記位置合わせマークパターン１１Ｍを使うことにより、前記Ｃｕ配線パターン１１ＡとＣｕプラグ１２Ａとが位置合わせされている。同様に位置合わせマーク１２Ｍを使うことによりＣｕプラグ１２ＡとＣｕ配線パターン１３Ａとが位置合わせされており、位置合わせマーク１３Ｍを使うことにより、Ｗプラグ１４ＡがＣｕ配線パターン１３Ａに対して位置合わせされている。

前記Ｃｕ配線パターン１１Ａ，１３Ａ、あるいはＣｕプラグ１２ＡおよびＷプラグ１４Ａを形成する場合には、光学的に透明な層間絶縁膜１１〜１４上にエッチングマスクとしてレジストパターンを形成し、前記レジストパターンの整合を前記パターニングしようとしている層間絶縁膜の下の層間絶縁膜中に形成された位置合わせマークを使って確認・修正することができる。

このように図１（Ｂ）の構造は、直前層のパターンに対して次の層のパターンを位置合わせすることで形成されているが、あるいはまた位置合わせ精度についての要求が厳しい特定の層についてのみ位置合わせすることで形成されているが、最近の超微細化パターンを有する半導体装置の製造においては、位置合わせ精度を向上させるため、位置合わせ精度についての要求が厳しい複数の層に対して位置合わせを行う技術も提案されている。

ところで、図１（Ｂ）の工程では最上層の層間絶縁膜１４上に堆積したＡｌあるいはＡｌ合金膜１５（以下Ａｌ膜と記す）を前記レジストパターンＲ１によりパターニングしようとしており、このため層間絶縁膜１４あるいは１３中に形成された位置合わせマークパターンを光学的に認識することは、図１（Ａ）にも示すように、間に前記Ａｌ膜１５が存在するため不可能である。

このため、図１（Ｂ）の例では前記層間絶縁膜１４中に位置合わせマーク１４Ｍとして凹部を前記コンタクトプラグ１４Ａのコンタクトホールと同時に形成しており、前記Ａｌ膜１５の表面に前記位置合わせマーク１４Ｍに対応して形成される凹部を観察することで、レジストパターンＲ１と位置合わせマーク１４Ｍとの位置合わせを行っている。

しかし、Ａｌ膜１５は一般にスパッタリングにより形成され、このような凹部１４Ｍを充填する場合に、スパッタターゲットに対する位置関係如何により、Ａｌ膜１５による凹部１４Ｍの充填が図示の例にあるように非対称になることがあり、このような場合、図１（Ａ）に示すように検出された凹部の中央部にレジストパターンＲ１を形成しても、前記位置合わせマーク１４Ｍに対しては大きく位置ずれしてしまうおそれがある。この場合、当然ながら前記レジストパターンＲ１を使って形成されるＡｌ配線パターンはＷプラグ１４Ａに対して位置ずれしてしまう。

この問題を解決するため、特開平２００２−２８９５０７号公報には、図２（Ａ），（Ｂ）に示すように前記Ａｌ膜１５をレジストパターンＲ１によりパターニングして前記マークパターン１４Ｍを構成する凹部を露出し、かかる凹部１４Ｍと、前記Ａｌ膜１５のパターニングの結果前記凹部１４Ｍに形成されるＡｌパターン１５Ｍとを計測することにより、図１（Ａ）のような状況において誤った位置合わせが生じる危険を回避する技術が提案されている。ただし図２（Ａ），（Ｂ）中、先に説明した部分には同一の参照符号を付し、説明を省略する。

しかし、このようにＡｌ膜１５を前記凹部１４Ｍにおいてパターニングした場合、凹部１４Ｍの内壁面に沿ってＡｌ膜１５の残渣１５Ｘが残留し、その結果、このような位置合わせマークパターンを図３（Ａ）中、Ａ−Ａ‘に沿って走査した場合、図３（Ｂ）に示すようなパターンエッジにおいてノイズの多い計測結果が得られ、正確な位置合わせは困難である。また、このような位置合わせマーク１５Ｍの側壁面に残留したＡｌ膜１５Ｘは、パターニング後のウエット洗浄処理などで脱落した場合、配線の短絡等の問題を引き起こすおそれがある。

なお、図２（Ｂ）の構造では、前記Ａｌ膜１５がパターニングされているため、図２（Ａ）に示すように前記層間絶縁膜１３，１４を透かして、前記層間絶縁膜１１中に形成されたマークパターン１１Ｍおよび層間絶縁膜１２中に形成されたマークパターン１２Ｍが見えている。しかし、このような従来の方法では、前記Ａｌ膜１５をパターニングして形成したＡｌパターンにおいて、前記位置合わせマークパターン１１Ｍあるいは１２Ｍと対比されるパターンが形成されていないため、かかるＡｌパターンの、位置合わせマークパターン１１Ｍあるいは１２Ｍに対する精度の高い位置合わせは困難である。

本発明は一の観点において、第１の導体パターンを有する第１の絶縁層と、前記第1の絶縁層上に形成され、第２の導体パターンを有する第２の絶縁層と、前記第２の絶縁層上に形成された第３の導体パターンとを含む半導体装置であって、前記第１の絶縁層には、前記第１の導体パターンの一部により第１の位置合わせマーク部が形成され、前記第３の導体パターンは、前記第１の位置合わせマークに対応する第２の位置合わせマーク部が形成され、前記第１および第２の位置合わせマーク部は、前記第１の導体パターンと前記第３の導体パターンとの位置合わせを検出する位置合わせマーク対を形成し、前記第２の絶縁層中において、前記第２の導体パターンは前記第１の位置合わせマーク部を避けて形成されていることを特徴とする半導体装置を提供する。

本発明は他の観点において、多数の半導体装置がスクライブ領域により画成された領域に形成されている半導体基板であって、前記多数の半導体装置の各々は、第１の導体パターンを有する第１の絶縁層と、前記第1の絶縁層上に形成され、第２の導体パターンを有する第２の絶縁層と、前記第２の絶縁層上に形成された第３の導体パターンとを含み、前記第１の導体パターンは前記スクライブ領域上において、第１の位置合わせマーク部を形成し、前記第３の導体パターンは前記スクライブ領域上において、前記第１の位置合わせマーク部に対応する第２の位置合わせマーク部を形成し、前記第１および第２の位置合わせマーク部は前記スクライブ領域上において位置合わせマーク対を形成し、前記第２の導体パターンは、前記第１の位置合わせマーク部を避けて形成されていることを特徴とする半導体基板を提供する。

さらに本発明は他の観点において、第１の導体パターンを含む第１の絶縁膜と、前記第１の絶縁膜上に形成され第２の導体パターンを含む第２の絶縁膜とよりなる積層構造上に、第３の導体パターンを形成する工程を含む半導体装置の製造方法であって、前記第１の導体パターンと前記第２の導体パターンとの間の第１の位置ずれ量を計測する工程と、前記第２の導体パターンと前記第３の導体パターンとの間の第２の位置ずれ量を計測する工程と、前記第２の絶縁膜上に前記第３の導体パターンを、エッチングによりパターニングする工程と、前記第３の導体パターンと前記第１の導体パターンとの間の第３の位置ずれ量を、前記パターニングされた第３の導体パターンと前記第１の絶縁膜中に含まれる位置合わせマークを観察することにより計測する工程と、前記第２の位置ずれ量を前記第１および第３の位置ずれ量に基づいて補正した補正位置ずれ量を求める工程とを含むことを特徴とする半導体装置の製造方法を提供する。

本発明によれば、第３の導体パターンを第１の導体パターンに対して、第２の絶縁膜を透かして直接的に位置合わせすることができ、これにより、第２の導体パターンと第３の導体パターンとの位置合わせにおいて生じやすい誤った位置合わせを修正することが可能になる。また本発明では、第２の導体パターンと第３の導体パターンとの間の位置合わせが、前記第２の絶縁膜中に形成された第１の位置合わせ開口部に対応して前記第３の導体パターン上に形成されるくぼみと、前記第３の導体パターンに前記第１の位置合わせ開口部に含まれるように形成された第２の位置合わせ開口部との位置関係の計測により行われるため、前記第１の位置合わせ開口部の側壁面が露出することがなく、かかる側壁面に形成される導体膜残渣により位置合わせ検出が不良になったり、あるいはかかる導体膜残渣がその後の洗浄処理の際に脱落して短絡などを生じたりする問題が回避される。

以下、本発明を図４（Ａ）〜図７（Ｇ）を参照しながら説明する。

図４（Ａ）を参照するに、図示を省略したシリコン基板上にはＣｕ配線パターン２１Ａを含む層間絶縁膜２１とビアプラグ２２Ａを含む層間絶縁膜２２が積層されており、さらに前記層間絶縁膜２２上にはＣｕ配線パターン２３Ａを含む層間絶縁膜２３が形成されている。前記層間絶縁膜２２中にはさらに第１の位置合わせマークパターン２３Ｍと第２の位置合わせマークパターン２３Ｎとが、前記配線パターン２３Ａに対して所定の関係で形成されている。

さらに前記層間絶縁膜２３上には層間絶縁膜２４が、例えば９００ｎｍの厚さに形成されており、図４（Ａ）の状態では、前記層間絶縁膜２４上にレジスト開口部Ｒ２Ａ，Ｒ２Ｂ，Ｒ２Ｃを有するレジストパターンＲ２が形成されている。このうちレジスト開口部Ｒ２Ａは前記Ｃｕ配線パターン２３Ａに対応して形成されており、前記レジスト開口部Ｒ２Ｂは前記位置合わせマークパターン２３Ｎに対応して形成されている。

次に図４（Ｂ）の工程において前記レジスト開口部Ｒ２Ｂと前記第２の位置合わせマークパターン２３Ｎとの位置あわせを、前記レジストパターンＲ２および前記層間絶縁膜２４を透かして確認し、確認できた場合、前記層間絶縁膜２４を、前記レジストパターンＲ２をマスクにパターニングし、前記Ｃｕ配線パターン２３Ａに対応してビアホール２４Ａを、前記Ｃｕ配線パターン２３Ａが露出するように形成する。また前記層間絶縁膜２４中には前記レジスト開口部Ｒ２Ｂに対応して開口部２４Ｂが形成され、同時に前記開口部２４Ｂに対して所定の関係で、次の位置合わせ開口部２４Ｃが前記レジスト開口部Ｒ２Ｃに対応して形成される。

一方、図４（Ａ）の工程でレジスト開口部Ｒ２Ｂと位置合わせマークパターン２３Ｎとの間の必要な位置整合が確認できなかった場合には、前記レジストパターンＲ２を除去し、観測されたずれを修正した新たなレジストパターンＲ２を形成する。

次に図５（Ｃ）の工程において図４（Ｂ）の構造上にＷ膜を一様に堆積して前記ビアホール２４Ａを充填し、さらに層間絶縁膜２４上の余分なＷ膜をＣＭＰ法にて除去するダマシン法により、前記ビアホール２４ＡにはＷコンタクトプラグ２５Ａが形成される。また同時に前記開口部２４Ｂ，２４Ｃの側壁面および底面がＷ膜２５Ｂ，２５Ｃにより、それぞれ覆われる。前記開口部２４Ｂ，２４Ｃは大きいため、前記ビアホール２４Ａとは異なり、Ｗ膜により充填はされていない。

次に図６（Ｄ），（Ｅ）の工程において図５（Ｃ）の構造上にＡｌ膜２６がスパッタリングにより、例えば１０００ｎｍの厚さに堆積される。

このようなＡｌ膜２６は前記開口部２４Ｂ，２４Ｃを前記Ｗ膜２５Ｂあるいは２５Ｃを介して充填するが、前記Ａｌ膜２６は前記開口部２４Ｂ，２４Ｃの深さと同程度の膜厚を有するため、また前記開口部２４Ｂ，２４Ｃが比較的大きいため、前記Ａｌ膜２６の表面には、前記開口部２４Ｂ，２４Ｃに対応したくぼみが出現する。その際、前記Ａｌ膜２６の堆積はスパッタリングの特性により、特に大きな開口部２４Ｃにおいては充填が非対称になりやすく、図示の例では前記開口部２４Ｃに対応したくぼみ２６ａが、図中、左側に寄って形成されているのがわかる。

ところで図６（Ｄ），（Ｅ）の工程においては、さらに前記Ａｌ膜２６上に、前記Ａｌ膜２６をパターニングする際のパターニングマスクとしてレジストパターンＲ３が形成されている。前記レジストパターンＲ３は、前記層間絶縁膜２４中のパターン、例えばビアプラグ２５Ａ，２５Ｂに対して、前記くぼみ２６ａを位置合わせ基準として使うことにより、所定の位置関係で形成されている。図６（Ｄ）は、図６（Ｅ）のレジストパターンＲ３の平面図を示すが、図６（Ｄ），（Ｅ）の例では、前記レジスト開口部Ｒ３Ｂが前記くぼみ２６ａの中央部に位置するように形成されているのがわかる。

前記レジストパターンＲ３は、前記くぼみ２６ａに対応した、ただし前記層間絶縁膜２４中に形成された位置合わせ開口部２４Ｃよりも小さなレジスト開口部Ｒ３Ｂと、さらに前記位置合わせマークパターン２３Ｍに対応するように前記レジスト開口部Ｒ３Ｂに対して所定の位置関係に形成された孤立パターンＲ３Ａとを含んでいる。ただし図６（Ｄ），（Ｅ）の状態では、前記レジストパターンＲ３Ａの下には不透明なＡｌ膜２６が前記層間絶縁膜２４を覆って連続的に延在しているため、レジストパターンＲ３Ａと位置合わせマークパターン２３Ｍとの間の位置合わせは確認できない。

そこで図７（Ｆ），（Ｇ）の工程において前記レジストパターンＲ３をマスクに前記Ａｌ膜２６をドライエッチングなどによりパターニングし、前記層間絶縁膜２４上に前記Ｗプラグ２５ＡにコンタクトするようにＡｌ配線パターン２６Ａを形成する。

その際、同時に前記孤立レジストパターンＲ３Ａに対応して孤立Ａｌパターン２６Ｂが形成され、さらに前記Ａｌ膜２６中に、前記レジスト開口部Ｒ３Ｂに対応して開口部２６Ｃが形成される。ここで、前記開口部２６Ｃは、先にも述べたようにその下の位置合わせ開口部２４Ｃよりも実質的に小さく、このため前記位置合わせ開口部２４Ｃの側壁面を覆うＷ膜２５Ｃは、前記層間絶縁膜２４表面を覆うＡｌ膜２６により、連続的に覆われる。このため、かかる構成では先に図２（Ａ），（Ｂ）で説明した例と異なり、前記開口部２４Ｃの側壁面に不安定なＷ残渣膜が残ることがなく、このような側壁残渣膜がその後の洗浄工程で脱離して短絡などの問題は生じない。すなわち図７（Ｆ），（Ｇ）の構造では、前記位置合わせ開口部２４Ｃの側壁面を覆うＷ膜２６は、層間絶縁膜２４の表面を覆っているＷ膜２６の一部であり、その後の洗浄工程でも容易に脱離することはない。

本実施例では図７（Ｆ）に示すように、前記Ａｌ膜２６を、前記レジストパターンＲ３をマスクにパターニングした場合、その結果形成された前記孤立Ａｌパターン２６Ｂを、前記層間絶縁膜２３中の位置合わせマークパターン２３Ｍに対して、前記層間絶縁膜２４を透かして位置合わせすることが可能になる。このため、本実施例では前記層間絶縁膜２４中に形成される導体パターンを、前記位置合わせマークパターン２３Ｍの層間絶縁膜２４を透かした観察が可能なように、前記位置合わせマークパターン２３Ｍを避けて形成している。

本実施例では、このようなＡｌパターン２６Ｂと位置合わせマークパターン２３Ｍとの位置合わせの結果をもとに、前記層間絶縁膜２４中の導体パターン２５Ａに対するＡｌパターン２６の位置合わせを修正することが可能になる。先にも述べたように、前記前記層間絶縁膜２４中の導体パターン２５Ａに対するＡｌパターン２６Ａの位置合わせは、前記Ａｌ膜２６上のくぼみ２６ａを基準になされており、スパッタリングにより堆積されたＡｌ膜２６の、位置合わせ開口部２４Ｃの非対称な充填の効果により、誤りを含んでいる可能性がある。

このような位置合わせの修正は、例えば以下の式により行うことができる。

ＯＬ(target)＝ＯＬ(1-3)−｛ＯＬ(1-2)＋ＯＬ(2-3)｝ （１）
ただしＯＬ(target)は、前記レジストパターンＲ３露光時における位置ずれ量の修正値、ＯＬ(1-2)は、前記レジストパターンＲ２の露光時における前記位置合わせパターン２３Ｎに対する位置ずれ量、ＯＬ(2-3)は前記レジストパターンＲ３の露光時における位置ずれ量であり、製品となるウェハを処理する前に処理されるパイロットウェハについて求められる。例えば前記パラメータＯＬ(1-2)は、図４（Ａ）の工程において前記開口部Ｒ２Ｂと位置合わせマークパターン２３Ｎとの位置関係を求めることにより得られ、また前記パラメータＯＬ(2-3)は、図６（Ｄ），（Ｅ）の工程において前記開口部Ｒ３Ｂとくぼみ２６ａとの間の位置関係を求めることにより得られ、前記パラメータＯＬ(1-3)は図７（Ｆ），（Ｇ）の工程において前記孤立Ａｌパターン２６Ｂと位置合わせマークパターン２３Ｍとの位置関係を求めることにより得られる。

このようにしてパラメータＯＬ(target)が求められると、製品となるウェハを処理する工程において、前記レジストパターンＲ３の位置ずれ量を、前記パラメータＯＬ(1-2)，ＯＬ(2-3)の効果に加えてＯＬ(target)の効果を加えて補正することにより、前記レジストパターンＲ３、従ってＡｌパターン２６Ａ，２６Ｂを、層間絶縁膜２３中の位置合わせマークパターン２３Ｍ、従ってパターン２３Ａに対して正しく位置合わせすることができる。

ＯＬ(２-3)*
＝ＯＬ(2-3)＋ＯＬ(target)＝ＯＬ(1-3)−ＯＬ(1-2) （２）
以下の表１は、ウェハオフセットＯｘ，Ｏｙ、ウェハスケーリングＷＳｘ、ＷＳｙ、ウェハ回転ＷＲｘ、ＷＲｙ、チップ倍率ＣＭｘ，ＣＭｙ、チップ回転ＣＲｘ、ＣＲｙの各パラメータについて、前記ＯＬ(1-2)，ＯＬ(2-3)，ＯＬ(1-3)，ＯＬ(target)を求めた例を示す。

表１を参照するに、前記位置ずれ修正量ＯＬ(target)には小さいものもあるが、Ａｌ層２６のパターニング時における下地層２４に対する位置ずれ（ＯＬ(2-3)）が比較的小さかったウェハスケーリングＷＳｘ，ＷＳｙ、ウェハ回転ＷＲｘ，ＷＲｙ、チップ倍率ＣＭｘ，ＣＭｙにおいて、前記位置ずれ修正量ＯＬ(target)が非常に大きくなっているのが注目される。

そこでパイロットウェハについて前記位置ずれ補正量ＯＬ(target)を前記式（１）について求めておけば、製品ウェハにおいて前記Ａｌパターン２６Ａの位置ずれを、前記位置ずれ補正量ＯＬ(target)を使って式（２）に従って修正することができ、図８（Ａ），（Ｂ）に示すように製品ウェハにおいてはパターン２６Ｂを層間絶縁膜２３中の位置合わせマークパターン２３Ｍに対して正しく位置合わせすることが可能になる。

このような位置合わせマーク２３Ｍ，２３Ｎ，２４Ｃ，２５Ｂ，２６Ｂ，２６Ｃは、半導体ウェハ１００上のチップ領域１０１に形成される場合もあるが、図９に示すように個々のチップ領域１０１を画成するスクライブ領域１０２に形成されることが多い。本発明は、このような位置合わせマークをスクライブ領域に形成された半導体ウェハをも含むものである。

図１０は、上記の本発明による位置合わせ方法を示すフローチャートである。

図１０を参照するに、本発明では最初にパイロットウェハについての処理がステップ１において実行され、前記ステップ１の処理は、位置合わせマーク２３Ｍ，２３Ｎを含む絶縁層２３中の導体パターンの、下地パターンに対する位置合わせ工程（ステップ１１；図４（Ａ），（Ｂ）参照）と、前記位置合わせマーク２３Ｎを使った層間絶縁膜２４中の導体パターンの、前記層間絶縁膜２３中の導体パターンに対する位置合わせ工程（ステップ１２；図４（Ａ），（Ｂ）参照）と、これらの間の位置ずれパラメータＯＬ(1-2)を求める工程（ステップ１３）と、Ａｌ膜２６についてくぼみ２６ａを使って行う、位置合わせマーク２４Ｃに対する位置合わせ工程（ステップ１４；図６（Ｄ），（Ｅ）参照）と、これらの間に位置ずれパラメータＯＬ(2-3)を求める工程（ステップ１５）と、実際に前記Ａｌ膜２６をパターニングする工程(ステップ１６)と、形成された孤立Ａｌパターン２６Ｂおよび層間絶縁膜２３中の位置合わせマークパターン２３Ｍを使って位置ずれパラメータＯＬ(1-3)を求める工程（ステップ１７）とを含む。

さらにこのようにして得られた位置ずれパラメータＯＬ(1-2)，ＯＬ(2-3)，ＯＬ(1-3)より、位置ずれ補正値ＯＬ(target)が前記式（１）により求められ、ステップ２における製品ウェハの処理においては、図６（Ｄ），（Ｅ）の段階においてレジストパターンＲ３の位置が、前記パラメータＯＬ(1-2)，ＯＬ(2-3)，ＯＬ(target)の効果を式（２）に従って補正される。

その結果、本発明によれば、製品ウェハの処理の際に、前記Ａｌ膜２６をパターニングして形成される導体パターンが層間絶縁膜２３中の位置合わせマークパターン２３Ｍに対して正しく位置合わせされた図８（Ａ），（Ｂ）に示す構造を得ることが可能になる。

なお図１１に示すようにこのようなパイロットウェハ処理の結果をデータベースに蓄積しておき、製品ウェハ処理においてはこのようなデータベースを読み出すことにより、パイロットウェハ処理を省略することも可能である。

以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
第１の導体パターンを有する第１の絶縁層と、
前記第1の絶縁層上に形成され、第２の導体パターンを有する第２の絶縁層と、
前記第２の絶縁層上に形成された第３の導体パターンと
を含む半導体装置であって、
前記第１の絶縁層には、前記第１の導体パターンの一部により第１の位置合わせマーク部が形成され、
前記第３の導体パターンは、前記第１の位置合わせマークに対応する第２の位置合わせマーク部が形成され、
前記第１および第２の位置合わせマーク部は、前記第１の導体パターンと前記第３の導体パターンとの位置合わせを検出する位置合わせマーク対を形成し、
前記第２の絶縁層中において、前記第２の導体パターンは前記第１の位置合わせマーク部を避けて形成されていることを特徴とする半導体装置。
（付記２）
さらに前記第１の導体パターンの一部は第３の位置合わせマーク部を形成し、前記第２の導体パターンは前記第２の絶縁膜中において、前記第３の位置合わせマーク部に対応する第４の位置合わせマーク部を形成し、前記第３および第4の位置合わせマーク部は、前記第1の導体パターンと前記第２の導体パターンとの位置合わせを検出する別の位置合わせマーク対を形成することを特徴とする付記１記載の半導体装置。
（付記３）
さらに前記第２の絶縁膜は第５の位置合わせマーク部として凹部を有し、前記第３の導体パターンは、前記第２の絶縁膜表面および前記凹部の側壁面を連続して覆い、前記第３の導体パターン中には前記凹部の底面を露出する開口部が、前記第５の位置合わせマーク部に対応する第６の位置合わせマーク部として形成されており、前記第５の位置合わせマークと前記第６の位置合わせマークとは、前記第２の導体パターンと前記第３の導体パターンとの位置合わせを検出するさらに別の位置合わせマーク対を形成することを特徴とする付記２記載の半導体装置。
（付記４）
前記第３の導体パターンは、ＡｌまたはＡｌ合金よりなることを特徴とする付記１または２記載の半導体装置。
（付記５）
前記第１の導体パターンは、ＣｕまたはＡｌよりなることを特徴とする付記４記載の半導体装置。
（付記６）
前記第２の導体パターンは、Ｗよりなることを特徴とする付記５記載の半導体装置。
（付記７）
多数の半導体装置がスクライブ領域により画成された領域に形成されている半導体基板であって、
前記多数の半導体装置の各々は、
第１の導体パターンを有する第１の絶縁層と、
前記第1の絶縁層上に形成され、第２の導体パターンを有する第２の絶縁層と、
前記第２の絶縁層上に形成された第３の導体パターンと
を含み、
前記第１の導体パターンは前記スクライブ領域上において、第１の位置合わせマーク部を形成し、
前記第３の導体パターンは前記スクライブ領域上において、前記第１の位置合わせマーク部に対応する第２の位置合わせマーク部を形成し、
前記第１および第２の位置合わせマーク部は前記スクライブ領域上において位置合わせマーク対を形成し、
前記第２の導体パターンは、前記第１の位置合わせマーク部を避けて形成されていることを特徴とする半導体基板。
（付記８）
第１の導体パターンを含む第１の絶縁膜と、前記第１の絶縁膜上に形成され第２の導体パターンを含む第２の絶縁膜とよりなる積層構造上に、第３の導体パターンを形成する工程を含む半導体装置の製造方法であって、
前記第１の導体パターンと前記第２の導体パターンとの間の第１の位置ずれ量を計測する工程と、
前記第２の導体パターンと前記第３の導体パターンとの間の第２の位置ずれ量を計測する工程と、
前記第２の絶縁膜上に前記第３の導体パターンを、エッチングによりパターニングする工程と、
前記第３の導体パターンと前記第１の導体パターンとの間の第３の位置ずれ量を、前記パターニングされた第３の導体パターンと前記第１の絶縁膜中に含まれる位置合わせマークを観察することにより計測する工程と、
前記第２の位置ずれ量を前記第１および第３の位置ずれ量に基づいて補正した補正位置ずれ量を求める工程と
を含むことを特徴とする半導体装置の製造方法。
（付記９）
前記第１〜第３の位置ずれ量は、前記半導体装置の製造に先行して処理されるパイロット基板について求められ、
前記半導体装置の製造時には、前記第３の導体パターンの前記第２の導体パターンに対する位置ずれを、前記補正位置ずれ量により補正することを特徴とする付記８記載の半導体装置の製造方法。
（付記１０）
前記第３の導体パターンをエッチングにより形成する工程は、前記第１の導体パターンに対して、前記第２の絶縁膜を透かして位置合わせされる位置合わせマークパターンを形成する工程を含むことを特徴とする付記８または９記載の半導体装置の製造方法。
（付記１１）
前記第２の位置ずれ量を計測する工程は、前記第３の導体パターン表面に、前記第２の絶縁膜中に形成された第１の位置合わせ開口部に対応して生じるくぼみと、前記第３の導体パターン中に前記エッチングにより、前記第１の位置合わせ開口部に含まれるように形成された第２の位置合わせ開口部との位置ずれを計測する工程を含むことを特徴とする付記８〜１０のうち、いずれか一項記載の半導体装置の製造方法。

（Ａ），（Ｂ）は本発明の関連技術によるパターニング方法を示す図である。 （Ａ），（Ｂ）は本発明の他の関連技術によるパターニング方法を示す図である。 （Ａ），（Ｂ）は、図２（Ａ），（Ｂ）の技術に伴う問題点を説明する図である。 （Ａ），（Ｂ）は、本発明の一実施例による半導体装置の製造工程を示す図（その１）である。 （Ｃ）は、本発明の一実施例による半導体装置の製造工程を示す図（その２）である。 （Ｄ），（Ｅ）は、本発明の一実施例による半導体装置の製造工程を示す図（その３）である。 （Ｆ），（Ｇ）は、本発明の一実施例による半導体装置の製造工程を示す図（その４）である。 （Ａ），（Ｂ）は、本発明の一実施例による半導体装置の例を示す図である。 図８（Ａ），（Ｂ）の半導体装置が形成された半導体ウェハの例を示す図である。 本発明一実施例による半導体装置の製造工程を示すフローチャートである。 図１０のフローチャートの一変形例を示す図である。

２１，２２，２３，２４ 層間絶縁膜
２１Ａ，２２Ａ，２３Ａ Ｃｕ配線パターン
２３Ｍ，２３Ｎ 位置合わせマークパターン
２４Ａ ビアホール
２４Ｂ，２４Ｃ 位置合わせ開口部
２５Ａ Ｗプラグ
２５Ｂ，２５Ｃ Ｗ膜
２６ Ａｌ膜
２６ａ くぼみ
２６Ａ，２６Ｂ Ａｌパターン
１００ 半導体ウェハ
１０１ チップ領域
１０２ スクライブ領域

Claims (4)

1. 第１の導体パターンを含む第１の絶縁膜と、前記第１の絶縁膜上に形成され第２の導体パターンを含む第２の絶縁膜とよりなる積層構造上に、第３の導体パターンを形成する工程を含む半導体装置の製造方法であって、
   前記第１の導体パターンと前記第２の導体パターンとの間の第１の位置ずれ量を計測する工程と、
   前記第２の導体パターンと前記第３の導体パターンとの間の第２の位置ずれ量を計測する工程と、
   前記第２の絶縁膜上に前記第３の導体パターンを、エッチングによりパターニングする工程と、
   前記第３の導体パターンと前記第１の導体パターンとの間の第３の位置ずれ量を、前記パターニングされた第３の導体パターンと前記第１の絶縁膜中に含まれる位置合わせマークを観察することにより計測する工程と、
   前記第２の位置ずれ量を前記第１および第３の位置ずれ量に基づいて補正した補正位置ずれ量を求める工程と
   を含むことを特徴とする半導体装置の製造方法。
2. 前記第１〜第３の位置ずれ量は、前記半導体装置の製造に先行して処理されるパイロット基板について求められ、
   前記半導体装置の製造時には、前記第３の導体パターンの前記第２の導体パターンに対する位置ずれを、前記補正位置ずれ量により補正することを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記第３の導体パターンをエッチングにより形成する工程は、前記第１の導体パターンに対して、前記第２の絶縁膜を透かして位置合わせされる位置合わせマークパターンを形成する工程を含むことを特徴とする請求項１または２記載の半導体装置の製造方法。
4. 前記第２の位置ずれ量を計測する工程は、前記第３の導体パターン表面に、前記第２の絶縁膜中に形成された第１の位置合わせ開口部に対応して生じるくぼみと、前記第３の導体パターン中に前記エッチングにより、前記第１の位置合わせ開口部に含まれるように形成された第２の位置合わせ開口部との位置ずれを計測する工程を含むことを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置の製造方法。

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