JP2015032662A - 半導体装置及びその製造方法 - Google Patents

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明広 梶田
Akihiro Kajita
明広 梶田
厚伸 磯林
Atsunobu Isobayashi
厚伸 磯林
達朗 斎藤
Tatsuro Saito
達朗 斎藤
酒井　忠司
Tadashi Sakai
忠司 酒井
太志 石倉
Taishi Ishikura
太志 石倉
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Abstract

【課題】ＣＮＴビアと上層配線との正確な合わせ精度を確保することができ、ＣＮＴビアを用いた多層配線構造の信頼性向上をはかる。
【解決手段】下層配線を有する半導体基板１０のデバイス領域上に、下層配線とコンタクトするように形成されたＣＮＴビア構造と、基板１０のマーク形成領域上に形成された、ＣＮＴ４３の埋め込みによる第１の合わせマークと、ＣＮＴビア構造及び第１の合わせマークを有する基板１０上に形成され、ＣＮＴビア構造とオーミックコンタクトし、アライメント光を透過可能なコンタクト層５１と、マーク形成領域上に形成された、ＣＮＴ４３を有しない第２の合わせマークと、ＣＮＴビア構造、第１の合わせマーク、及び第２の合わせマークを有する基板１０上に形成され、ＣＮＴビア構造に電気的に接続された上層配線５３と、を具備した。
【選択図】図１

Description

本発明の実施形態は、カーボンナノチューブ（ＣＮＴ）で形成されたコンタクトビア（Ｖｉａ）を有する半導体装置及びその製造方法に関する。
近年、ＬＳＩ配線のビア材料として、ＣＮＴを使用する試みが活発化している。ＣＮＴは量子化伝導（Ballistic伝導）をするので、既存の金属材料に替わる超低抵抗材料として利用することができる。しかし、ＣＮＴビアを用いた多層配線構造にあっては、製造プロセスに起因する問題があった。
ＣＮＴビアの製造方法としては、通常のＬＳＩプロセスを用いてコンタクト用溝を形成後、溝の壁面に補助触媒層及び触媒層を形成し、更にＣＶＤ法などで触媒層からＣＮＴを成長させる。続いて、溝領域以外の余分なフィールド領域のＣＮＴを除去する目的で、ＣＮＴ中にＳｉＯ2 膜を含浸させてＳＯＧ膜で固定する。そして、ＣＭＰ平坦化処理により、フィールド領域のＣＮＴを研摩除去し、それぞれのビアの分離を行う。その後は、上層配線となる金属膜を形成することにより多層配線構造を完成させる。
上記の方法では、ＣＮＴとＳＯＧ膜を均一に研摩平滑化させるため、これらの研摩レートが同一になるようにＣＭＰ処理を実施する。これにより、表面平坦化されたＣＮＴビアが形成されるが、上層配線とのリソグラフィ合わせを実施するための合わせマークも平坦に形成されてしまう。
上層配線の金属膜を成膜後に金属膜のリソグラフィを行う際に、平坦化されたマークの上にも金属膜が成膜されているので、金属膜で光が遮断されてマークが見えない。このため、ＣＮＴビアと上層配線のリソグラフィ合わせができず、大きな合わせずれを生じてしまう。これは、微細化を要求される先端デバイス構造では、大きな問題点となる。
このように、ＣＮＴビアを用いた多層配線構造では、ＣＮＴビアと上層配線のリソグラフィ合わせができず、大きな合わせずれを生じてしまい、配線の信頼性が低下する問題があった。
特開２００４−３３６０５４号公報 特開２００５−７２１７１号公報
発明が解決しようとする課題は、ＣＮＴビアと上層配線との正確な合わせ精度を確保することができ、ＣＮＴビアを用いた多層配線構造の信頼性向上をはかり得る半導体装置及びその製造方法を提供することである。
実施形態の半導体装置は、下層配線を有する半導体基板のデバイス領域上に、前記下層配線とコンタクトするように形成されたＣＮＴビア構造と、前記基板のマーク形成領域上に、前記ＣＮＴビア構造と同一レイヤーに形成された、ＣＮＴの埋め込みによる第１の合わせマークと、前記ＣＮＴビア構造及び前記第１の合わせマークを有する前記基板上に形成され、前記ＣＮＴビア構造とオーミックコンタクトし、アライメント光を透過可能なコンタクト層と、前記基板のマーク形成領域上に、前記ＣＮＴビア構造及び前記第１の合わせマークと同一レイヤーに形成された、ＣＮＴを有しない第２の合わせマークと、前記コンタクト層上に形成され、前記ＣＮＴビア構造に電気的に接続された上層配線と、を具備したことを特徴とする。
第１の実施形態に係わる半導体装置の概略構造を示す断面図。 第１の実施形態に用いる合わせマーク構造の例を示す断面図。 第２の実施形態に係わる半導体装置の製造工程を示す断面図。 第２の実施形態に係わる半導体装置の製造工程を示す断面図。 第２の実施形態に用いたＣＮＴの埋め込み工程を示す断面図。
以下、実施形態の半導体装置及びその製造方法を、図面を参照して説明する。
（第１の実施形態）
図１は、第１の実施形態に係わるＣＮＴビアを用いた半導体装置の概略構成を示す断面図である。
図中の１０はトランジスタやキャパシタ等の素子が形成されたＳｉ基板（半導体基板）であり、この基板１０上にＳｉＮ等のストッパ絶縁膜１１及びＳｉＯ2 等の層間絶縁膜１２が形成されている。そして、層間絶縁膜１２に配線溝１３が形成され、配線溝１３内にバリアメタル１４及び配線金属１５からなる下層配線が形成されている。なお、下層配線は、基板１０のデバイス領域に形成されている。
下層配線を形成した基板１０上に、ＳｉＮ等のストッパ絶縁膜２１膜及びＳｉＯ2 等の層間絶縁膜２２が形成されている。デバイス領域上で層間絶縁膜２２には、コンタクト用溝３１が形成されている。ダイシング領域（マーク形成領域）上で層間絶縁膜２２には、第１のマーク溝３２及び第２のマーク溝３３が形成されている。コンタクト用溝３１内には、ＴｉやＴｉＮ等の補助触媒層４１及びＮｉやＣｏ等の触媒層４２を介してＣＮＴ４３が埋め込み形成され、これによりＣＮＴビアが構成されている。さらに、マーク溝３２内には、コンタクト用溝３１と同様に、補助触媒層４１及び触媒層４２を介してＣＮＴ４３が埋め込み形成され、これにより第１の合わせマークが構成されている。
上記のようにＣＮＴビア及び第１の合わせマークを形成した基板１０上にＴｉＮやＴｉＯ等のコンタクト層５１，５２、Ｃｕ等の上層配線５３、及びＳｉＯ2 等の絶縁膜５４が形成されている。上層配線５３は、マーク溝３３内にも形成されて、これにより第２の合わせマークが構成されている。
ここで、本実施形態に用いた合わせマークの構造について、図２（ａ）（ｂ）を参照して説明する。
図２（ａ）は、ＣＮＴビアからなるマーク構造であり、ダイシング領域の合わせマークとして、マーク溝３２内にデバイス領域のＣＮＴビアと同様に、ＣＮＴ４３が平坦に埋め込まれている。
一般に、リソグラフィ合わせに用いる合わせマーク（溝）は素子部のビアよりも幅広に形成され、溝内にビアの構成部材が埋まっても中心に段差ができるように形成される。しかし、ＣＮＴビアを形成する場合、合わせマークの溝構造を幅広に作っても、ＣＮＴは溝内の触媒から均一に成長するため、幅広マーク領域でも段差は形成されない。即ち、ＣＮＴ４３が触媒層４２の表面から成長し、それを平坦化研摩してビアを形成するので、マーク領域を幅広くとっても、マーク溝３２は平坦に埋まってしまう。段差がないので、上層配線５３のメタル成膜ではマークが見えなくなってしまい、正確なアライメントができない。これでは、上層配線のリソグラフィ合わせを下層のビアや更に下層の配線或いは素子と、整合することができず、多層配線構造として成り立たない。
図２（ｂ）は、通常のメタル多層配線に用いるマーク構造であり、ダイシング領域のマーク溝３３内に、デバイス領域のビアと同様に、バリアメタル２３を介して配線金属２４が形成されている。合わせマーク幅をデバイス領域よりも広く作製するので、ビアのメタル成膜及び上層配線５３のメタル成膜をＣＶＤ法等で行っても、マーク溝３３が段差として残り、上層配線５３のリソグラフィ合わせが可能となる。
本実施形態では、図２（ａ）（ｂ）の両方のマーク構造を併用することにより、ＣＮＴビアと上層配線との位置合わせを可能にしている。即ち、基板１０のダイシング領域でＣＮＴビアに近い部分に、マーク溝３２にＣＮＴ４３を埋め込んだ第１の合わせマークを形成している。そして、ダイシング領域で第１の合わせマークよりもＣＮＴビアに遠い部分には、マーク溝３３の壁面に沿って上層配線５３を配置した第２の合わせマークを形成している。さらに、ＣＮＴビア、第１の合わせマーク及び第２の合わせマークは同一レイヤーに形成されている。
このような構成であれば、上層配線５３のパターニング時に第２の合わせマークを基準に用いることができ、ＣＮＴビアと上層配線５３との合わせ精度を向上させることができる。従って本実施形態によれば、ＣＮＴビアと上層配線との正確な合わせ精度を確保することができ、ＣＮＴビアを用いた多層配線構造の信頼性向上をはかることができる。
（第２の実施形態）
次に、第２の実施形態として、前記図１の半導体装置の製造方法を説明する。図３及び図４は、本実施形態に係わる半導体装置の製造工程を示す断面図である。
まず、図３（ａ）に示すように、ビアの接続先となる下層配線、或いは下層素子を形成する。即ち、トランジスタやキャパシタ等が形成されたＳｉ基板１０上に、ＳｉＮ等のストッパ絶縁膜１１及びＳｉＯ2 等の層間絶縁膜１２を形成した後、層間絶縁膜１２に配線用溝１３を形成する。続いて、溝１３内にＴｉＮ等のバリアメタル１４及びＣｕ等の配線金属１５からなる下層配線を埋め込み形成する。
次いで、図３（ｂ）に示すように、ＳｉＮ等のストッパ絶縁膜２１及びＳｉＯ2 等からなる厚さ３００ｎｍの層間絶縁膜２２を形成した後に、リソグラフィ・ＲＩＥ加工を用いて、下層配線に接続するためのコンタクト用溝３１及びアライメント用の第１のマーク溝３２を形成する。コンタクト用溝３１は、デバイス領域で下層配線に接続するように、例えば１００ｎｍ□に形成する。マーク溝３２は、ダイシング領域に形成し、且つコンタクト用溝３１よりも幅広に、例えば１μｍ幅に形成する。
次いで、図３（ｃ）に示すように、各溝３１，３２内に、ＣＮＴ成長のための補助触媒層（例えばＴｉやＴｉＮなど）４１、触媒金属（ＮｉやＣｏなど）４２、及びＣＮＴ４３を埋め込み形成する。
ここで、ＣＮＴの埋め込みは、図５（ａ）〜（ｃ）に示すようにして行う。なお、図５では、コンタクト用溝３１の部分のみを示すが、第１のマーク溝３２の部分も同様に形成される。
まず、図５（ａ）に示すように、コンタクト用溝３１内にＣＮＴ成長のための補助触媒層（例えばＴｉやＴｉＮなど）４１、並びに触媒層（ＮｉやＣｏなど）４２を成膜する。この補助触媒層／触媒層は図に示す通り、溝３１内及びそれ以外のフィールド領域の全面に成膜される。さらに、溝３１内では壁面（底面及び側面）に沿って形成される。なお、補助触媒層４１としては、ＴｉやＴｉＮに限らず、Ｔａ，Ｔｉ，Ｒｕ，Ｗ，Ａｌ、或いはこれらの窒化物や酸化物を用いることができる。触媒層としては、ＮｉやＣｏに限らず、Ｆｅ，Ｒｕ，Ｃｕ等の単体金属、又はこれらの何れかを含む合金、更にはこれらの炭化物を用いることができる。
次いで、図５（ｂ）に示すように、ＣＶＤ法により触媒層４２からＣＮＴ４３を成長する。ＣＮＴを成膜するＣＶＤ法の炭素源にはメタン，アセチレン等の炭化水素系ガス又はその混合ガスを使用し、キャリアガスには水素や希ガスをそれぞれ使用する。処理温度は、例えば５００℃とする。ＣＮＴ４３は補助触媒層／触媒層から成長するので、図示のように、基本的にウェハ全面に成長する。なお、ＣＮＴ４３の成長後に、ＣＮＴの更なる低抵抗化をはかるために、例えばＢｒ，Ｃｌ，Ｎの元素をドーピングしても良い。
次いで、図５（ｃ）に示すように、溝３１内の領域以外の余分なフィールド領域のＣＮＴ４３を除去する目的で、ＳＯＧ（塗布ＳｉＯ2 膜）４５を塗布成膜し、ＣＮＴ中にＳｉＯ2 を含浸させてＣＮＴ４３をＳＯＧ４５で固定する。
次いで、ＣＮＴビアを素子分離させるためＣＭＰプロセスを用いて、表面の平坦化処理を行う。このとき、ＣＮＴ４３とＳＯＧ４５が均一に研摩されるように、ＣＮＴ４３とＳＯＧ４５の研摩レートが１対１に近くなるようにＣＭＰ条件を調整する。この条件で研摩することにより、前記図３（ｃ）に示す構造が得られる。
ＣＮＴビアのＣＭＰ研摩後、図３（ｄ）に示すように、ＣＮＴビアを形成した基板１０上の全面に、例えば厚さ３０ｎｍのコンタクト層５１を形成する。このコンタクト層５１としては、ＣＮＴと良好なオーミックコンタクトを取れる材料、即ちＴｉやＮｉやＣｏなどの窒化物或いは酸化物が望ましい。例えば、ＴｉＮ，ＴｉＯ，ＮｉＮ，ＮｉＯ，ＣｏＮ，ＣｏＯを用いることができる。そして、コンタクト層５１の膜厚は、リソグラフィの際のアライメント光がコンタクト層５１を透過して、ＣＮＴビアの色識別が取れる範囲に設定する。また、コンタクト層５１の窒化度、酸化度を制御することにより、膜の透明度が変わるので、光の透過距離も膜厚により制御可能である。
多層ＣＮＴは一般的に光を通しにくく、黒色を発する。これに対し、層間絶縁膜２２として用いるＳｉＯ2 などの膜は透明膜である。このため、ＣＮＴビアの合わせマークは、段差としてコントラストは取れないが、色収差としてはコントラストを取りやすい。従って、上層配線となる金属膜を成膜する前に、アライメント光を透過するコンタクト層５１でＣＮＴビア表面を被覆しても、第１のマーク溝３２の合わせマークを認識することができる。
次いで、図４（ｅ）に示すように、ダイシング領域上でコンタクト層５１と層間絶縁膜２２を加工して、第２のマーク溝３３を形成する。マーク溝３３の幅はマーク溝３２の幅と同様に、例えば１μｍとする。このとき、アライメント光がコンタクト層５１を透過するため、マーク溝３２の合わせマークを認識することができ、このマークを基準にリソグラフィ合わせを行うことができる。
ここで、マーク溝３２はコンタクト用溝３１に比して幅広に形成され、第２の合わせマークはＣＮＴビアよりも大きいため、リソグラフィの合わせ基準として有効に用いることができる。即ち、ＣＮＴビアは小さいために合わせ基準にすることは難しく、マーク溝３２による第２の合わせマークの存在により良好な位置合わせを可能にし、マーク溝３３を所望位置に形成できるのである。また、マーク溝３３はＣＮＴビア形成後に作製するので、マーク溝３３の合わせマークの部材にはＣＮＴが含まれないことが特徴となる。また、マーク溝３３の合わせマーク部のコンタクト層は、マーク溝３３の開口加工によって除去される。
次いで、図４（ｆ）に示すように、マーク溝３３内及びコンタクト層５１上に厚さ１０ｎｍの密着層５２を成膜する。密着層５２は、コンタクト層５１及び層間絶縁膜２２と上層配線の密着性・バリア性を保証するために形成する層である。素子部においては、密着層５２のコンタクト抵抗も素子全体の抵抗として含まれるので、密着層５２としては、低抵抗であり密着性の保証される、例えばＴｉなどの金属が用いられる。なお、コンタクト層５１，ストッパ絶縁膜、及び層間絶縁膜２２に対する金属膜の密着性が十分大きい場合は、密着層５２を省略することも可能である。
続いて、密着層５２上に、上層配線５３の形成のために、Ｗ，Ａｌ，或いはＣｕからなる金属膜を成膜する。上層配線５３として用いるため、配線抵抗制御の観点から金属膜は１０ｎｍ以上、例えば５０ｎｍの厚さに成膜される。また、第２の合わせマークとしてのマーク溝３３の幅を必ず、上部配線５３の金属膜及び密着層５２のトータル膜厚よりも幅広に形成する。これにより、マーク溝３３に金属膜による、マーク段差が形成される。その後、上層配線５３の金属膜上に、ハードマスクとして用いる絶縁膜５４を形成する。
次いで、図４（ｇ）に示すように、絶縁膜５４上にレジスト５５を塗布した後に、リソグラフィによりレジスト５５を配線パターンに加工する。このとき、第２のマーク溝３３における金属膜の段差（第２の合わせマーク）を基に、上層配線５３のリソグラフィ合わせを行う。ここで、ＣＮＴビアはフィールドに対して平坦に形成されており、上層配線の金属膜によりＣＮＴビアマーク（第２の合わせマーク）が上から見えなくなってしまうが、上層配線５３の形成後でもマーク溝３３の段差は見える。従って、マーク溝３３内の段差を用いて、素子部のＣＮＴビアと上層配線層５３が正確にリソグラフィ合わせされる。
続いて、レジスト５５をマスクに絶縁膜５４を選択エッチングし、残った絶縁膜５４をハードマスクに用いて、上層配線５４の金属膜をＲＩＥ等で選択エッチングする。
以上のＣＮＴの埋め込みによる第１の合わせマーク及びＣＮＴを有しない第２の合わせマークを用いることで、前記図１に示すようにＣＮＴビア及び下層配線或いは下層素子と正確なリソグラフィ合わせの取れた上層配線５３が形成されて、ＣＮＴビアを用いた多層配線構造が実現される。
このように本実施形態によれば、基板のダイシング領域に、ＣＮＴ構造を有する合わせマークと共にＣＮＴ無し合わせマークを形成することにより、上層配線を形成した状態であってもＣＮＴ無し合わせマークを認識することができる。従って、ＣＮＴビアと上層配線との正確な合わせ精度を確保することができ、ＣＮＴビアを用いた多層配線構造の信頼性向上をはかることができる。
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。
実施形態では、ＣＮＴを全面に成長させた例で説明したが、ＣＮＴはコンタクト用溝内に選択成長させても良い。ＣＮＴをコンタクト用溝内に選択成長させた場合も、マーク溝内にはＣＮＴが均一形成されてしまうので、同様に本提案の構造が使用でき、同様の効果を得ることが可能である。ＣＮＴを溝内に選択成長させる方法としては、補助触媒層及び触媒層を溝内のみに形成した状態でＣＮＴを成長するようにすればよい。
ＣＮＴ成長のための補助触媒層や触媒層の材料は、実施形態で説明したものに限らず、仕様に応じて適宜変更可能である。また、触媒下地層及び触媒層の成膜条件、更にはＣＮＴの成膜条件（ＣＶＤガス，温度）等も、仕様に応じて適宜変更可能である。
また、実施形態では、上層配線の金属膜をパターニングする際に第２の合わせマークを基準にしたが、金属膜を介してＣＮＴビア構造の下部の下層配線が僅かでも見通せる場合は、第２の合わせマークに加え下層配線を合わせ基準に用いることも可能である。この場合、合わせ精度の更なる向上をはかることが可能となる。
第１及び第２の合わせマークは、必ずしも半導体基板のダイシングラインに形成するものに限らない。デバイス領域に余裕があれば、デバイス領域上に合わせマークを形成するようにしても良い。
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０…Ｓｉ基板（半導体基板）
１１，２１…ストッパ絶縁膜
１２，２２…層間絶縁膜
１３…配線溝
１４，２３…バリアメタル
１５，２４…配線金属
３１…コンタクト用溝
３２…第１のマーク溝
３３…第２のマーク溝
４１…補助触媒層
４２…触媒層
４３…ＣＮＴ
４５…ＳＯＧ
５１…コンタクト層
５２…密着層
５３…上層配線
５４…絶縁膜
５５…レジスト

Claims (7)

  1. 下層配線を有する半導体基板のデバイス領域上に、前記下層配線とコンタクトするように形成されたＣＮＴビア構造と、
    前記基板のマーク形成領域上に、前記ＣＮＴビア構造と同一レイヤーに形成された、ＣＮＴの埋め込みによる第１の合わせマークと、
    前記ＣＮＴビア構造及び前記第１の合わせマークを有する前記基板上に形成され、前記ＣＮＴビア構造とオーミックコンタクトし、アライメント光を透過可能なコンタクト層と、
    前記基板のマーク形成領域上に、前記ＣＮＴビア構造及び前記第１の合わせマークと同一レイヤーに形成された、ＣＮＴを有しない第２の合わせマークと、
    前記コンタクト層上に形成され、前記ＣＮＴビア構造に電気的に接続された上層配線と、
    を具備したことを特徴とする半導体装置。
  2. 前記ＣＮＴビア構造及び前記第１の合わせマークは、前記基板上に形成された層間絶縁膜にＣＮＴが埋め込み形成されたものであり、前記第２の合わせマークは、前記層間絶縁膜に形成された溝であることを特徴とする、請求項１に記載の半導体装置。
  3. 前記マーク形成領域は、前記基板のダイシング領域であることを特徴とする、請求項１又は２に記載の半導体装置。
  4. 下層配線を有する半導体基板上に層間絶縁膜を形成する工程と、
    前記基板のデバイス領域上で前記層間絶縁膜に、前記下層配線とコンタクトするようにＣＮＴビア構造を埋め込み形成すると共に、前記基板のマーク形成領域上で前記層間絶縁膜に、ＣＮＴの埋め込みによる第１の合わせマークを形成する工程と、
    前記ＣＮＴビア構造及び前記第１の合わせマークを形成した前記基板上に、前記ＣＮＴビア構造とオーミックコンタクトし、アライメント光を透過可能なコンタクト層を形成する工程と、
    前記第１の合わせマークを基準に前記マーク形成領域上で、前記コンタクト層及び前記層間絶縁膜に溝を形成することにより、第２の合わせマークを形成する工程と、
    前記ＣＮＴビア構造、前記第１の合わせマーク、前記第２の合わせマーク、及び前記コンタクト層を形成した前記基板上に上層配線層を形成する工程と、
    前記第２の合わせマークを基準に前記上層配線層をパターニングする工程と、
    を含むことを特徴とする半導体装置の製造方法。
  5. 前記ＣＮＴビア構造及び前記第１の合わせマークを形成する工程として、前記層間絶縁膜に前記ＣＮＴビア構造用の溝及び前記第１の合わせマーク用の溝をそれぞれ形成した後、前記各溝内を埋め込むように前記基板上にＣＮＴを形成し、次いで前記ＣＮＴをＣＭＰ法で研磨することにより平坦化することを特徴とする、請求項４記載の半導体装置の製造方法。
  6. 前記コンタクト層は、前記上層配線層のパターニング工程においてアライメント光を透過し、前記第１の合わせマークの色コントラストが見える膜厚であることを特徴とする、請求項４又は５に記載の半導体装置の製造方法。
  7. 前記上層配線層をパターニングする際に、前記第２の合わせマークと共に、前記ＣＮＴビア構造の下部の前記下層配線を基準にすることを特徴とする、請求項４〜６の何れかに記載の半導体装置の製造方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150228538A1 (en) * 2014-02-11 2015-08-13 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
US10575588B2 (en) * 2017-03-27 2020-03-03 Adidas Ag Footwear midsole with warped lattice structure and method of making the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766200A (ja) * 1993-08-24 1995-03-10 Fujitsu Ltd 半導体装置の製造方法
JP2003031484A (ja) * 2001-07-19 2003-01-31 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2011061026A (ja) * 2009-09-10 2011-03-24 Toshiba Corp カーボンナノチューブ配線及びその製造方法
JP2013135131A (ja) * 2011-12-27 2013-07-08 Toshiba Corp 半導体装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7335603B2 (en) * 2000-02-07 2008-02-26 Vladimir Mancevski System and method for fabricating logic devices comprising carbon nanotube transistors
JP4802363B2 (ja) * 2000-11-29 2011-10-26 日本電気株式会社 電界放出型冷陰極及び平面画像表示装置
US6891227B2 (en) * 2002-03-20 2005-05-10 International Business Machines Corporation Self-aligned nanotube field effect transistor and method of fabricating same
US6933222B2 (en) * 2003-01-02 2005-08-23 Intel Corporation Microcircuit fabrication and interconnection
KR100982419B1 (ko) 2003-05-01 2010-09-15 삼성전자주식회사 탄소나노튜브를 이용한 반도체 소자의 배선 형성 방법 및이 방법에 의해 제조된 반도체 소자
US20100244262A1 (en) 2003-06-30 2010-09-30 Fujitsu Limited Deposition method and a deposition apparatus of fine particles, a forming method and a forming apparatus of carbon nanotubes, and a semiconductor device and a manufacturing method of the same
KR100718112B1 (ko) * 2005-11-02 2007-05-14 삼성에스디아이 주식회사 탄소나노튜브를 이용한 수직 배선구조 및 그 제조방법
JP2008135671A (ja) 2006-11-29 2008-06-12 Elpida Memory Inc 半導体装置の製造方法
JP5395542B2 (ja) 2009-07-13 2014-01-22 株式会社東芝 半導体装置
JP2011029552A (ja) * 2009-07-29 2011-02-10 Renesas Electronics Corp 半導体装置およびその製造方法
US8405189B1 (en) * 2010-02-08 2013-03-26 Lockheed Martin Corporation Carbon nanotube (CNT) capacitors and devices integrated with CNT capacitors
JP5238775B2 (ja) 2010-08-25 2013-07-17 株式会社東芝 カーボンナノチューブ配線の製造方法
JP5242643B2 (ja) 2010-08-31 2013-07-24 株式会社東芝 半導体装置
US20120273455A1 (en) * 2011-04-29 2012-11-01 Clean Energy Labs, Llc Methods for aligned transfer of thin membranes to substrates
US8482126B2 (en) 2011-09-02 2013-07-09 Kabushiki Kaisha Toshiba Semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766200A (ja) * 1993-08-24 1995-03-10 Fujitsu Ltd 半導体装置の製造方法
JP2003031484A (ja) * 2001-07-19 2003-01-31 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2011061026A (ja) * 2009-09-10 2011-03-24 Toshiba Corp カーボンナノチューブ配線及びその製造方法
JP2013135131A (ja) * 2011-12-27 2013-07-08 Toshiba Corp 半導体装置

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