JP2008135671A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】
高精度で安定したアライメントが可能なマーク形状を提供する。
【解決手段】
シリコン基板１１上にシリコン酸化膜１２を形成し、前記シリコン酸化膜を貫通するコンタクトホールと位置合せのためのアライメントマークをエッチングにより形成する工程と、前記コンタクトホールに埋め込み材としての第１の導電膜１３を堆積する工程と、前記第１の導電膜を化学機械研磨（ＣＭＰ）法により前記シリコン酸化膜１２が露出するまで平坦化する工程と、配線材としての第２の導電膜１４を堆積する工程を有する半導体装置の製造方法において、前記第１の導電膜厚をＴａ（μｍ）、前記第２の導電膜厚をＴｂ（μｍ）、前記アライメントマーク幅をＷ（μｍ）とするとき、（Ｔａ＋Ｔｂ）×２＜Ｗ≦（（Ｔａ＋Ｔｂ）×２＋１）を満たすマーク幅Ｗでアライメントマークを形成する。
【選択図】図１

Description

本発明は半導体装置の製造方法に関し、特にリソグラフィ工程における位置合せに用いられるアライメントマークを有する半導体装置の製造方法に関する。

半導体装置の製造方法において、シリコン等の基板上に絶縁膜を形成し、前記絶縁膜にコンタクトプラグを形成し、その上に導電膜の配線を形成するプロセスについて従来の方法を、図５を用いて説明する。

まず、図５（ａ）に示すように、シリコン基板１１上に化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法を用いてシリコン酸化膜（ＳｉＯ２）等の絶縁膜１２を形成し、その上にレジスト２１を塗布し、リソグラフィ法によりコンタクトホールパターン３１と位置合せに使用するアライメントマークパターン３２を同時に形成する。この時、コンタクトホールパターン３１は素子パターンを形成する領域５１内に直径０．１〜０．３μｍで描写される。一方、アライメントマークパターン３２は、図６（ａ）に示す６μｍライン３５と６μｍスペース３６からなる１２μｍピッチのラインアンドスペースパターンや、図６（ｂ）に示す４μｍライン３５と１６μｍスペース３６からなる２０μｍピッチのラインアンドスペースパターンなどで構成され、これらアライメントマーク３２は通常素子領域外のスクライブ領域５２に描写される。

次に、図５（ｂ）に示すように、前記ホトレジスト２１をマスクとしてドライエッチング法により絶縁膜１２を加工し、コンタクトホール３３およびアライメントマーク３４を開口する。このときのエッチング条件は、フルオロカーボンガスを使用した反応性イオンエッチングを用い、微細なコンタクトホール３３を開口するために最適な条件に設定する。しかし、そのため微細なコンタクトホール３３に比べて大面積となるアライメントマーク３４では、パターン端部はエッチングされて溝４１が形成されるが、中央部にはエッチング残り４２が発生する。

次に、図５（ｃ）に示すように、開口したコンタクトホール３３にプラグを形成するため、ＣＶＤ法を用いて導電膜１３を成膜する。そして、図５（ｄ）に示すように前記導電膜１３を化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法により研磨しコンタクトプラグ３５を形成する。この時、同時にアライメントマーク３４にも前記導電膜１３が成膜され、研磨されるが、エッチング残り４２があるために、パターン端部に形成された溝４１が導電膜１３で埋まってしまい、段差が消滅する。その結果、アライメントマーク３４の検出光コントラスト比が低下する。

次に、図５（ｅ）に示すように、配線を形成するための導電膜１４をスパッタ法により成膜する。その後、レジストを塗布し、配線形成位置が前記コンタクトプラグ３５の位置に整合するようにアライメントマーク３４を用いて位置合せを行い、リソグラフィ法により導電膜１４上にレジストからなる配線パターンを形成する。アライメントマークの形成方法に関する記載が特許文献１および２に開示されている。
特開２００２−３５９１７１号公報 特開２００３−３０３７６３号公報

上記従来方法においては、以下の問題があった。すなわち、上述の微細なコンタクトホール３３を形成するエッチング条件で、大面積のアライメントマーク３４を同時にエッチングする場合、アライメントマーク３４の中央部分にエッチング残り４２が発生する。このエッチング残り４２が発生したアライメントマーク３４上に、前記コンタクトプラグ３５を形成するための導電膜１３を成膜し、ＣＭＰ法により導電膜１３を研磨すると、アライメントマーク３４部分の段差が消滅してしまう。その結果アライメントマーク３４の検出光コントラスト比が低下し、位置合わせのアライメント精度が低下する。アライメントマーク精度の低下は、コンタクトプラブ３５と導電膜１４からなる配線との導通不良をもたらし、半導体装置を構成できなくなる。

本発明の目的は、素子内にコンタクトホールを、スクライブ領域内にアライメントマーク用の開口を形成し、その後コンタクトプラグを形成し、配線パターンを形成するため前記コンタクトプラグに位置合せを行う工程において、高精度で安定したアライメントが可能なマーク形状を提供することにある。

上記目的を達成するために、本発明の半導体装置の製造方法は、半導体基板上に絶縁膜を堆積する工程と、前記絶縁膜にエッチング処理を行うことにより前記絶縁膜を貫通するコンタクトホールと位置合せのためのアライメントマークを同時に形成する工程と、次いで、第１の導電膜を堆積することにより前記コンタクトホール内を埋め込む工程と、前記第１の導電膜を化学機械研磨により前記絶縁膜が露出するまで平坦化する工程と、配線材としての第２の導電膜を堆積する工程を有する半導体装置の製造方法であって、前記アライメントマークの短辺の幅Ｗ（μｍ）は、前記第１の導電膜の膜厚をＴａ（μｍ）、前記第２の導電膜厚をＴｂ（μｍ）とするとき、（Ｔａ＋Ｔｂ）×２＜Ｗ≦（（Ｔａ＋Ｔｂ）×２＋１）の関係を満たすことを特徴とする。また、このアライメントマークは、（Ｔａ＋Ｔｂ）×２＜Ｗ≦（（Ｔａ＋Ｔｂ）×２＋１）の関係を満たす短辺の幅Ｗで画定された矩形を一単位として、これらの集合体で一つのアライメントマークを形成したものでも良い。

また、前記エッチング工程で用いるエッチングガスとして、フルオロカーボンと不活性ガス、及び酸素ガスからなる混合ガスを用いることを特徴としている。

前記混合ガスによる絶縁膜のエッチングでは、ラジカルとシリコンとの化学反応による揮発性物質の生成作用と、イオン衝突によるエッチング作用と、ラジカルの気相化学反応による不揮発性生成物によるレジスト表面やＳｉＯ２膜表面の保護膜生成作用により異方性エッチングが進行する。そのため、開口径が０．１〜０．３μｍと小さいコンタクトホールをエッチングする条件に設定した場合、４〜６μｍと大きな開口を有するアライメントマークの底部ではラジカルがホールの底に到達する入射角がコンタクトホール底部に比べ十分に大きくなり、ラジカルの供給が過剰となって不揮発性の保護膜を過剰に生成し、エッチング残りが発生する。これを回避するためには、保護膜が過剰に生成されないように、アライメントマーク内へのラジカルの供給を抑制するようにすえればよい。すなわち、アライメントマークの短辺の幅をコンタクトホール径に近づけるようにすればよい。 本発明では、コンタクトプラグを形成する第１の導電膜厚をＴａ（μｍ）、配線を形成する第２の導電膜厚をＴｂ（μｍ）、アライメントマークの短辺の幅をＷ（μｍ）とするとき、（Ｔａ＋Ｔｂ）×２＜Ｗ≦（（Ｔａ＋Ｔｂ）×２＋１）の関係を満たすアライメントマークの短辺の幅Ｗで形成されるアライメントマークとしているのでラジカルの過剰な供給を防止して、エッチング残りを抑えることが可能になる。

また、アライメントマーク部にはコンタクトプラグを形成する第１の導電膜と配線材として使用する第２の導電膜が形成される。そのため、アライメントマークを使用する第２の導電膜上にレジストを塗布し、リソグラフィ法により配線パターンを形成するときには、第１の導電膜厚をＴａ（μｍ）、前記第２の導電膜厚をＴｂ（μｍ）とした場合、アライメントマーク部の側壁にＴａ×２＋Ｔｂ×２（μｍ）の膜厚の導電膜が形成されている。そのためアライメントマークの短辺の幅ＷがＴａ×２＋Ｔｂ×２（μｍ）以下であるとき、アライメントマーク部は第１の導電膜と第２の導電膜に埋め込まれ段差がなくなり、アライメントマークの検出ができなくなる。本発明では（Ｔａ+Ｔｂ）×２＜Ｗ≦（（Ｔａ+Ｔｂ）×２+１）の関係を満たすアライメントマークの短辺の幅Ｗで形成されるアライメントマークとしているので、アライメントマークが埋め込まれて段差が消滅する問題が回避できる。

本発明は、微細なコンタクトホールに最適なエッチング条件下でも、高コントラスト比を実現するアライメントマークを形成するアライメントマーク形状を提案するものであり、コンタクトホールと位置合せのためのアライメントマークとを、同一工程で同時に形成することができる製造方法を提供し、従来と同一のプロセスで高い製造品質を実現する効果を得ることができる。

以下、本発明における実施形態について、図１〜図４を用いて説明する。

図１は本実施形態における半導体装置の製造工程を示す断面図、図２は図１の各工程に対するアライメントマークの上面図、図３は矩形の集合体で形成されたアライメントマークの平面図、図４はアライメントマークと半導体装置の露光装置より得られたアライメントマークの光信号波形の一例を示す図である。

最初に、図１（ａ）に示したように、シリコン基板１１上に形成したシリコン酸化膜１２上にレジスト２１を形成し、コンタクトホールパターン３１とアライメントマークパターン３２ａおよび３２ｂを同時に形成した。シリコン酸化膜はテトラエトキシシラン（Ｓｉ（ＯＣ２Ｈ５）４）を原料ガスとする周知のＣＶＤ法により、厚さ１μｍとなるように形成した。また、レジスト２１は４７０ｎｍの厚さで形成し、リソグラフィ法により素子形成領域５１内にホール径Ｗ１が０．２μｍのコンタクトホールパターン３１と、スクライブ領域５２に短辺の幅Ｗが１μｍのアライメントマークパターン３２ａおよび３２ｂを形成した。図２（ａ）は図１（ａ）のアライメントマーク部分を抜き出した上面図を示している。レジスト２１に短辺の幅Ｗで形成されたアライメントマークパターン３２ａおよび３２ｂ内にシリコン酸化膜１２の表面が露出している。

次に、図１（ｂ）に示したように、レジストパターン２１をマスクとしてシリコン酸化膜１２をエッチングし、コンタクトホール３３、アライメントマーク３４を形成した。その後、マクスとして用いたレジスト２１を除去した。シリコン酸化膜のエッチングには、エッチングガスとしてオクタフロロシクロブタン（Ｃ４Ｆ８）、アルゴン（Ａｒ）、酸素（Ｏ２）の混合ガスを用いた。レジストの除去には酸素プラズマアッシング法を用いた。ここでは、アライメントマークパターン３２ａ、３２ｂの短辺が、従来方法に比べて十分に狭い１μｍ幅で形成されているため、アライメントマーク３４内にはエッチング残りが発生していない。図２（ｂ）の上面図ではシリコン酸化膜１２に形成されたアライメントマーク３４内にシリコン基板１１の表面が露出している。

次に、図１（ｃ）に示したように、コンタクトホール３３が完全に埋まるように第１の導電膜１３を形成した。第１の導電膜１３にはタングステンを用い、６弗化タングステン（ＷＦ６）を原料とする周知のＣＶＤ法により形成した。厚さＴａは、０．２５μｍとした。コンタクトホールの直径Ｗ１は、０．２μｍなので完全に埋め込むことができる。一方、アライメントマーク３４の短辺の幅Ｗは１μｍなのでアライメントマーク３４の側壁に厚さ０．２５μｍのタングステンからなる第１の導電膜１３形成されるが、全体が埋まることはない。アライメントマーク３４の中央には幅０．５μｍのスリット（凹部）が残存する。図２（Ｃ）の上面図では第１の導電膜１３が全面に形成され、アライメントマーク３４の四方の側壁に厚さＴａ（０．２５μｍ）で形成されている。その結果、短辺の幅Ｗのアライメントマーク内に、（Ｗ−２×Ｔａ）＝０．５μｍの幅のスリットが形成される。

次に、図１（ｄ）に示したように、ＣＭＰ法によりシリコン酸化膜１２面が露出するまで、第１の導電膜１３を研磨してコンタクトブラグ３５を形成した。アライメントマーク３４の側面および底面には厚さ０．２５μｍの第１の導電膜１３が残存する。図２（ｄ）の上面図ではシリコン酸化膜１２で囲まれたアライメントマーク３４の内面に第１の導電膜１３が露出している。

次に、図１（ｅ）に示したように、厚さＴｂが０．１μｍのタングステンからなる第２の導電膜１４を全面形成した。前工程の段階でアライメントマーク内に残存していた幅０．５μｍのスリットは、第２の導電膜１４を形成することにより幅Ｗ１２が０．３μｍのスリットに狭くなる。図２（ｅ）の上面図ではアライメントマーク３４の四方の側面に形成された厚さ０．２５μｍの第１の導電膜１３のさらに内側の四方に厚さ０．１μｍの第２の導電膜１４が形成される。その結果、最終的に幅Ｗ１２が、Ｗ−２×（Ｔａ+Ｔｂ）＝０．３μｍのスリットを残存させることができる。この最終的に残存する０．３μｍのスリットを、第２の導電膜を配線として形成する場合のアライメントマークとして用いる。

上記のように、本実施例ではアライメントマークとして急峻な段差を有する０．３μｍのスリットを用いることができるので、従来技術でアライメントマークが導電膜で埋まってしまい、段差が消滅することにより正確なアライメントマークが困難にする問題を回避することができる。

次にリソグラフィ法に使用する露光装置における位置合せのためのアライメントマーク検出波形について図３を用いて説明する。

図３（ａ）は絶縁膜に幅Ｗ１２のコンタクトスリット３６を形成したアライメントマークの集合体を配置した上面図である。

図３（ｂ）は、図３（ａ）のＡの部分、アライメントマークの集合体の拡大図で、幅Ｗ１２のスリットマーク３７が複数配置されている。

次に、露光装置より得られたアライメントマークの光学像信号波形を図４を用いて説明する。

図４（ａ）は、図３（ｂ）のスリットの向きを変えて表した図である。

図４（ｂ）〜（ｅ）は、図４（ａ）におけるためには、スリットマーク幅をそれぞれ４μｍ、２μｍ、１μｍ、０．３μｍにて形成したときの露光装置によるアライメントマーク波形を示したものである。

図４（ｂ）、（ｃ）では１つのスリットマークに対してピークを２箇所持つダブルエッジの波形になっており、そのダブルエッジのコントラストはスリット幅４μｍと２μｍで異なっている。これに対し図４（ｄ）、（ｅ）に示すスリット幅１μｍ、０．３μｍ幅では露光装置のもつアライメントセンサーの解像限度を超え、１つのスリットマークに対し１つのピークをもつシングルエッジの波形であり、かつ安定した大きなコントラストを有しているのでアライメントマークに好ましい。高精度なアライメントを達成する（Ｔａ＋Ｔｂ）×２＜Ｗ≦（（Ｔａ＋Ｔｂ）×２＋１）を満たすことが必要であるとわかる。
本発明において、図１（ａ）及び図２（ａ）におけるアライメントマーク幅Ｗは１μｍで形成されており、さらに図１（ｅ）及び図２（ｂ）の工程においてスリットマーク幅Ｗ１２はＷ１２＝Ｗ−（Ｔａ＋Ｔｂ）×２で表され、Ｗ１２＝１−（０．２５＋０．１）×２＝０．３μｍになり、スリットマーク波形は図４（ｅ）と同等の波形が得られる。よって、アライメントマーク幅を（Ｔａ＋Ｔｂ）×２＜Ｗ≦（（Ｔａ＋Ｔｂ）×２＋１）に設定して、アライメントマーク部のエッチング残りをなくし、マーク段差がなくなりアライメントが不可能になることを回避し、さらに、高精度なアライメントを達成する。

本発明の実施形態における半導体装置の製造工程を示す断面図。 本発明の実施形態における半導体装置の製造工程を示すアライメントマークの上面図。 マーク幅Ｗの矩形の集合体で形成されたアライメントマーク図。 半導体装置の露光装置より得られたアライメントマークの信号波形の一例を示す図。 従来の方法による半導体装置の製造工程を示す断面図。 従来のアライメントマークを示す概略図。

符号の説明

１１ シリコン基板
１２ シリコン酸化膜
１３ 埋め込み材用タングステン膜
１４ 配線材用タングステン膜
２１ レジスト膜
３１、４２ コンタクトホール
３２、３５ アライメントマーク
３４ ホール
３７
４１ エッチング残り
５１ 素子部領域
５２ スクライブ領域
Ｗ１ コンタクトホール径
Ｗ アライメントマーク幅
Ｗ１２ アライメントマーク幅
Ｔａ 埋め込み材用タングステン膜厚
Ｔｂ 配線材用タングステン膜厚

Claims (5)

1. 半導体基板上に絶縁膜を堆積する工程と、前記絶縁膜にエッチング処理を行うことにより前記絶縁膜を貫通するコンタクトホールと位置合せのためのアライメントマークを同時に形成する工程と、第１の導電膜を堆積することにより前記コンタクトホール内を埋め込む工程と、前記第１の導電膜を化学機械研磨により前記絶縁膜が露出するまで平坦化する工程と、配線材としての第２の導電膜を堆積する工程を有する半導体装置の製造方法であって、前記アライメントマークの短辺の幅Ｗ（μｍ）は、前記第１の導電膜の膜厚をＴａ（μｍ）、前記第２の導電膜厚をＴｂ（μｍ）とするとき、（Ｔａ＋Ｔｂ）×２＜Ｗ≦（（Ｔａ＋Ｔｂ）×２＋１）の関係を満たすことを特徴とする半導体装置の製造方法。
2. 前記第１の導電膜厚をＴａ（μｍ）、前記第２の導電膜厚をＴｂ（μｍ）、アライメントマークを構成する矩形パターンの短辺の幅をＷ（μｍ）とするとき、（Ｔａ＋Ｔｂ）×２＜Ｗ≦（（Ｔａ＋Ｔｂ）×２＋１）を満たす短辺の幅Ｗにより画定された矩形の集合体で形成されたアライメントマークを有することを特徴とする半導体装置の製造方法。
3. 前記エッチング工程で用いるエッチングガスとして、フルオロカーボンと不活性ガス、及び酸素ガスからなる混合ガスを用いることを特徴とする請求項１乃至２記載の半導体装置の製造方法。
4. 前記第１の導電膜として、タングステン（Ｗ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）及びこれらの少なくとも１つを含有する合金のうち、いずれかが含まれる材料を用いることを特徴とする請求項１乃至３記載の半導体装置の製造方法。
5. 前記第２の導電膜としてタングステン（Ｗ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）及びこれらの少なくとも１つを含有する合金のうち、いずれかが含まれる材料を用いることを特徴とする請求項１乃至４記載の半導体装置の製造方法。

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