KR20080103756A - 금속 포토 공정 시 포토 정렬키 형성 방법 - Google Patents

금속 포토 공정 시 포토 정렬키 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 금속 패턴 공정을 포토 정렬키 구조 및 설계방법에 관한 것이다. 즉, 본 발명에서는 다마신 공정을 위한 덴스 홀 또는 덴스 라인의 경우와 달리 포토 정렬키 패턴은 종래와 같이 와이드 패턴으로 형성하되 포토 정렬키의 주변에 더미 패턴키의 덴스 홀 또는 덴스 스페이스를 형성하여 텅스텐 CMP시의 포토 정렬키에 발생하는 부식을 억제시킴으로써, 금속층 증착 후에도 포토 정렬키 상부의 금속층에 형성된 단차를 통해 포토 정렬키의 판독이 가능하도록 하여 텅스텐 CMP시의 부식은 효과적으로 방지하면서도 금속층 증착 후 판독에는 전혀 지장이 없게 된다.
포토 정렬키, 부식, CMP, 텅스텐

Description

금속 포토 공정 시 포토 정렬키 구조 및 형성 방법{STRUCTURE OF PHOTO ALIGN KEY IN A METAL PHOTO PROCESS AND METHOD THEREOF}
도 1은 종래 금속 포토 공정 시 와이드 패턴의 포토 정렬키 SEM 사진 예시도,
도 2는 종래 다마신 공정에 따른 덴스 포토 키 형성 단면도,
도 3a 내지 도 3c는 본 발명의 실시 예에 따른 와이드 패턴 포토 정렬키상 부식 발생이 억제되는 것을 예시한 공정 단면도,
도 4a 내지 도 4c는 종래 와이드 패턴 포토 정렬키상 부식이 발생하는 것을 예시한 공정 단면도,
도 5는 본 발명의 실시 예에 따른 부식 발생이 억제되는 와이드 패턴 포토 정렬키의 구조 예시도.
<도면의 주요 부호에 대한 간략한 설명>
300 : 포토 정렬키 302 : 더미 패턴키
304 : 금속층 306 : 포토레지스트막
502 : 덴스 홀 504 : 덴스 스페이스
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 반도체 소자의 금속 패턴 공정을 포토 정렬키 구조 및 설계방법에 관한 것이다.
통상적으로, 반도체 소자의 Contact-to-Silicon(CS)층은 콘텍홀(contact hole) 패턴(pattern)에 텅스텐(W) 등의 콘텍금속을 채워 텅스텐에 대한 화학적 기계적 연마(Chemical Mechanical Polishing: CMP)를 하여 형성한다. 이때 항상 문제가 되는 것은 면적 차지 비가 작은 홀에 비해 연마비율(polishing rate)이 큰 와이드 패턴(wide pattern)들로서, 이들 와이드 패턴에는 스크라이브 레인(scribe lane)에 위치하는 포토 정렬키(photo alignment key) 등이 있다. 또한, 포토 정렬키의 일반적인 패턴 크기(pattern size)는 그 폭이 1∼6μm 수준으로 1∼150nm 전 후의 직경을 갖는 콘텍홀에 비해 연마비율 매우 빠르므로 콘텍홀에 맞춰 연마를 한 후에는 포토 정렬키에 부식(erosion)이 발생하여 이후 금속(Metal) 층 공정에서 금속층 포토(metal layer photo) 공정 시 포토 정렬키를 읽는데 심각한 문제가 발생하게 된다.
따라서, 콘텍 상부에 구리 다마신(Cu damascene) 공정을 사용하는 경우 텅스텐(W) CMP 후 유전체막(dielectric)을 증착하므로 투명한 가시광선 영역의 파장에 대해 투명한 유전체 물질을 통해 포토 정렬키(photo key)가 구별 가능한 반사율을 가지면 키(key)의 판독에 문제가 없다. 따라서, 포토 정렬키(photo key)를 부식에 강한 덴스홀(dense hole) 또는 덴스 스페이스(dense space) 등으로 형성하면 간단히 문제가 해결될 수 있다.
그러나, 알루미늄(Al)을 상부의 금속층으로 사용하는 경우 도 1에서 보여지는 바와 같이 텅스텐 CMP후 금속을 증착하게 되므로 키패턴에 단차가 형성되어야만 금속층(metal film) 증착 후에도 포토 정렬키를 판독하는 것이 가능해지는 문제가 있다. 또한, 도 2에서 보여지는 바와 같이 구리 다마신 공정에서는 덴스 홀(dense hole) 또는 덴스 스페이스(dense space)로 키를 형성하게 되면 키 패턴에 텅스텐이 가득 찬 상태로 부식도 거의 발생하지 않기 때문에 가시광선 파장에 대해 불투명한 금속층 증착 후에는 키 패턴을 판독하는 것이 불가능해진다는 문제가 있다.
즉, 도 2의 (a)에서와 같이 구리 기반의 금속층의 경우 유전체막(dielectric film)(200)을 형성한 후, 금속 포토 공정을 진행하므로 가시광선 파장에 대해 투명한 유전체막(200)을 통해 텅스텐(202)과 금속전 유전체(Pre-Metal Dielectric: PMD) (204) 사이 반사율 차이로 판독 가능하나, 도 2의 (b)에서와 같이 알루미늄(Al) 기반의 금속층(210)의 경우에는 표면 깊이(skin depth)로 인해 가시광선이 거의 전반사 되는 상황이 되므로 단차 없이는 포토 정렬키의 판독이 불가능하게 되는 문제가 있다.
이를 해결하기 위해 종래에는 PMD 물질의 두께 등을 연마 마진(polishing margin)이 큰 조건으로 최적화하는 것 등이 있으나, 이러한 방법을 쓸 경우 반도체 소자 디바이스(device)의 버티컬 토폴로지(vertical topology)를 변경해야 하므로 반도체 소자의 동작 특성에 나쁜 영향을 미쳐 소자의 신뢰성을 확보할 수 없는 문제점이 있었다.
따라서, 본 발명의 목적은 다마신 공정을 위한 덴스 홀 또는 덴스 라인의 경우와 달리 포토 정렬키 패턴은 종래와 같이 와이드 패턴으로 형성하되 포토 정렬키의 주변에 더미 패턴키의 덴스 홀 또는 덴스 스페이스를 형성하여 텅스텐 CMP시의 포토 정렬키에 발생하는 부식을 억제시킴으로써, 금속층 증착 후에도 포토 정렬키 상부의 금속층에 형성된 단차를 통해 포토 정렬키의 판독이 가능하도록 하는 포토 정렬키 구조 및 형성 방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명은 금속 포토 공정 시 포토 정렬키 구조로서, 반도체 기판의 스크라이브 라인에 반도체 소자 제조시 층간 정렬을 위해 형성되는 와이드 패턴의 포토 정렬키와, 상기 포토 정렬키에 대한 텅스텐 CMP시의 부식 억제를 위해 상기 포토 정렬키 주위 일정 범위내 상기 포토 정렬키의 폭보다 상대적으로 작은 폭으로 다수 형성되는 더미 패턴키를 포함하는 것을 특징으로 한다.
또한 본 발명은 금속 포토 공정시 포토 정렬키 형성방법으로서, (a)반도체 기판의 스크라이브 라인에 반도체 소자 제조시 층간 정렬을 위한 와이드 패턴의 포토 정렬키를 형성시키는 단계와, (b)상기 포토 정렬키 주위 일정 범위내 상기 포토 정렬키의 폭보다 상대적으로 작은 폭을 가지는 다수의 더미 패턴키 형성을 위한 포토레지스트 마스크를 패터닝 형성시키는 단계와, (c)상기 마스크를 이용하여 상기 포토 정렬키 주위 일정 범위내 다수의 더미 패턴키 형성 영역을 식각시키는 단계와, (d)상기 식각된 더미 패턴키 영역에 금속물질을 갭필하여 상기 포토 정렬키 부 식 억제를 위한 다수의 더미 패턴키를 형성시키는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예의 동작을 상세하게 설명한다.
도 3a 내지 도 3c는 본 발명의 실시 예에 따라 금속층의 증착 후에도 와이드 정렬키상에 단차가 발생하도록 하는 포토 정렬키 설계 및 포토 공정 단면도를 도시한 것으로, 이하에서는 도 4a 내지 도 4c에 도시된 포토 공정 후 읽기가 불가능하였던 종래 포토 정렬키 설계 도면과 비교하여 본 발명의 실시 예를 상세히 설명하기로 한다.
먼저, 종래에는 도 4a에서와 같이, 와이드 패턴의 포토 정렬키(400)가 텅스텐 CMP로 인해 부식(erosion)이 발생하여 단차가 사라지게 되며, 이로 인해 도 4b에서 보여지는 바와 같이 이후 금속층 증착시 상기 포토 정렬키(400) 상부에 증착된 금속층(metal depositon)(402)에서 단차가 형성되지 않게 된다. 이에 따라 도 4c에서와 같이 위 금속층(402)의 식각을 위한 금속 포토 공정에서 포토레지스트막(photo-resist)(404) 증착 후, 포토 정렬키(400)의 판독이 불가능하게 되는 문제점이 있었음은 전술한 바와 같다.
따라서, 위와 같은 종래 문제점을 극복하기 위해 본 발명에서는 도 3a 내지 도 3c에서와 같이 텅스텐 CMP로 인해 부식을 발생하는 와이드 패턴(wide pattern)의 포토 정렬키를 보호하기 위해 포토 정렬키 주위에 덴스 홀 또는 덴스 스페이스 등의 더미 패턴 키(dummy pattern key)을 형성함으로써, 포토 정렬키의 부식을 방 지시키게 된다.
즉, 본 발명에서는 도 3a에서와 같이, 와이드 패턴의 포토 정렬키(300) 주변에 텅스텐 CMP에 의한 부식(erosion)을 억제시키기 위해 포토 정렬키(300)의 주변에 더미 패턴키(302)의 덴스 홀(dense hole) 또는 덴스 스페이스(dense space)를 형성시킨다.
이때, 상기 더미 패턴키(302) 형성을 위해서는 반도체 기판의 스크라이브 라인에 반도체 소자 제조시 층간 정렬을 위한 와이드 패턴의 포토 정렬키(300)를 형성시킨 후, 상기 포토 정렬키 주위 일정 범위내 상기 포토 정렬키(300)의 폭이(예를 들어, 1μm)보다 상대적으로 작은 폭(예를 들어, 100∼200nm)을 가지는 다수의 더미 패턴키 형성을 위한 포토레지스트 마스크(도시하지 않음)를 패터닝 형성시킨다. 이어, 상기 마스크를 이용하여 상기 포토 정렬키(300) 주위 일정 범위내 다수의 더미 패턴키(302) 형성 영역을 식각 시킨 후, 금속물질을 갭필하여 상기 포토 정렬키 부식 억제를 위한 다수의 더미 패턴키(302)를 형성시키게 된다.
도 5에는 상기 포토 정렬키 주변에 형성되는 더미 패턴키(302)의 덴스 홀 및 덴스 스페이스의 예를 도시하였다. 위 도 5의 (a)에서 보여지는 바와 같이, 반도체 소자의 스크라이브 라인(scribe line)에 약 1μm의 와이드 패턴으로 형성되는 포토 정렬키(500)상에 도 5의 (a)에서와 같이 100∼200nm의 폭을 가지는 더미 패턴키의 덴스 홀(502)을 형성시켜 와이드 패턴의 포토 정렬키(500)의 부식을 방지시킴을 알 수 있으며, 또한 도 5의 (b)에서와 같이, 100∼200nm의 폭을 가지는 더미 패턴키의 덴스 스페이스(504)를 형성시켜 와이드 패턴의 포토 정렬키(500)의 부식을 방지시 킴을 알 수 있다.
이어 위와 같은 덴스 홀 또는 덴스 스페이스로 형성되는 더미 패턴키로 인해 텅스텐 CMP시 부식이 발생하지 않은 와이드 패턴의 포토 정렬키(300) 상부로 도 3b에서와 같이 금속층(metal deposition)(304)을 증착시키게 된다. 이때, 위 포토 정렬키(300) 상부에 증착된 금속층(304)은 부식이 억제된 포토 정렬키(300)로 인해 포토 정렬키(300) 상에 형성되었던 단차가 그대로 나타나게 됨을 알 수 있다.
이에 따라, 도 3c에서 보여지는 바와 같이, 위 금속층(304)의 식각을 위한 금속 포토 공정에서 포토레지스트막(306) 증착 후, 금속층(304)에 발생한 단차로 인해 포토 정렬키(300)에 대한 판독이 가능하게 됨을 알 수 있다.
즉, 상기한 바와 같이, 본 발명에서는 다마신 공정을 위한 덴스 홀 또는 덴스 라인의 경우와 달리 포토 정렬키 패턴은 종래와 같이 와이드 패턴으로 형성하되 포토 정렬키의 주변에 더미 패턴키의 덴스 홀 또는 덴스 스페이스를 형성하여 텅스텐 CMP시의 포토 정렬키에 발생하는 부식을 억제시킴으로써, 금속층 증착 후에도 포토 정렬키 상부의 금속층에 단차가 형성되도록 하여 포토 정렬키의 판독이 가능하게 된다.
한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.
이상에서 설명한 바와 같이, 본 발명에서는 다마신 공정을 위한 덴스 홀 또는 덴스 라인의 경우와 달리 포토 정렬키 패턴은 종래와 같이 와이드 패턴으로 형성하되 포토 정렬키의 주변에 더미 패턴키의 덴스 홀 또는 덴스 스페이스를 형성하여 텅스텐 CMP시의 포토 정렬키에 발생하는 부식을 억제시킴으로써, 금속층 증착 후에도 포토 정렬키 상부의 금속층에 형성된 단차를 통해 포토 정렬키의 판독이 가능하도록 하여 텅스텐 CMP시의 부식은 효과적으로 방지하면서도 금속층 증착 후 판독에는 전혀 지장이 없게 되는 이점이 있다.

Claims (9)

  1. 금속 포토 공정 시 포토 정렬키 구조로서,
    반도체 기판의 스크라이브 라인에 반도체 소자 제조시 층간 정렬을 위해 형성되는 와이드 패턴의 포토 정렬키와,
    상기 포토 정렬키에 대한 텅스텐 CMP시의 부식 억제를 위해 상기 포토 정렬키 주위 일정 범위내 상기 포토 정렬키의 폭보다 상대적으로 작은 폭으로 다수 형성되는 더미 패턴키
    를 포함하는 금속 포토 공정시 포토 정렬키 구조.
  2. 제 1 항에 있어서,
    상기 포토 정렬키와 더미 패턴키의 폭의 비율은, 10∼20 : 1로 설정되는 것을 특징으로 하는 금속 포토 공정시 포토 정렬키 구조.
  3. 제 2 항에 있어서,
    상기 더미 패턴키는, 100∼200nm 폭을 가지는 정사각형 형태의 덴스 홀로 형성되는 것을 특징으로 하는 금속 포토 공정시 포토 정렬키 구조.
  4. 제 2 항에 있어서,
    상기 더미 패턴키는, 100∼200nm 폭을 가지는 라인 형태의 덴스 스페이스로 형성되는 것을 특징으로 하는 금속 포토 공정시 포토 정렬키 구조.
  5. 금속 포토 공정시 포토 정렬키 형성방법으로서,
    (a)반도체 기판의 스크라이브 라인에 반도체 소자 제조시 층간 정렬을 위한 와이드 패턴의 포토 정렬키를 형성시키는 단계와,
    (b)상기 포토 정렬키 주위 일정 범위내 상기 포토 정렬키의 폭보다 상대적으로 작은 폭을 가지는 다수의 더미 패턴키 형성을 위한 포토레지스트 마스크를 패터닝 형성시키는 단계와,
    (c)상기 마스크를 이용하여 상기 포토 정렬키 주위 일정 범위내 다수의 더미 패턴키 형성 영역을 식각시키는 단계와,
    (d)상기 식각된 더미 패턴키 영역에 금속물질을 갭필하여 상기 포토 정렬키 부식 억제를 위한 다수의 더미 패턴키를 형성시키는 단계
    를 포함하는 금속 포토 공정시 포토 정렬키 형성방법.
  6. 제 5 항에 있어서,
    상기 (b)단계에서, 상기 포토 정렬키와 더미 패턴키의 폭의 비율은, 10∼20 : 1로 설정되는 것을 특징으로 하는 금속 포토 공정시 포토 정렬키 형성방법.
  7. 제 5 항에 있어서,
    상기 (d)단계에서, 상기 금속물질은, 텅스텐인 것을 특징으로 하는 금속 포 토 공정시 포토 정렬키 형성방법.
  8. 제 6 항에 있어서,
    상기 더미 패턴키는, 100∼200nm 폭을 가지는 정사각형 형태의 덴스 홀로 형성되는 것을 특징으로 하는 금속 포토 공정시 포토 정렬키 형성방법.
  9. 제 6 항에 있어서,
    상기 더미 패턴키는, 100∼200nm 폭을 가지는 라인 형태의 덴스 스페이스로 형성되는 것을 특징으로 하는 금속 포토 공정시 포토 정렬키 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4307664B2 (ja) * 1999-12-03 2009-08-05 株式会社ルネサステクノロジ 半導体装置
KR20010063432A (ko) * 1999-12-22 2001-07-09 박종섭 반도체 소자의 정렬자 형성방법
KR100753390B1 (ko) * 2001-12-15 2007-08-30 매그나칩 반도체 유한회사 산화막 연마 공정의 두께 모니터링 패턴
US20050097764A1 (en) * 2003-11-10 2005-05-12 Kim Su H. Enhanced visibility of overlay measurement marks
CN100536079C (zh) * 2004-04-22 2009-09-02 富士通微电子株式会社 半导体基板及其制造方法
JP4338614B2 (ja) * 2004-09-29 2009-10-07 シャープ株式会社 半導体装置およびその製造方法

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