KR100604803B1 - 반도체 소자의 콘택 플러그 형성 방법 - Google Patents

Abstract

고집적 반도체 소자의 다층 금속 배선을 형성하는 데 필요한 콘택 플러그 형성 방법에 관하여 개시한다. 본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법에서는 반도체 기판상에 층간절연막을 형성한다. 상기 층간절연막을 패터닝하여 상기 층간절연막의 소정 영역에 콘택홀을 형성한다. 상기 콘택홀의 내측벽에 내식각(耐蝕刻) 스페이서를 형성한다. 상기 콘택홀 내에 도전 물질을 증착하여 콘택 플러그를 형성한다.

Description

반도체 소자의 콘택 플러그 형성 방법 {Method for forming contact plug for semiconductor device}

도 1은 종래 기술에서의 문제점을 설명하기 위한 단면도이다.

도 2a 내지 도 2e는 본 발명의 제1 실시예에 따른 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.

도 3a 내지 도 3d는 본 발명의 제2 실시예에 따른 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.

<도면의 주요 부분에 대한 부호의 설명>

100: 반도체 기판, 102: 도전층 상면, 110: 층간절연막, 112: 콘택홀, 120: 내식각층, 120a: 내식각 스페이서, 132: 콘택 플러그, 134: 금속층, 134a: 금속 배선, 200: 반도체 기판, 202: 잔류층, 210: 층간절연막, 212: 콘택홀, 220: 내식각층, 220a: 내식각 스페이서, 232: 콘택 플러그, 234a: 금속 배선.

본 발명은 반도체 집적 회로의 제조 방법에 관한 것으로, 특히 고집적 반도체 소자의 다층 금속 배선을 형성하는 데 필요한 콘택 플러그 형성 방법에 관한 것 이다.

반도체 소자는 트랜지스터, 저항 및 커패시터 등으로 구성되며, 이러한 반도체 소자를 반도체 기판상에 구현하는 데 있어서 금속 배선 형성을 위한 콘택이 필수적으로 요구된다. 금속 배선은 전기적인 신호를 전송시키는 역할을 하므로 전기적인 저항이 낮아야 하며, 경제적이고 신뢰성이 높아야 한다.

반도체 소자의 고밀도화 및 고집적화에 수반하여 금속 배선의 폭 및 두께가 점차 감소되었으며, 그에 따라 콘택홀의 크기도 점차 감소되고 있다. 그에 따라, 복수의 콘택 플러그에 의하여 스택드 비아(stacked via)를 구성하고, 상기 복수의 콘택 플러그 사이에 배선을 개재시키는 구조가 널리 채용되고 있다. 이와 같은 구조에서는 가능한 범위 내에서 상기 복수의 콘택 플러그 및 상기 배선 상호간에 충분한 얼라인 마진을 확보할 필요가 있다.

도 1은 종래 기술에서의 문제점을 설명하기 위한 단면도이다.

반도체 기판(10)상에 스택드 비아를 구성하는 복수의 콘택 플러그를 형성하기 위하여, 먼저 절연층(12) 내에 콘택홀(h)을 형성하고, 상기 콘택홀(h) 내에 콘택 플러그(14)를 형성한 후, 식각 마스크로서 포토레지스트 패턴을 이용한 식각 공정에 의하여 상기 콘택 플러그(14) 위에 금속 배선층(20)을 형성한다. 이 때, 미스얼라인이 발생되면 그 하부의 콘택홀(h) 내부의 콘택 플러그(14)가 도시된 바와 같이 식각되어 그 일부 또는 전부가 제거되는 문제가 생긴다.

따라서, 반도체 소자의 미세화를 실현하기 위하여는 허용된 범위 내에서 스택드 비아를 구성하는 복수의 콘택 플러그 및 그들 사이에 개재되는 배선간에 충분 한 얼라인 마진을 확보하는 것이 중요하다.

본 발명의 목적은 고집적 반도체 소자에서 다층 금속 배선 형성시 얼라인 마진을 확보할 수 있는 콘택 플러그 형성 방법을 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법에서는 반도체 기판상에 층간절연막을 형성한다. 상기 층간절연막을 패터닝하여 상기 층간절연막의 소정 영역에 콘택홀을 형성한다. 상기 콘택홀의 내측벽에 내식각(耐蝕刻) 스페이서를 형성한다. 상기 콘택홀 내에 도전 물질을 증착하여 콘택 플러그를 형성한다.

상기 내식각 스페이서는 상기 콘택 플러그보다 낮은 식각율을 가지는 절연 물질 또는 도전 물질로 형성된다.

특히, 상기 내식각 스페이서는 단일 금속 또는 합금으로 이루어지는 것이 바람직하다.

본 발명에 의하면, 콘택 플러그 위에 금속 배선을 형성할 때 미스얼라인이 발생한 경우에도 콘택 플러그 내의 내식각 스페이서에 의하여 얼라인 마진이 확보되어, 상기 콘택 플러그가 식각에 의해 제거되는 것을 방지할 수 있다.

다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다.

도 2a 내지 도 2e는 본 발명의 제1 실시예에 따른 반도체 소자의 콘택 플러 그 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.

도 2a를 참조하면, 상면에 도전층(도시 생략)이 형성된 반도체 기판(100)상에 층간절연막(110)을 형성한 후, 상기 층간절연막(110)을 패터닝하여 상기 반도체 기판(100)상의 도전층 상면(102)을 노출시키는 콘택홀(112)을 형성한다.

도 2b를 참조하면, 상기 콘택홀(112)이 형성된 결과물 전면에 내식각층(耐蝕刻層)(120)을 균일한 두께로 형성한다. 상기 내식각층(120)은 상기 콘택홀(112)을 매립할 도전층 즉 상기 콘택홀(112) 내에 형성될 콘택 플러그보다 낮은 식각율을 갖는 물질로 이루어지는 것으로, 절연 물질 또는 도전 물질로 구성될 수 있다. 상기 내식각층(120)을 도전 물질을 이용하여 형성한 경우에는 후속 공정에서 선택적 CVD (selective chemical vapor deposition) 공정을 이용하여 상기 콘택홀(112) 내에 콘택 플러그를 형성하는 공정을 효과적으로 이용할 수 있으므로, 공정 시간을 단축시킬 수 있는 이점이 있다.

상기 내식각층(120)을 도전 물질로 형성하는 경우, 상기 콘택홀(112)을 매립하는 도전 물질보다 낮은 식각율을 가지는 물질이면 어떤 것이라도 적용 가능하며, 단일 금속 또는 TiN, TaN, TiAlN 또는 TaAlN과 같은 합금을 이용하는 것도 가능하다.

도 2c를 참조하면, 상기 층간절연막(110)의 상면 및 상기 반도체 기판(100)의 도전층 상면(102)이 노출되도록 상기 내식각층(120)을 에치백하여 상기 콘택홀(112)의 내측벽에 내식각 스페이서(120a)를 형성한다.

도 2d를 참조하면, 상기 내식각 스페이서(120a)가 형성된 결과물 전면에 금 속 물질을 증착하여, 상기 콘택홀(112)을 채우는 콘택 플러그(132)와, 상기 층간절연막(110)의 상면을 덮는 금속층(134)을 형성한다. 바람직하게는, 상기 금속 물질 증착 공정은 선택적 CVD 공정을 이용한다.

도 2e를 참조하면, 상기 금속층(134)을 패터닝하여 상기 콘택 플러그(132) 위에 금속 배선(134a)을 형성한다. 도 2e에서는 상기 금속층(134)의 패터닝시 미스얼라인이 발생된 경우를 도시한 것이다. 도 2e에서 알 수 있는 바와 같이, 상기 금속층(134)의 패터닝시 미스얼라인이 발생한 경우에도 상기 콘택홀(112)의 내측벽에는 상기 콘택 플러그(132)보다 식각율이 낮은 상기 내식각 스페이서(120a)가 형성되어 있으므로 상기 내식각 스페이서(120a)에 의하여 얼라인 마진이 확보되어, 상기 금속층(134)의 식각시 상기 콘택 플러그(132)가 식각에 의해 제거되는 것을 방지할 수 있다.

또한, 상기 내식각 스페이서(120a)가 상기 콘택홀(112)의 내측벽에 형성되어 있으므로, 상기 콘택홀(112) 내에서 상기 콘택 플러그(132)의 단면 형상이 도시한 바와 같이 쐐기 형상을 가지게 된다. 종래 기술에 따른 공정에서는 후속 공정, 예를 들면 금속층간절연막 형성 공정 또는 패시베이션(passivation) 공정 등과 같이 스트레스를 유발시키는 공정에 의하여 콘택 플러그가 리프팅(lifting)되는 현상이 빈번히 발생하였다. 그러나, 본 발명에 따른 방법에 의하여 형성된 상기 콘택 플러그(132)는 상기 콘택홀(112) 내에서 안정된 쐐기 형상의 구조로 형성되어 있으므로, 후속 공정 진행시 발생되는 스트레스에 대하여도 안정성을 갖게 되는 효과가 있다.

도 3a 내지 도 3d는 본 발명의 제2 실시예에 따른 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.

도 3a를 참조하면, 상면에 도전층이 형성된 반도체 기판(200)상에 층간절연막(210)을 형성한 후, 상기 층간절연막(210)을 패터닝하여 콘택홀(212)을 형성한다. 이 때, 상기 콘택홀(212)은 그 저면에서 상기 반도체 기판(200)상의 도전층이 노출되지 않도록 상기 층간절연막(210)의 전체 깊이보다 얕은 깊이를 가지도록 형성한다. 그 결과, 상기 반도체 기판(200)과 상기 콘택홀(212) 사이에는 층간절연막(210)의 잔류층(202)이 소정의 두께로 남아 있게 된다. 상기 잔류층(202)은 후속의 내식각 스페이서 형성을 위한 에치백 공정을 행할 때 상기 콘택홀(212)을 통하여 노출되는 상기 반도체 기판(200)상의 도전층이 식각에 의하여 손상받는 것을 방지하기 위하여 남겨두는 것이다.

도 3b를 참조하면, 도 2b를 참조하여 설명한 방법과 같은 방법을 이용하여 상기 콘택홀(212)이 형성된 결과물 전면에 내식각층(耐蝕刻層)(220)을 형성한다.

도 3c를 참조하면, 도 2c를 참조하여 설명한 방법과 같은 방법을 이용하여 상기 내식각층(220)을 에치백한다. 이 때, 상기 반도체 기판(200)과 상기 콘택홀(212) 사이에 남아 있는 잔류층(202)이 모두 제거될 때까지 에치백 공정을 행하여 상기 층간절연막(210)의 상면 및 상기 반도체 기판(200)의 도전층 상면(204)을 노출시킨다. 그 결과, 상기 콘택홀(212)의 내측벽에 내식각 스페이서(220a)가 형성된다.

도 3d를 참조하면, 도 2d 및 도 2e를 참조하여 설명한 방법과 같은 방법을 이용하여 상기 콘택홀(212) 내에 콘택 플러그(232)를 형성하고, 그 위에 금속 배선(234a)을 형성한다.

도 3d에 도시한 바와 같이, 상기 금속 배선(234a)의 형성시 미스얼라인이 발생되어도 상기 콘택홀(212)의 내측벽에 형성되어 있는 상기 내식각 스페이서(220a)에 의하여 얼라인 마진이 확보되어, 상기 금속 배선(234a) 형성을 위한 식각 공정시 상기 콘택 플러그(232)가 식각에 의해 제거되는 것을 방지할 수 있다. 또한, 상기 콘택 플러그(232)의 단면 형상이 쐐기 형상을 가지므로, 후속 공정 진행시 스트레스를 받게 되어도 상기 콘택 플러그(232)의 리프팅 현상이 발생되지 않고 스트레스에 대한 안정성을 갖게 된다.

상기한 바와 같이, 본 발명에 따른 콘택 플러그 형성 방법에서는 콘택홀의 내측벽에 콘택홀 매립용 도전 물질보다 낮은 식각율을 가지는 물질로 이루어지는 내식각 스페이서를 형성한 후 상기 콘택홀 내에 콘택 플러그를 형성하므로, 상기 콘택 플러그 위에 금속 배선을 형성할 때 미스얼라인이 발생한 경우에도 상기 내식각 스페이서에 의하여 얼라인 마진이 확보되어, 상기 콘택 플러그가 식각에 의해 제거되는 것을 방지할 수 있다.

또한, 상기 내식각 스페이서가 상기 콘택홀의 내측벽에 형성되어 있으므로, 상기 콘택홀 내에서 상기 콘택 플러그의 단면 형상이 쐐기 형상을 가지게 된다. 따라서, 후속 공정 진행시 발생되는 스트레스에 대하여도 안정성을 갖게 되는 효과가 있다.

이상, 본 발명을 바람직한 실시예를 들어 상세히 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (3)

1. 도전층이 형성된 반도체 기판상에 층간절연막을 형성하는 단계와,

   상기 층간절연막을 패터닝하여 상기 층간절연막의 소정 영역에 상기 층간절연막의 전체 두께보다 얕은 깊이를 가지는 콘택홀을 형성하는 단계와,

   상기 콘택홀의 내측벽을 덮는 내식각층(耐蝕刻層)을 형성하는 단계와,

   상기 내식각층을 에치백하여 상기 콘택홀의 내측벽에 내식각 스페이서를 형성하는 단계와,

   상기 도전층을 덮고 있는 층간절연막을 상기 콘택홀을 통해 제거하여 상기 콘택홀의 저면에서 상기 도전층의 상면을 노출시키는 단계와,

   상기 콘택홀 내에 도전 물질을 증착하여 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
2. 제1항에 있어서, 상기 내식각 스페이서는 상기 콘택 플러그보다 낮은 식각율을 가지는 절연 물질 또는 도전 물질로 형성되는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
3. 제2항에 있어서, 상기 내식각 스페이서는 단일 금속 또는 합금으로 이루어지는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.

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