KR100613280B1 - 반도체 소자의 금속-절연체-금속 커패시터 형성 방법 - Google Patents
반도체 소자의 금속-절연체-금속 커패시터 형성 방법 Download PDFInfo
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Abstract
본 발명의 금속-절연체-금속 커패시터 형성 방법은, 형성하고자 하는 금속-절연체-금속 커패시터의 하부에 배치된 하부 절연막에 트랜치를 형성하는 단계와, 트랜치가 형성된 하부 절연막 위에 하부 전극 금속막을 형성하는 단계와, 하부 전극 금속막을 패터닝하여 하부 절연막 상부 및 트랜치 내벽 위의 하부 전극 금속막 패턴을 형성하는 단계와, 하부 절연막 및 하부 전극 금속막 패턴 위에 유전체막 및 상부 전극 금속막을 순차적으로 형성하는 단계와, 그리고 상부 전극 금속막 및 유전체막을 순차적으로 적층하고 패터닝하여 하부 전극 금속막 위의 유전체막 패턴 및 상부 전극 금속막 패턴을 형성하는 단계를 포함한다.
MIM 커패시터, 커패시턴스, 금속성 폴리머
Description
도 1 내지 도 3은 종래의 금속-절연체-금속 커패시터 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 4 내지 도 7은 본 발명에 따른 금속-절연체-금속 커패시터 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 반도체 소자의 금속-절연체-금속 커패시터 형성 방법에 관한 것이다.
현재 상용화되고 있는 혼합된 신호 소자(mixed signal device)는 통상의 로직 소자에 커패시터 및/또는 인덕터 등이 함께 집적되는 구조를 갖는다. 커패시터와 인덕터 중에서 특히 커패시터를 로직 소자와 함께 집적하는데 있어서 최근에는 금속-절연체-금속(MIM; Metal-Insulator-Metal) 커패시터 구조가 폭넓게 이용되고 있다
도 1 내지 도 3은 종래의 금속-절연체-금속 커패시터 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1을 참조하면, 티타늄/티타늄질화(Ti/TiN)막으로 이루어진 하부 전극 금속막(110) 위에 실리콘 질화(SiN)막으로 이루어진 유전체막(120) 및 티타늄/티타늄질화(Ti/TiN)막으로 이루어진 상부 전극 금속막(130)을 순차적으로 형성한다. 다음에 상부 전극 금속막(130) 위에 포토레지스트막 패턴(140)을 형성한다.
다음에 도 2를 참조하면, 상기 포토레지스트막 패턴(140)을 식각 마스크로 한 식각 공정을 수행하여 상기 상부 전극 금속막(130) 및 유전체막(120)의 노출 부분을 순차적으로 제거한다. 그러면 하부 전극 금속막(110)의 일부 표면을 노출시키는 유전체막 패턴(120') 및 상부 전극 금속막 패턴(130')이 만들어진다. 상기 식각 공정으로는 반응성 이온 식각(RIE; Reactive Ion Etching)법을 사용한 건식 식각으로 수행한다.
다음에 도 3을 참조하면, 하부 전극 금속막(110), 유전체막 패턴(120') 및 상부 전극 금속막 패턴(130')을 모두 덮는 금속간 절연막(150)을 형성한다. 이 금속간 절연막(150)은 USG막/d-TEOS산화막 또는 FSG막/SiH4산화막으로 형성한다. 다음에 통상의 비아홀 형성 공정을 수행하여 하부 전극 금속막(110)의 일부 표면을 노출시키는 비아홀과 상부 전극 금속막 패턴(130')의 일부 표면을 노출시키는 비아홀을 형성한다. 그리고 상기 비아홀 내부를, 예컨대 텅스텐(W)막으로 채워서 컨택 플러그(160, 170)를 형성한다.
그런데 이와 같은 종래의 금속-절연체-금속 커패시터 형성 방법에는 몇 가지 문제점들이 있다. 첫 번째로 도 2에 나타낸 바와 같이, 상부 전극 금속막 패턴(130') 형성을 위한 식각 공정시 하부 전극 금속막(110)의 노출에 따른 금속성 폴리머의 재스퍼터링(re-sputtering) 현상에 의해 잔류물(140)들이 발생한다. 이 잔류물(140)이 발생하게 되면 누설 전류 특성이 열화되고 인접 금속막과의 단락(short)을 유발시켜 소자의 신뢰성을 저하시킨다는 점이다. 두 번째로 상기와 같은 방법에 의해 형성된 금속-절연체-금속 커패시터 구조는 제한된 커패시턴스(capacitance)를 갖는다는 한계가 있으며, 커패시턴스 증대가 용이하지 않다는 점이다.
본 발명이 이루고자 하는 기술적 과제는, 커패시턴스를 증대시키고 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 금속-절연체-금속 커패시터 형성 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 금속-절연체-금속 커패시터 형성 방법은, 형성하고자 하는 금속-절연체-금속 커패시터의 하부에 배치된 하부 절연막에 트랜치를 형성하는 단계; 상기 트랜치가 형성된 하부 절연막 위에 하부 전극 금속막을 형성하는 단계; 상기 하부 전극 금속막을 패터닝하여 상기 하부 절연막 상부 및 상기 트랜치 내벽 위의 하부 전극 금속막 패턴을 형성하는 단계; 상기 하부 절연막 및 하부 전극 금속막 패턴 위에 유전체막 및 상부 전극 금속막을 순차적으로 형성하는 단계; 및 상기 상부 전극 금속막 및 유전체 막을 순차적으로 적층하고 패터닝하여 상기 하부 전극 금속막 위의 유전체막 패턴 및 상부 전극 금속막 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 하부 전극 금속막 패턴 형성을 위한 패터닝시 사용되는 마스크막은 동일 라인의 금속 배선막 형성을 위한 마스크막인 것이 바람직하다.
상기 하부 전극 금속막은 Ti/TiN막/AlCu막/TiTiN막 구조로 형성하고, 상기 유전체막은 SiN막으로 형성하고, 상기 상부 전극 금속막은 Ti/TiN막으로 형성하는 것이 바람직하다.
상기 트랜치는 5000-6000Å의 깊이로 형성하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 4 내지 도 7은 본 발명에 따른 금속-절연체-금속 커패시터 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 4를 참조하면, 형성하고자 하는 금속-절연체-금속 커패시터의 하부에 배치된 하부 절연막(400)에 트랜치(430)를 형성한다. 하부 절연막(400)은 USG막/d-TEOS산화막 또는 FSG막/SiH4산화막으로 이루어지는 금속간 절연막일 수 있다. 하부 절연막(400)에는 하부 절연막(400)을 관통하는 컨택 플러그(410)가 배치된다. 상기 트랜치(430)를 형성하기 위해서는, 먼저 하부 절연막(400) 및 컨택 플 러그(410) 위에 마스크막 패턴(420)을 포토레지스트막 패턴으로 형성한다. 이 마스크막 패턴(420)은 트랜치(430)가 만들어질 하부 절연막(400)의 표면을 노출시킨다. 다음에 상기 마스크막 패턴(420)을 식각 마스크로 한 식각 공정으로 하부 절연막(400)의 노출 부분을 일정 깊이만큼, 예컨대 5000-6000Å만큼 제거하여 트랜치(430)를 형성한다. 상기 식각 공정은 Cl2 가스를 이용한 반응성 이온 식각법을 사용하여 수행한다.
다음에 도 5를 참조하면, 상기 트랜치(430)를 형성한 후에 마스크막 패턴(도 4의 420)을 제거한다. 그리고 트랜치(430)가 형성된 하부 절연막(400) 위에 하부 전극 금속막을 형성하고, 이 하부 전극 금속막을 패터닝하여 하부 절연막 상부 및 상기 트랜치 내벽 위의 하부 전극 금속막 패턴(510)을 형성한다. 하부 전극 금속막은 Ti/TiN막/AlCu막/TiTiN막 구조로 형성한다. 하부 전극 금속막에 대한 패터닝은 통상의 마스크막 패턴, 예컨대 포토레지스트막 패턴을 이용한 식각 공정으로 형성한다. 이때 사용되는 마스크막 패턴은, 도면상에 나타내지는 않았지만, 하부 전극 금속막과 동일한 레벨의 금속막들을 패터닝할 때 사용하는 마스크막 패턴을 함께 사용할 수 있으며, 이에 따라 하부 전극 금속막을 패터닝하기 위한 별도의 마스크막 패턴이 불필요하다.
다음에 도 6을 참조하면, 하부 절연막(400) 및 하부 전극 금속막 패턴(510) 위에 유전체막(520) 및 상부 전극 금속막(530)을 순차적으로 형성한다. 유전체막(520)은 PE(Plasma Enhanced)-CVD 방법을 사용하여 대략 1000Å 두께의 SiN막으로 형성하고, 상부 전극 금속막(530)은 인-시츄(in-situ)로 대략 500/1500Å 두께의 Ti/TiN막으로 형성한다.
다음에 도 7을 참조하면, 통상의 마스크막 패턴, 예컨대 포토레지스트막 패턴을 이용한 식각 공정을 수행하여 상부 전극 금속막 패턴(535) 및 유전체막 패턴(525)을 순차적으로 형성한다. 상기 식각 공정은 반응성 이온 식각법을 사용하여 수행할 수 있으며, 이때 하부 전극 금속막 패턴(510)이 이미 패터닝이 이루어진 상태이므로 금속성 폴리머의 재스퍼터링 현상이 억제된다. 다음에 상부 전극 금속막 패턴(535)을 덮는 금속간 절연막(440)을 형성한다. 이 금속간 절연막(440)도, 하부 절연막(400)과 마찬가지로 USG막/d-TEOS산화막 또는 FSG막/SiH4산화막으로 형성할 수 있다. 다음에 통상의 비아홀 형성 공정 및 컨택 플러그 형성 공정을 수행한다. 그러면 금속간 절연막(440)을 관통하여 상부 전극 금속막 패턴(535)에 연결되는 컨택 플러그(450)가 만들어진다.
이상의 설명에서와 같이, 본 발명에 따른 반도체 소자의 금속-절연체-금속 커패시터 형성 방법에 의하면, 하부 절연막에 트랜치를 형성한 후에 하부 전극 금속막을 형성하므로, 면적이 넓어져서 커패시턴스를 증대시킬 수 있다는 이점이 제공된다. 그리고 하부 전극 금속막에 대한 패터닝을 다른 금속막에 대한 패터닝시 사용되는 마스크막을 함께 사용할 수 있으므로, 전체 공정에서 사용되는 마스크수를 감소시킬 수 있다. 또한 상부 전극 금속막 패터닝시 이미 하부 전극 금속막이 패터닝되어 있으므로, 종래의 금속-절연체-금속 커패시터 형성 공정에서 제기되는 하부 전극 금속막 패터닝시 발생하는 금속성 폴리머의 재스퍼터링으로 인한 단락 및 누설 전류 특성 저하와 같은 문제가 발생되지 않는다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
Claims (4)
- 소정의 하부 구조를 가지는 반도체 기판 위에 형성되어 있으며, 복수개의 컨택홀을 가지는 하부 절연막을 형성하는 단계,상기 복수개의 컨택홀 내부를 채우는 컨택 플러그(contact plug)를 형성하는 단계,상기 서로 이웃하는 컨택홀 내부에 존재하는 상기 컨택 플러그 사이에 위치하는 상기 하부 절연막을 패터닝하여 트렌치(trench)를 형성하는 단계,상기 트렌치가 형성된 하부 절연막 위에 하부 전극 금속막을 형성하는 단계;상기 하부 전극 금속막을 패터닝하여 상기 하부 절연막 상부 및 상기 트랜치 내벽 위의 하부 전극 금속막 패턴을 형성하는 단계;상기 하부 절연막 및 하부 전극 금속막 패턴 위에 유전체막 및 상부 전극 금속막을 순차적으로 형성하는 단계; 및상기 상부 전극 금속막 및 유전체막을 순차적으로 패터닝하여 상기 하부 전극 금속막 위의 유전체막 패턴 및 상부 전극 금속막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속-절연체-금속 커패시터 형성 방법.
- 제 1항에 있어서,상기 하부 전극 금속막 패턴 형성을 위한 패터닝시 사용되는 마스크막은 동일 라인의 금속 배선막 형성을 위한 마스크막인 것을 특징으로 하는 반도체 소자의 금속-절연체-금속 커패시터 형성 방법.
- 제 1항에 있어서,상기 하부 전극 금속막은 Ti/TiN막/AlCu막/TiTiN막 구조로 형성하고, 상기 유전체막은 SiN막으로 형성하고, 상기 상부 전극 금속막은 Ti/TiN막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속-절연체-금속 커패시터 형성 방법.
- 제 1항에 있어서,상기 트랜치는 5000-6000Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 금속-절연체-금속 커패시터 형성 방법.
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