KR100608326B1 - 반도체소자의 전극형성방법 - Google Patents
반도체소자의 전극형성방법 Download PDFInfo
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- 238000000034 method Methods 0.000 title claims abstract description 19
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 229910052751 metal Inorganic materials 0.000 claims abstract description 41
- 239000002184 metal Substances 0.000 claims abstract description 41
- 239000000463 material Substances 0.000 claims abstract description 24
- 238000005530 etching Methods 0.000 claims abstract description 12
- 239000010410 layer Substances 0.000 claims description 104
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 12
- 239000011229 interlayer Substances 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 230000004888 barrier function Effects 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 230000009977 dual effect Effects 0.000 claims description 2
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 239000007789 gas Substances 0.000 claims 5
- 229920000642 polymer Polymers 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 239000008239 natural water Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- -1 Boro Phosphorus Chemical compound 0.000 description 1
- 150000001412 amines Chemical class 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
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- H01L28/60—Electrodes
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Abstract
본 발명은 반도체소자의 전극형성방법에 관한 것으로, 하부금속층상에 절연층, 상부금속층 및 캡핑물질층을 차례로 형성한 후 상기 캡핑물질층과 상부금속층의 일부분을 선택적으로 제거하는 단계; 상기 패터닝된 캡핑물질층을 마스크로 하여 상기 절연층을 일부 식각하는 단계; 상기 결과물의 상부에 절연막을 형성한 후 이를 선택적으로 제거하여 상기 하부금속층표면과 상기 상부금속층 표면을 노출시키는 콘택홀을 형성하는 단계; 및 상기 콘택홀내에 플러그를 형성한 후 상기 플러그상에 금속배선을 형성하여 MIM구조의 전극을 완성하는 단계를 포함하여 구성된다.
Description
도 1은 종래기술에 따른 반도체소자의 전극형성시 금속성 폴리머에 의한 브릿지현상을 도시한 사진.
도 2a 내지 도 2e는 본 발명에 따른 반도체소자의 전극형성방법을 도시한 공정별 단면도.
(도면의 주요부분에 대한 부호설명)
100 : 하부전극층 120 : 절연층
120a : 잔류 절연층 140 : 상부전극층
140a : 잔류 상부전극층 160 : 캡핑물질층
160a : 잔류 캡핑물질층 180 : 감광막
50, 200 : 알루미늄층 80, 220 : TiN
본 발명은 반도체소자의 전극형성방법에 관한 것으로, 보다 상세하게는 MIM(Metal-Insulator-Metal)구조의 전극에서 절연층 건식식각시 발생하는 금속성 폴리머에 의한 브릿지를 방지하는 반도체소자의 전극형성방법에 관한 것이다.
일반적으로 아날로그 반도체 디바이스의 필수적 구성요소인 캐패시터는 디램에서의 캐패시터와는 달리 신호지연의 역할을 하며 이러한 캐패시터의 구조는 일반적으로 폴리실리콘층-절연층-폴리실리콘층의 구조 또는 금속층-절연층-금속층의 구조를 채택하고 있다.
특히, 금속층-절연층-금속층의 구조에서 공정 재현시 상부금속층의 식각후 인-시튜(In-situ) 포토레지스트 스트립 공정을 진행하는데, 이는 상부금속층의 식각시 식각제인 Cl2, BCl3등의 Cl이 감광막과 상부금속층 측벽에 잔류하다가 대기중에 노출시 대기중의 H2O와 결합하여 HCl을 형성하고, 이러한 HCl에 의한 부식이 발생되기 때문이다.
따라서, 후속공정인 절연층 식각시에는 상부금속층인 TiN이 배리어 역할을 하는데, 이때 도 1에 도시된 바와 같이 상부금속층의 손실에 의해 상부금속층과 하부금속층 사이에 식각 부산물등에 의한 브릿지 현상이 부분적으로 발생하게 되는 문제점이 있다.
또한, 이러한 브릿지 현상은 캐패시터의 리키지 성분으로 작용하여 MIM 전극의 특성에 민감한 영향을 준다는 문제점이 있다.
따라서, 본발명은 상기 종래기술의 제반문제점을 해결하기 위하여 안출한 것으로서, 절연층 식각시 상부전극층의 손실로 인한 금속성폴리머의 발생을 근본적으 로 억제하여 상부전극층과 하부전극층간의 브릿지 현상을 방지하기 위한 안정적인 MIM구조를 제공하는 반도체소자의 전극형성방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 전극형성방법은 하부금속층상에 절연층, 상부금속층 및 캡핑물질층을 차례로 형성한 후 상기 캡핑물질층과 상부금속층의 일부분을 선택적으로 식각하여 제거하는 단계; 상기 패터닝된 캡핑물질층을 마스크로 하여 상기 절연층을 일부 식각하는 단계; 상기 하부금속층 상에 상기 캡핑물질층을 덮도록 층간절연층을 형성하고 패터닝하여 상기 하부금속층 및 상부금속층을 각각 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 내에 상기 하부금속층 및 상부금속층과 접촉되어 전기적으로 연결되는 플러그를 형성하는 단계; 상기 층간절연층 상에 상기 플러그와 접촉되어 전기적으로 연결되는 금속배선을 형성하는 단계를 포함한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체소자의 전극형성방법을 도시한 공정별 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 알루미늄(50)과 TiN(80)으로 이루어진 하부전극층(100)상에 절연층 역할의 실리콘질화막(120)을 200∼1000Å두께로 증착하고, 상기 실리콘질화막(120)의 상부에 상부전극층인 TiN(140)을 200∼2500Å두께로 증착한 후, 캡핑물질층인 PE-TEOS(160)를 100∼3000Å두께로 증착한다.
그 다음, 도 2b에 도시된 바와 같이, 상기 결과물의 상부에 상기 상부전극층(140)을 패터닝하기 위한 감광막 패턴(180)을 형성한다.
이어서, 도 2c에 도시된 바와 같이, 상기 결과물의 상부에 CxFyHz (x,y,z는 0 또는 자연수)의 가스와 Ar, N2, O2등의 가스를 선택적으로 혼합하여 상기 캡핑물질층인 PE-TEOS(160)를 건식식각하여 잔류 캡핑물질층(160a)을 형성하고, 그 다음 Cl2/BCl3등의 가스를 사용하여 상기 상부전극층(140)을 건식식각하여 잔류 상부전극층(140a)을 형성한 후 인-시튜로 감광막(180)을 제거한다.
상기 캡핑물질층인 PE-TEOS(160)은 고밀도 플라즈마 또는 CVD 산화막으로 이용할 수 있으며, 또는 SiON계열의 질산화막을 이용할 수도 있다. 또한, SiOC계열의 산화막 또는 SiC계열의 실리콘카바이드를 이용할 수도 있다.
한편, 상기 상부전극층(140)과 하부전극층(100)은 TiN, TaN 또는 이중구조의 TiN/TaN 중 하나를 이용할 수도 있다.
그 다음, 도 2d에 도시된 바와 같이, 상기 결과물의 상부에 CxFyHz (x,y,z는 0 또는 자연수)의 가스와 Ar, N2, O2등의 가스를 선택적으로 혼합하여 상기 절연층(120)을 건식식각하여 잔류 절연층(120a)을 형성한다.
이로써, 상기 TiN(80)을 최상부층으로 하는 A영역과 상기 캡핑물질층(160a)을 최상부층으로 하는 B영역이 형성된다.
이때, 상기 절연층(120)과 상기 상부전극층(140a)의 건식식각시 상기 캡핑물질층(160a)은 식각 배리어로 이용하므로 상기 상부전극층(140a)의 손실에 따른 금속성 폴리머의 발생이 억제된다.
이어서, 도 2e에 도시된 바와 같이, TiN(80) 상에 캡핑물질층(160a)을 덮도록 BPSG(Boro Phosphorus Silicate Glass) 등의 흐름성이 좋은 절연물질로 층간절연층을 형성한다. 그리고, A영역의 층간절연층을 식각하여 TiN(80)을 노출시키는 콘택홀을 형성한다. 이 때, B영역의 층간절연층과 캡핑물질층(160a)을 식각하여 상부전극층(140a)을 노출시키는 콘택홀도 형성한다.
상기 층간절연층 상에 텅스텐을 A영역 및 B영역에 형성된 콘택홀을 채우도록 증착한 후 에치백하여 A영역 및 B영역에 형성된 콘택홀 내에 텅스텐 플러그(180)을 TiN(80) 및 상부전극층(140a)과 접촉되게 형성한다. 그리고, 층간절연층 상에 증착 및 패터닝 공정에 의해 텅스텐 플러그(180)와 접촉되어 전기적으로 연결되는 금속층(200) 및 TiN(220)의 적층된 구조를 형성하여 최종적인 MIM구조의 전극을 완성한다.
상기 층간절연층 상에 텅스텐을 A영역 및 B영역에 형성된 콘택홀을 채우도록 증착한 후 에치백하여 A영역 및 B영역에 형성된 콘택홀 내에 텅스텐 플러그(180)을 TiN(80) 및 상부전극층(140a)과 접촉되게 형성한다. 그리고, 층간절연층 상에 증착 및 패터닝 공정에 의해 텅스텐 플러그(180)와 접촉되어 전기적으로 연결되는 금속층(200) 및 TiN(220)의 적층된 구조를 형성하여 최종적인 MIM구조의 전극을 완성한다.
상술한 바와 같이, 본 발명은 절연층 식각시 상부전극층의 손실로 인한 금속성폴리머의 발생을 근본적으로 억제하여 상부전극층과 하부전극층간의 브릿지 현상을 억제할 수 있다는 효과가 있다.
또한, 발생된 금속성 폴리머를 제거하기 위한 높은 비용을 감수할 필요가 없으며, 아민-기저(Amine-based)의 화학제를 사용하지 않아도 브릿지등이 발생하지 않기 때문에 안정적인 MIM구조를 형성할 수 있다는 효과가 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (8)
- 하부금속층상에 절연층, 상부금속층 및 캡핑물질층을 차례로 형성한 후 상기 캡핑물질층과 상부금속층의 일부분을 선택적으로 식각하여 제거하는 단계;상기 패터닝된 캡핑물질층을 마스크로 하여 상기 절연층을 일부 식각하는 단계;상기 하부금속층 상에 상기 캡핑물질층을 덮도록 층간절연층을 형성하고 패터닝하여 상기 하부금속층 및 상부금속층을 각각 노출시키는 콘택홀을 형성하는 단계;상기 콘택홀 내에 상기 하부금속층 및 상부금속층과 접촉되어 전기적으로 연결되는 플러그를 형성하는 단계;상기 층간절연층 상에 상기 플러그와 접촉되어 전기적으로 연결되는 금속배선을 형성하는 단계를 포함하는 반도체소자의 전극형성방법.
- 제 1 항에 있어서, 상기 캡핑물질층을 CxFyHz(x,y,z는 0 또는 자연수)의 가스와 Ar, N2 및 O2의 가스 중 어느 하나를 선택적으로 혼합하여 건식식각하는 반도체소자의 전극형성방법.
- 제 1 항에 있어서, 상기 캡핑물질층을 PE-TEOS, 고밀도 플라즈마, CVD 산화막, SiON계열의 질산화막, SiOC계열의 산화막 또는 SiC계열의 실리콘카바이드로 형성하는 반도체소자의 전극형성방법.
- 제 1 항에 있어서, 상기 상부금속층을 Cl2, BCl3의 가스를 사용하여 건식식각하는 반도체소자의 전극형성방법.
- 제 1 항에 있어서, 상기 상부금속층과 하부금속층을 TiN, TaN 또는 TiN/TaN의 이중구조로 형성하는 반도체소자의 전극형성방법.
- 제 1 항에 있어서, 상기 절연층을 CxFyHz(x,y,z는 0 또는 자연수)의 가스와 Ar, N2 및 O2의 가스 중 어느 하나를 선택적으로 혼합하여 건식식각하는 것을 특징으로 하는 반도체소자의 전극형성방법.
- 제 1 항에 있어서, 상기 절연층을 실리콘질화막 또는 Ta2O5으로 형성하는 반도체소자의 전극형성방법.
- 제 1 항에 있어서, 상기 절연층과 상부금속층의 식각시 상기 캡핑물질층을 식각 배리어로서 이용하는 반도체소자의 전극형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020081767A KR100608326B1 (ko) | 2002-12-20 | 2002-12-20 | 반도체소자의 전극형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020081767A KR100608326B1 (ko) | 2002-12-20 | 2002-12-20 | 반도체소자의 전극형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040055150A KR20040055150A (ko) | 2004-06-26 |
| KR100608326B1 true KR100608326B1 (ko) | 2006-08-04 |
Family
ID=37347872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020081767A KR100608326B1 (ko) | 2002-12-20 | 2002-12-20 | 반도체소자의 전극형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100608326B1 (ko) |
-
2002
- 2002-12-20 KR KR1020020081767A patent/KR100608326B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040055150A (ko) | 2004-06-26 |
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