KR100537117B1 - 자기 차폐층을 구비하는 자기 메모리 디바이스 및 그 제조방법 - Google Patents

자기 차폐층을 구비하는 자기 메모리 디바이스 및 그 제조방법 Download PDF

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Abstract

자기 메모리 디바이스는 제1 방향으로 배치되는 제1 배선층, 제1 배선층 위에 배열되는 메모리 소자, 메모리 소자 상에 배열되고 제1 방향과 다른 제2 방향으로 배치되는 제2 배선층, 제2 배선층 각각의 측면 및 메모리 소자의 측면 상에 형성되는 제1 차폐층을 포함한다.

Description

자기 차폐층을 구비하는 자기 메모리 디바이스 및 그 제조 방법{MAGNETIC MEMORY DEVICE HAVING MAGNETIC SHIELD LAYER, AND MANUFACTURING METHOD THEREOF}
본 발명은 자기 메모리 디바이스 및 그 제조 방법에 관한 것으로, 특히 매 비트마다 전류 자계에 의해 기록을 수행하고 셀의 자화 상태에 대응한 저항 변화에 응답하여 "1"또는 "0"의 정보를 판독하는 자기 메모리 디바이스, 및 그 제조 방법에 관한 것이다.
자기 저항 효과를 이용한 MRAM(자기 랜덤 액세스 메모리)이 최근 메모리 소자로서 제안되었다. MRAM의 특징은 데이터를 메모리 셀에 기록하는 경우에 강자성체의 자화 방향이 전류 자계를 이용하여 변경된다는 점이다. MRAM 중에서, TMR(터널링 자기 저항) 효과를 이용하는 MTJ(자기 터널링 접합) 소자는 저항값 변경에 응답하여 "1" 또는 "0"의 정보를 추출할 수 있다. "1"과 "0"간의 저항 차이로서의 MTJ 소자의 MR(자기 저항)은 거의 50%에 달하고, 이것은 MRAM의 실제적인 사용을 크게 향상시킨다.
MTJ 소자와 같은 자기 저항 소자를 구비한 메모리 셀에서 정보 기록가능한 전류 자계를 생성하기 위해서는, 충분히 큰 기록 전류가 기록 배선에 공급되어야 한다. 현재, 기록 전류는 기록 배선 당 약 수 mA 내지 10mA에 달한다. 외형 크기를 더 축소하면 자기 저항 소자들 간의 거리가 더 짧아진다. 이것은 큰 기록 전류가 생성되면 선택된 셀에 인접한 셀들에 영향을 미친다는 것을 의미한다.
이러한 문제를 해결하는 기술들 중 하나는 "자기 차폐"이다. 이 기술에 따르면, 전류 자계 배선만 또는 전류 자계 배선 및 자기 저항 소자 모두가 자기 부재로 피복된다. 전류 자계 배선에 의해 생성된 자계는 요크와 동일한 효과에 의해 선택된 셀에 집중된다. 정보는 작은 기록 전류에 의해 선택된 셀에 기록될 수 있다.
이러한 기술의 주지된 예는 일본특허출원번호 제11-238377호에 개시되어 있다. 본 예에서, 도 61에 도시된 바와 같이, 소자 분리 산화막(72)이 반도체 기판(71) 상에 선택적으로 형성된다. MOSFET(73)은 소자 분리 산화막(72) 사이에 선택적으로 형성된다. MOSFET(73)의 소스/드레인 확산층은 콘택트(74, 76, 78) 및 제1, 제2, 및 제3 배선층(75, 77, 79)을 통해 GMR(Giant Magneto Resistive) 소자(80)에 접속된다. 전류 자계에 의해 GMR 소자(80)에 정보를 기록하기 위한 상부 및 하부 워드 라인(81, 82)은 GMR 소자(80)로부터의 간격으로 GMR 소자(80)의 상부 및 하부에 형성된다. 비도전성 페라이트 재료로 만들어지는 자기 차폐층(83)은 메모리 셀 어레이의 전체 표면을 피복하는 패시베이션(passivation) 막으로서 형성된다.
종래 기술은 비도전성 페라이트 재료에 의해 자기 차폐층(83) 외부의 스트레이(stray) 자계를 차폐할 수 있다. 종래 기술은 또한 기록부로서 기능하는 GMR 소자(80)의 자기층 상에 기록 배선층(81, 82)에 의해 생성되는 자계를 집중시킬 수 있다.
그러나, 종래 기술은 축소된 자기 메모리에서 인접 셀들 사이에서 누설되는 자계에 의해 유발되는 오류 기록을 방지하는데 는 별 효과를 나타내지 못한다. 종래 기술은 전류 자계 배선에 의해 자계를 자기 부재로 만족할 만하게 집중시킬 수 없다.
본 발명의 제1 양태에 따른 자기 메모리 디바이스는 제1 방향으로 배치되는 제1 배선층, 제1 배선층 위에 배열되는 메모리 소자, 메모리 소자 상에 배열되고 제1 방향과 다른 제2 방향으로 배치되는 제2 배선층, 제2 배선층 각각의 측면 및 메모리 소자의 측면 상에 형성되는 제1 차폐층을 포함한다.
본 발명의 제2 양태에 따른 자기 메모리 디바이스 제조 방법은 제1 방향으로 배치되는 제1 배선층을 형성하는 단계, 제1 배선층 위에 메모리 소자를 선택적으로 형성하는 단계, 메모리 소자 주위에 제1 절연층을 형성하는 단계, 제1 절연층 및 메모리 소자 상에, 제1 방향과 다른 제2 방향으로 배치되는 제2 배선층을 형성하는 단계, 제2 배선층을 마스크로 이용함으로써 제2 배선층으로 피복되지 않은 제1 절연층의 일부를 제거하는 단계, 및 제2 배선층 위에 제1 차폐층을 형성하는 단계를 포함한다.
본 발명의 양호한 실시예는 메모리 소자로서 TMR(터널링 자기 저항) 효과를 이용하여 MTJ(자기 터널링 접합) 소자를 채택하는 자기 메모리 디바이스(MRAM; 자기 랜덤 액세스 메모리)에 관한 것이다.
본 발명의 양호한 실시예들이 첨부된 도면을 참조하여 이하에 설명된다. 이하의 설명에서는, 동일한 참조 부호는 첨부 도면 전체에서 동일한 부분을 나타낸다.
[제1 실시예]
제1 실시예에서, 자기 차폐층은 MTJ 소자 및 제2 배선층을 피복하도록 인접하는 제2 배선층 위에 형성된다. 본 실시예는 어떠한 스위칭 소자도 이용하지 않는다.
도 1a는 본 발명의 제1 실시예에 따른 자기 메모리 디바이스를 도시한 투시도이다. 도 1b는 도 1a의 라인 IB-IB에 따른 자기 메모리 디바이스를 도시한 단면도이다. 도 1c는 도 1a의 라인 IC-IC에 따른 자기 메모리 디바이스를 도시한 단면도이다. 제1 실시예에 따른 자기 메모리 디바이스의 구조를 설명한다.
도 1a, 1b, 및 1c에 도시된 바와 같이, 제1 실시예에 다른 자기 메모리 디바이스에서, 제1 및 제2 배선층(13, 20)은 다른 방향으로 배치된다. 각 MTJ 소자(18)는 대응하는 제1 및 제2 배선층(13, 20)에 전기적으로 접속되고, 제1 및 제2 배선층(13, 20) 간의 노드에 배열된다. 자기 차폐층(21)은 각 MTJ 소자(18)의 측면 및 각 제2 배선층(20)의 측면을 피복하도록 형성된다. 자기 차폐층(21)은 인접하는 제2 배선층(20) 위에 연속적으로 형성된다.
제1 배선층(13)이 배치되는 방향으로의 MTJ 소자(18)의 폭 X는 제2 배선층(20)의 폭과 동일하다. 제2 배선층(20)이 배치되는 방향으로의 MTJ 소자(18)의 폭 Y는 제1 배선층(13)의 폭과 동일하다. 그러므로, 제2 배선층(20)이 배치되는 방향의 MTJ 소자(18)의 측면과 이 방향의 제2 배선층(20)의 측면은 거의 단차없는 면을 형성한다. 자기 차폐층(21)은 이 면을 피복하도록 형성된다. 층간 절연막(19)은 MTJ 소자(18)들 간의 간격을 충전한다. 층간 절연막(19) 및 MTJ 소자(18)의 막 두께는 서로 거의 동일하다.
제1 실시예에서, 자기 차폐층(21)은 인접하는 제2 배선층(20) 위에 연속적으로 형성된다. 자기 차폐층(21)은 절연 재료를 이용하는 것이 바람직하다. 이것은, 도전성 재료로 이루어진 자기 차폐층(21)이 제2 배선층(20) 위에 연속적으로 형성되면, 인접하는 제2 배선층(20)이 자기 차폐층(21)을 통해 전기적으로 접속되거나 매 셀마다 분리된 MTJ 소자(18)가 전기적으로 접속되기 때문이다.
즉, 자기 차폐층(21)은 절연 자기층이다. 절연 자기층의 재료 예는 절연 페라이트, (Fe, Co)-(B, SI, Hf, Zr, Sm, Ta, Al)-(F, O, N) 막과 같은 금속-비금속 나노알갱이(nanogranular) 막이다. 더 구체적으로는, 절연 페라이트는 Mn-Zn-페라이트, Ni-Zn-페라이트, MnFeO, CuFeO, FeO, 및 NiFeO로 구성되는 그룹에서 선택된 적어도 하나의 재료를 포함한다.
제1 실시예에서, 제1 및 제2 배선층(13, 20)은 큰 단위의 셀 어레이의 형성을 위해 적절하게 서로 교차한다. 그러나, 제1 및 제2 배선층(13, 20)은 서로 다른 방향으로 배치되는 한 서로 교차하지 않을 수도 있다.
MTJ 소자(18)는 3개의 층들, 즉 자화 방향이 고정된 자기 고정층(자기층, 14), 터널 접합층(비자기층, 15), 및 자화 방향이 역전되는 자기 기록층(자기층, 16)을 포함한다. 자기 고정층(14) 및 자기 기록층(16)의 위치는 교환될 수도 있다. MTJ 소자(18)는 하나의 터널 접합층(15)으로 형성되는 단일 터널 접합 구조 또는 2개의 터널 접합층(15)으로 형성되는 이중 터널 접합 구조를 취할 수 있다. 단일 및 이중 터널 접합 구조의 MTJ 소자(18)가 예시된다.
도 2a에 도시된 단일 터널 접합 구조를 가지는 MTJ 소자(18)는 템플릿 층(101), 초기 강자성체층(102), 반강자성체층(103) 및 기준 강자성체층(104)을 순차 적층하여 얻어지는 자기 고정층(14), 자기 고정층(14) 상에 형성되는 터널 접합층(15), 및 자유 강자성체층(105) 및 콘택트 층(106)을 터널 접합층(15) 상에 순차 적층하여 얻어지는 자기 기록층(16)으로 구성된다.
도 2b에 도시된 단일 터널 접합 구조를 가지는 MTJ 소자(18)는 템플릿 층(101), 초기 강자성체층(102), 반강자성체층(103), 강자성체층(104'), 비자기층(107) 및 강자성체층(104")를 순차 적층하여 얻어지는 자기 고정층(14), 자기 고정층(14) 상에 형성되는 터널 접합층(15), 및 강자성체층(105'), 비자기층(107), 강자성체층(105") 및 콘택트 층(106)을 터널 접합층(15) 상에 순차 적층하여 얻어지는 자기 기록층(16)으로 구성된다.
도 2b에 도시된 MTJ 소자(18)는 강자성체층(104'), 비자기층(107), 및 자기 고정층(14) 내의 강자성체층(104")으로 구성되는 3층 구조, 및 강자성체층(105'), 비자기층(107), 및 자기 기록층(16) 내의 강자성체층(105")으로 구성되는 3층 구조를 도입한다. 이러한 MTJ 소자(18)는 도 2a에 도시된 MTJ 소자와 비교할 때 강자성체 자석내의 자극 생성이 억제되는 소형화에 더 적합한 셀 구조를 제공할 수 있다.
도 3a에 도시된 이중 터널 접합 구조를 가지는 MTJ 소자(18)는 템플릿 층(101), 초기 강자성체층(102), 반강자성체층(103) 및 기준 강자성체층(104)을 순차 적층하여 얻어지는 제1 자기 고정층(14a), 제1 자기 고정층(14a) 상에 형성되는 제1 터널 접합층(15a), 제1 터널 접합층(15a) 상에 형성된 자기 기록층(16), 자기 기록층(16) 상에 형성된 제2 터널 접합층(15b), 및 기준 강자성체층(104), 반강자성체층(103), 초기 강자성체층(102), 및 콘택트 층(106)을 제2 터널 접합층(15b) 상에 순차 적층하여 얻어지는 제2 자기 고정층(14b)으로 구성된다.
도 3b에 도시된 이중 터널 접합 구조를 가지는 MTJ 소자(18)는 템플릿 층(101), 초기 강자성체층(102), 반강자성체층(103) 및 기준 강자성체층(104)을 순차 적층하여 얻어지는 제1 자기 고정층(14a), 제1 자기 고정층(14a) 상에 형성되는 제1 터널 접합층(15a), 강자성체층(16'), 비자기층(107) 및 강자성체층(16")을 제1 터널 접합층(15a) 상에 순차 적층하여 얻어지는 자기 기록층(16), 자기 기록층(16) 상에 형성된 제2 터널 접합층(15b), 및 강자성체층(104'), 비자기층(107), 강자성체층(104"), 반강자성체층(103), 초기 강자성체층(102), 및 콘택트 층(106)을 제2 터널 접합층(15b) 상에 순차 적층하여 얻어지는 제2 자기 고정층(14b)으로 구성된다.
도 3b에 도시된 MTJ 소자(18)는 강자성체층(16'), 비자기층(107), 및 자기 기록층(16)을 구성하는 강자성체층(16")의 3층 구조 및 강자성체층(104'), 비자기층(107), 및 제2 자기 고정층(14b)내의 강자성체층(104")으로 구성되는 3층 구조를 도입한다. 이러한 MTJ 소자(18)는 도 3a에 도시된 MTJ 소자와 비교할 때 강자성체 자석내의 자극 생성이 억제되는 소형화에 더 적합한 셀 구조를 제공할 수 있다.
그러한 이중 터널 접합 구조를 가지는 MTJ 소자(18)는 동일한 외부 바이어스를 인가시, 단일 터널 접합 구조를 구비한 MTJ 소자(18)보다 MR(자기 저항) 비(상태 "1" 및 "0"간의 저항 변화비)가 더 작게 감소하면서도 더 높은 바이어스로 동작할 수 있다. 이중 터널 접합 구조가 셀로부터 정보를 판독하는데 더 유리하다.
단일 또는 이중 터널 접합 구조를 가지는 MTJ 소자(18)는 예를 들면 이하의 재료를 이용하여 형성된다.
자기 고정층(14, 14a, 14b) 및 자기 기록층(16)의 재료 예들은 Fe, Co, Ni 및 이들 합금, 높은 스핀 분극성, CrO2 및 RXMnO3-y(R;희토 산화물 소자, X;Ca, Ba, Cr), NiMnSb 및 PtMnSb와 같은 휴슬러(Heusler) 합금이다. 이들 자기 재료들은 강자성이 손실되지 않는 한 Ag, Cu, Au, Al, Mg, Si, Bi, Ta, B, C, O, N, Pd, Pt, Zr, Ir, W, Mo, 또는 Nb와 같은 비자기성 소자를 약간 포함할 수도 있다.
자기 고정층(14, 14a 또는 14b)의 일부를 구성하는 반강자성체층(103)의 재료의 바람직한 예들은 Fe-Mn, Pt-Mn, Pt-Cr-Mn, Ni-Mn, Ir-Mn, NiO, 및 Fe2O3이다.
터널 접합층(15, 15a, 15b)의 재료의 예는 Al2O3, SiO2, MgO, AlN, Bi2 O3, MgF2, CaF2, SrTiO2 및 AlLaO3와 같은 여러 가지 절연물들이다. 이들 절연물들은 산소, 질소 또는 불소 결함을 포함할 수 있다.
도 4a, 4b, 4c 내지 도 9a, 9b, 9c는 본 발명의 제1 실시예에 따른 자기 메모리 디바이스를 제조하는 공정을 도시하고 있다. 제1 실시예에 따른 자기 메모리 디바이스 제조 방법을 설명한다.
도 4a, 4b 및 4c에 도시된 바와 같이, 제1 층간 절연막(12) 및 제1 배선층(13)이 반도체 기판(11) 상에 형성된다. 더 구체적으로는, 제1 배선층(13)은 RIE(반응성 이온 에칭)를 이용하여 원하는 패턴으로 형성된다. 제1 층간 절연막(12)이 제1 배선층(13) 상에 형성된다. 제1 층간 절연막(12)은 제1 배선층(13)의 표면이 노출될 때까지 CMP(화학적 기계적 연마) 또는 에치-백을 이용하여 평탄화된다.
도 5a, 5b 및 5c에 도시된 바와 같이, 자기 고정층(14)은 제1 층간 절연막(12) 및 제1 배선층(13) 상에 피착된다. 터널 접합층(15)은 자기 고정층(14) 상에 피착된다. 자기 기록층(16)은 터널 접합층(15) 상에 피착된다. 자기 고정층(14), 터널 접합층(15), 및 자기 기록층(16)은 TMR 재료층(17)을 형성한다.
도 6a, 6b 및 6c에 도시된 바와 같이, TMR 재료층(17)은 마스크(도시되지 않음)를 이용하여 선택적으로 에칭함으로써 매 셀마다 분리되는 섬 모양의 MTJ 소자(18)를 형성한다. 제2 층간 절연막(19)은 제1 층간 절연막(12), MTJ 소자(18) 및 제1 배선층(13) 상에 형성된다. 제2 층간 절연막(19)은 각 MTJ 소자(18)의 표면이 노출될 때까지 CMP 또는 에치-백을 이용하여 평탄화된다.
도 7a, 7b 및 7c에 도시된 바와 같이, 제2 배선층(20)은 제1 배선층(13)이 배치되는 방향에 수직으로 MTJ 소자(18) 및 제2 층간 절연막(19) 상에 형성된다.
도 8a, 8b 및 8c에 도시된 바와 같이, 제2 배선층(20)들 사이에 노출된 제2 층간 절연막(19)은 제1 층간 절연막(12) 및 제1 배선층(13)이 노출될 때까지 제1 배선층(20)을 마스크로 이용하여 제거된다.
도 9a, 9b 및 9c에 도시된 바와 같이, 자기 차폐층(21)이 제2 배선층(20), 제1 층간 절연막(12) 및 제1 배선층(13) 상에 형성된다. 자기 차폐층(21)의 막 두께는 인접하는 제2 배선층(20)의 측면을 피복하는 자기 차폐층(21)의 콘택트를 방지하기 위해 제2 배선층(20) 간의 공간 S의 1/2인 것이 바람직하다.
도 1a, 1b 및 1c에 도시된 바와 같이, 제3 층간 절연막(22)은 자기 차폐층(21) 상에 피착되어, MRAM 메모리 셀 어레이를 완료한다.
메모리 소자로서 MTJ 소자(18)를 이용하는 MRAM에서, 데이터는 이하와 같이 기록되고 판독된다.
데이터 기록시, 기록 전류는 선택된 제1 및 제2 배선층(13, 20) 모두에 공급되어 전류 자계를 생성한다. 2개의 전류 자계들의 조합 자계는 제1 및 제2 배선층(13, 20) 사이 노드의 MTJ 소자(18)에 인가된다. 자기 고정층(14)보다 자기 스위칭 임계값이 더 낮은 자기 기록층(16)의 자화는 스위칭된다. 자기 고정층(14) 및 자기 기록층(16)의 자화 방향은 서로 평행(예를 들면, 상태 "0")하거나 서로 반-평행(예를 들면, 상태 "1")하게 된다.
데이터 판독시, 상태 "0"또는 "1"이 기록된 MTJ 소자(18)에 전류가 인가된다. 데이터가 "1"인지 "0"인지 여부는 MTJ 소자(18)의 저항값 차이에 기초하여 결정된다.
제1 실시예에 따르면, 자기 차폐층(21)은 제2 배선층(20)의 상부 및 측면, 및 제2 배선층(20)을 이용하여 데이터가 기록된 MTJ 소자(18)의 측면을 피복한다. 자기 차폐층(21)은 요크 효과를 충분하게 나타내고 제2 배선층(20)에 의해 형성된 전류 자계를 선택된 셀에 효율적으로 인가할 수 있게 한다. 기록 전류는 감소될 수 있으므로, 전력 소비를 감소시킬 수 있는 MRAM이 제공될 수 있다.
제2 배선층(20) 및 MTJ 소자(18)를 자기 차폐층(21)으로 피복함으로써, 제1 배선층(13)이 배치되는 방향으로 배열되는 인접 MTJ 소자(18)에 누설하는 자계는 효율적으로 차폐되어 오류 기록을 억제할 수 있다.
절연 자기 차폐층(21)을 이용함으로써, 자기 차폐층(21)은 인접 제2 배선층(20)들 사이에서 분리될 필요가 없다. 제2 배선층(20)들 간의 거리는 클 필요가 없으며, 메모리 셀의 외관 크기가 줄어들 수 있다.
제1 실시예는 메모리 소자로서 MTJ 소자(18)를 채용한다. 본 실시예는 2개의 자기층 및 이들 사이에 개재된 도전층으로 형성되는 GMR(Giant Magneto Resistive) 소자의 이용과 비교할 때, 더 큰 판독 신호 및 더 높은 판독 동작 속도를 얻을 수 있다.
제1 및 제2 배선층(13, 20), MTJ 소자(18), 및 제2 층간 절연막(19)이 자기 정렬로 형성되어, 소형화에 적합한 MRAM을 제공한다.
[제2 실시예]
제2 실시예에서, 자기 차폐층은 MTJ 소자 및 제2 배선층을 피복하도록 인접하는 제2 배선층 위에 형성된다. 본 실시예는 스위칭 소자로서 다이오드를 이용한다.
도 10a 및 10b는 본 발명의 제2 실시예에 따른 자기 메모리 디바이스를 도시한 단면도이다. 도 10a는 제1 배선층이 배치되는 방향을 따라 자기 메모리 디바이스를 도시한 단면도이다. 도 10b는 제2 배선층이 배치되는 방향을 따라 자기 메모리 디바이스를 도시한 단면도이다. 제2 실시예에 따른 자기 메모리 디바이스의 구조를 설명한다. 유의할 점은, 제1 실시예와 상이한 구조만이 설명된다는 점이다.
도 10a 및 10b에 도시된 바와 같이, 제2 실시예에서, 다이오드(32)는 판독 전류 스위칭 소자로서 제1 배선층(13)과 MTJ 소자(18) 사이에 개재된다. 다이오드(32)는 MTJ 소자(18)와 거의 동일한 형태를 가지고 있다. 즉, 각 제2 배선층(20)이 배치되는 방향의 다이오드(32)의 측면, 제2 배선층(20)이 배치되는 방향의 MTJ 소자(18)의 측면, 및 이 방향의 제2 배선층(20)의 측면은 어떠한 단차도 없는 면을 형성한다. 자기 차폐층(21)은 이 면 및 인접하는 제2 배선층(20) 위의 제2 배선층(20)의 상부면 상에 연속적으로 형성된다.
자기 차폐층(21)은 제2 배선층(20) 및 MTJ 소자(18)의 적어도 측면 상에 형성되는 것으로 충분하고, 항상 다이오드(32)의 측면 상일 필요는 없다. 자기 차폐층(21)은 인접하는 제2 배선층(20) 상에 연속적으로 형성되고, 절연 재료를 이용하는 것이 바람직하다.
도 11a 및 11b 내지 도 15a 및 15b는 본 발명의 제2 실시예에 따른 자기 메모리 디바이스를 제조하는 공정을 도시한 단면도이다. 제2 실시예에 따른 자기 메모리 디바이스가 설명된다. 제1 실시예와 동일한 단계들은 간단하게 설명한다.
도 11a 및 11b에 도시된 바와 같이, 제1 층간 절연막(12) 및 제1 배선층(13)이 반도체 기판(11) 상에 형성된다.
도 12a 및 12b에 도시된 바와 같이, 다이오드 재료층(31)은 제1 층간 절연막(12) 및 제1 배선층(13) 상에 형성된다. 자기 고정층(14), 터널 접합층(15) 및 자기 기록층(16)으로 형성되는 TMR 재료층(17)은 다이오드 재료층(31) 상에 형성된다.
도 13a 및 13b에 도시된 바와 같이, TMR 재료층(17) 및 다이오드 재료층(31)은 마스크(도시되지 않음)를 이용하여 선택적으로 에칭되어 매 셀마다 분리된 섬 모양의 MTJ 소자(18) 및 다이오드(32)를 형성한다. 제2 층간 절연막(19)은 MTJ 소자(18) 및 제1 배선층(13) 상에 형성된다. 제2 층간 절연막(19)은 각 MTJ 소자(18)의 표면이 노출될 때까지 CMP 또는 에치-백을 이용하여 평탄화된다.
도 14a 및 14b에 도시된 바와 같이, 제2 배선층(20)은 제1 배선층(13)이 배치되는 방향과 수직으로 MTJ 소자(18) 및 제2 층간 절연막(19) 상에 형성된다.
도 15a 및 15b에 도시된 바와 같이, 제2 배선층(20) 사이에 노출되는 제2 층간 절연막(19)은 제1 층간 절연막(12) 및 제1 배선층(13)이 노출될 때까지 제2 배선층(20)을 마스크로 이용하여 제거된다. 그런 후, 자기 차폐층(21)은 제2 배선층(20), 제1 층간 절연막(12), 및 제1 배선층(13) 상에 형성된다.
도 10a 및 10b에 도시된 바와 같이, 제3 층간 절연막(22)이 자기 차폐층(21) 상에 피착되어, MRAM 메모리 셀 어레이를 완성시킨다.
제2 실시예는 제1 실시예와 동일한 효과를 얻을 수 있고, 추가로 이하의 효과를 가지고 있다.
제1 실시예는 매트릭스 어레이 구조를 채용하고, 전류는 데이터 판독시 선택된 셀 이외의 셀로 누설될 수도 있다. 누설 전류는 판독 신호의 S/N (Signal to noise) 또는 판독 속도를 감소시킬 수 있다. 제2 실시예에서, 다이오드(32)는 스위칭 소자로서 배열되고, 판독 전류는 다이오드(32)의 정류를 이용하여 선택된 셀에만 공급될 수 있다. 제2 실시예는 판독 신호의 S/N 비를 개선하고 판독 속도를 개선할 수 있다.
[제3 실시예]
제3 실시예에서, 자기 차폐층은 MTJ 소자 및 제2 배선층을 피복하도록 인접하는 제2 배선층 위에 형성된다. 본 실시예는 스위칭 소자로서 트랜지스터를 이용한다.
도 16a 및 16b는 본 발명의 제3 실시예에 따른 자기 메모리 디바이스를 도시한 단면도이다. 도 16a는 제1 배선층이 배치되는 방향에 따라 자기 메모리 디바이스를 도시한 단면도이다. 도 16b는 제2 배선층이 배치되는 방향에 따라 자기 메모리 디바이스를 도시한 단면도이다. 제3 실시예에 따른 자기 메모리 디바이스의 구조를 설명한다. 유의할 점은, 제1 실시예와 상이한 구조만이 설명된다는 점이다.
도 16a 및 16b에 도시된 바와 같이, 제3 실시예에서, MOSFET(44)은 판독 전류 스위칭 소자로서 배열된다. MOSFET(44)의 소스/드레인 확산층(43)에 접속된 콘택트(45)가 형성된다. 콘택트(45)에 접속되는 MTJ 소자(18)의 하부 전극(48)이 형성된다. 하부 전극(48)은 제1 배선층(13)과 공간적으로 이격되어 있고, MTJ 소자(18)에 전기적으로 접속된다. 각 제2 배선층(20)이 배치되는 방향의 하부 전극(48)의 측면, 제2 배선층(20)이 배치되는 방향의 MTJ 소자(18)의 측면, 및 이 방향으로의 제2 배선층(20)의 측면은 거의 단차가 없는 면을 형성한다. 자기 차폐층(21)은 이 면 및 인접하는 제2 배선층(20) 위의 제2 배선층(20)의 상부면 상에 연속적으로 형성된다.
자기 차폐층(21)은 제2 배선층(20) 및 MTJ 소자(18)의 적어도 측면 상에 형성되는 것으로 충분하며, 하부 전극(48)의 측면 상에 항상 형성될 필요는 없다. 자기 차폐층(21)은 인접하는 제2 배선층(20) 위에 연속적으로 형성되고, 바람직하게는 절연 재료를 이용한다.
도 17a 및 17b 내지 도 21a 및 21b는 본 발명의 제3 실시예에 따른 자기 메모리 디바이스를 제조하는 단계를 도시한 단면도이다. 제3 실시예에 따른 자기 메모리 장치 제조 방법이 설명된다. 제1 실시예와 동일한 단계들은 간단하게 설명된다.
도 17a 및 17b에 도시된 바와 같이, 게이트 전극(42)이 게이트 절연막(41)을 통해 반도체 기판(11) 상에 선택적으로 형성된다. 소스 및 드레인 확산층(43)은 반도체 기판(11)에서 게이트 전극(42)의 2개 측면 상에 형성된다. 결과적으로, MOSFET(44)은 스위칭 소자로서 형성된다. 제1 층간 절연막(12) 및 제1 배선층(13)이 형성되고, 제4 층간 절연막(46)이 제1 층간 절연막(12) 및 제1 배선층(13) 상에 형성된다. 콘택트(45)는 형성되어 소스/드레인 확산층(43)에 접속된다.
도 18a 및 18b에 도시된 바와 같이, 하부 전극 재료층(47)이 제4 층간 절연막(46) 및 콘택트(45) 상에 형성된다. 자기 고정층(14), 터널 접합층(15) 및 자기 기록층(16)으로 만들어지는 TMR 재료층(17)은 하부 전극 재료층(47) 상에 형성된다.
도 19a 및 19b에 도시된 바와 같이, TMR 재료층(17)은 마스크(도시되지 않음)를 이용하여 선택적으로 에칭되어 매 셀마다 이격되는 섬 모양의 MTJ 소자(18)를 형성한다. 하부 전극 재료층(47)은 선택적으로 에칭되어 원하는 형태를 가지는 하부 전극(48)을 형성한다. 제2 층간 절연막(19)이 MTJ 소자(18), 하부 전극(48), 및 제4 층간 절연막(46) 상에 형성된다. 제2 층간 절연막(19)은 각 MTJ 소자(18)의 표면이 노출될 때까지 CMP 또는 에치-백을 이용하여 평탄화된다.
도 20a 및 20b에 도시된 바와 같이, 제2 배선층(20)은 제1 배선층(13)이 배치되는 방향과 수직으로 MTJ 소자(18) 및 제2 층간 절연막(19) 상에 형성된다.
도 21a 및 21b에 도시된 바와 같이, 제2 배선층(20) 사이에 노출된 제2 층간 절연막(19)은 제4 층간 절연막(46)이 노출될 때까지 제2 배선층(20)을 마스크로 이용하여 제거된다. 자기 차폐층(21)은 제2 배선층(20) 및 제4 층간 절연막(46) 상에 형성된다.
도 16a 및 16b에 도시된 바와 같이, 제3 층간 절연막(22)이 자기 차폐층(21) 상에 피착되어 MRAM 메모리 셀 어레이를 완성한다.
제3 실시예는 제1 실시예와 동일한 효과를 얻을 수 있고, 추가로 이하의 효과를 가지고 있다.
제1 실시예는 매트릭스 어레이 구조를 채용하고, 데이터 판독시 선택된 셀 이외의 셀로 전류가 누설될 수 있다. 누설 전류는 판독 신호의 S/N 비 또는 판독 속도를 감소시킨다. 제3 실시예에서, MOSFET(44)은 스위칭 소자로서 배열되고, 판독 전류는 선택된 셀에만 공급될 수 있다. 제3 실시예는 판독 신호의 S/N 비를 개선시키고 판독 속도를 증가시킬 수 있다.
판독 스위치는 일반적인 CMOS 프로세스와 양립할 수 있는 MOSFET(44)이다. 이러한 판독 스위치는 제3 실시예에 기술된 메모리 셀이 논리 회로에 구축되는 경우에 용이하게 적용될 수 있다.
[제4 실시예]
제4 실시예는 자기 차폐층이 제2 배선층마다 분할되는 제1 실시예의 변형이다.
도 22a는 본 발명의 제4 실시예에 따른 자기 메모리 디바이스를 도시한 투시도이다. 도 22b는 도 22a의 라인 XXIIB-XXIIB에 따른 자기 메모리 디바이스를 도시한 단면도이다. 도 22c는 도 22a의 라인 XXIIC-XXIIC에 따른 자기 메모리 디바이스를 도시한 단면도이다. 제4 실시예에 따른 자기 메모리 디바이스의 구조를 설명한다. 유의할 점은, 제1 실시예와 상이한 구조만이 설명된다는 점이다.
도 22a, 22b 및 22c에 도시된 바와 같이, 제4 실시예에서, 자기 차폐층(21a)은 각 제2 배선층(20) 및 각 MTJ 소자(18)의 측면들에만 형성된다. 자기 차폐층(21a)은 각 제2 배선층(20) 상 또는 인접하는 제2 배선층(20)의 사이에 형성되지 않는다. 환언하면, 자기 차폐층(21a)은 제2 배선층(20)마다 분리된다. 자기 차폐층(21a)은 MTJ 소자(18)의 하부 및 상부 자기층(14, 16) 간의 단락 회로를 방지하기 위해 절연 재료를 이용하는 것이 바람직하다.
도 23a, 23b 및 23c는 본 발명의 제4 실시예에 따른 자기 메모리 디바이스를 제조하는 공정을 각각 도시한 투시도 및 단면도이다. 제4 실시예에 따른 자기 메모리 디바이스 제조 방법을 설명한다. 제1 실시예와 동일한 단계에 대한 설명은 생략한다.
도 2a, 2b 및 2c 내지 도 9a, 9b 및 9c에 도시된 바와 같이, 자기 차폐층(21)은 제2 배선층(20) 및 MTJ 소자(18)를 피복하도록 형성된다.
도 23a, 23b 및 23c에 도시된 바와 같이, 각 제2 배선층(20)의 상부면 상에 형성된 자기 차폐층(21), 및 제2 배선층(20) 간의 제1 층간 절연막(12) 및 제1 배선층(13) 상에 형성된 자기 차폐층(21)은 RIE와 같은 수직 이방성 에칭에 의해 제거된다. 자기 차폐층(21a)는 MTJ 소자(18), 제2 층간 절연막(19) 및 제2 배선층(20)의 측면에만 남겨져 있다.
도 22a, 22b 및 22c에 도시된 바와 같이, 제3 층간 절연막(22)은 자기 차폐층(21a), 제2 배선층(20), 제1 배선층(13), 및 제1 층간 절연막(12) 상에 피착되어, MRAM 메모리 셀 어레이를 완성한다.
제4 실시예는 제1 실시예와 동일한 효과를 얻을 수 있다.
[제5 실시예]
제5 실시예는 자기 차폐층이 제2 배선층마다 분리되는 제2 실시예의 변형이다.
도 24a 및 24b는 본 발명의 제5 실시예에 따른 자기 메모리 디바이스를 도시한 단면도이다. 도 24a는 제1 배선층이 배치되는 방향에 따른 자기 메모리 디바이스를 도시한 단면도이다. 도 24b는 제2 배선층이 배치되는 방향에 따른 자기 메모리 디바이스를 도시한 단면도이다. 제5 실시예에 따른 자기 메모리 디바이스의 구조를 설명한다. 유의할 점은, 제2 실시예와 상이한 구조만을 설명한다는 점이다.
도 24a 및 24b에 도시된 바와 같이, 제5 실시예에서, 자기 차폐층(21a)은 각 다이오드(32), 각 제2 배선층(20) 및 각 MTJ 소자(18)의 측면들 상에만 형성된다. 각 제2 배선층(20) 상 또는 인접하는 제2 배선층(20) 사이에는 어떠한 자기 차폐층(21a)도 형성되지 않는다. 즉, 자기 차폐층(21a)은 제2 배선층(20)마다 분리된다. 자기 차폐층(21a)은 MJT 소자(18)의 하부 및 상부 자기층(14, 16) 간의 단락 회로를 방지하기 위해 절연 재료를 이용하는 것이 바람직하다.
자기 차폐층(21a)은 제2 배선층(20) 및 MTJ 소자(18)의 적어도 측면들 상에 형성되는 것으로 충분하고, 다이오드(32)의 측면 상에 항상 형성될 필요는 없다.
도 25a 및 25b는 본 발명의 제5 실시예에 따라 자기 메모리 디바이스를 제조하는 단계를 도시한 단면도이다. 제5 실시예에 따른 자기 메모리 디바이스 제조 방법을 설명한다. 제2 실시예와 동일한 단계는 그 설명을 생략한다.
도 11a 및 11b 내지 도 15a 및 15b에 도시된 바와 같이, 자기 차폐층(21)은 다이오드(32), 제2 배선층(20), 및 MTJ 소자(18)를 피복하도록 형성된다.
도 25a 및 25b에 도시된 바와 같이, 각 제2 배선층(20)의 상부면에 형성된 자기 차폐층(21), 및 제2 배선층(20) 간의 제1 층간 절연막(12) 및 제1 배선층(13) 상에 형성되는 자기 차폐층(21)은 RIE와 같은 수직 이방성 에칭에 의해 제거된다. 자기 차폐층(21a)은 다이오드(32), MTJ 소자(18), 제2 층간 절연막(19), 및 제2 배선층(20)의 측면에만 남아있다.
도 24a 및 24b에 도시된 바와 같이, 제3 층간 절연막(22)이 자기 차폐층(21a), 제2 배선층(20), 제1 배선층(13) 및 제1 층간 절연막(12) 상에 피착되어, MRAM 메모리 셀 어레이를 완성한다.
제5 실시예는 제2 실시예와 동일한 효과를 얻을 수 있다.
[제6 실시예]
제6 실시예는 자기 차폐층이 제2 배선층마다 분리되는 제3 실시예의 변형이다.
도 26a 및 26b는 본 발명의 제6 실시예에 따른 자기 메모리 디바이스를 도시한 단면도이다. 도 26a는 제1 배선층이 배치되는 방향에 따른 자기 메모리 디바이스를 도시한 단면도이다. 도 26b는 제2 배선층이 배치되는 방향에 따른 자기 메모리 디바이스를 도시한 단면도이다. 제6 실시예에 따른 자기 메모리 디바이스의 구조를 설명한다. 유의할 점은, 제3 실시예와 상이한 구조만을 설명한다는 점이다.
도 26a 및 26b에 도시된 바와 같이, 제6 실시예에서, 자기 차폐층(21a)은 각 하부 전극(48), 각 제2 배선층(20) 및 각 MTJ 소자(18)의 측면들 상에만 형성된다. 각 제2 배선층(20) 상 또는 인접하는 제2 배선층(20) 사이에는 어떠한 자기 차폐층(21a)도 형성되지 않는다. 즉, 자기 차폐층(21a)은 제2 배선층(20)마다 분리된다. 자기 차폐층(21a)은 MJT 소자(18)의 하부 및 상부 자기층(14, 16) 간의 단락 회로를 방지하기 위해 절연 재료를 이용하는 것이 바람직하다.
자기 차폐층(21a)은 제2 배선층(20) 및 MTJ 소자(18)의 적어도 측면들 상에 형성되는 것으로 충분하고, 하부 전극(48)의 측면 상에 항상 형성될 필요는 없다.
도 27a 및 27b는 본 발명의 제6 실시예에 따라 자기 메모리 디바이스를 제조하는 단계를 도시한 단면도이다. 제6 실시예에 따른 자기 메모리 디바이스 제조 방법을 설명한다. 제3 실시예와 동일한 단계는 그 설명을 생략한다.
도 17a 및 17b 내지 도 21a 및 21b에 도시된 바와 같이, 자기 차폐층(21)은 하부 전극(48), 제2 배선층(20), 및 MTJ 소자(18)를 피복하도록 형성된다.
도 27a 및 27b에 도시된 바와 같이, 각 제2 배선층(20)의 상부면에 형성된 자기 차폐층(21), 및 제2 배선층(20) 간의 제1 층간 절연막(12) 및 제1 배선층(13) 상에 형성되는 자기 차폐층(21)은 RIE와 같은 수직 이방성 에칭에 의해 제거된다. 자기 차폐층(21a)은 하부 전극(48), MTJ 소자(18), 제2 층간 절연막(19), 및 제2 배선층(20)의 측면에만 남아있다.
도 26a 및 26b에 도시된 바와 같이, 제3 층간 절연막(22)이 자기 차폐층(21a), 제2 배선층(20), 제1 배선층(13) 및 제1 층간 절연막(12) 상에 피착되어, MRAM 메모리 셀 어레이를 완성한다.
제6 실시예는 제3 실시예와 동일한 효과를 얻을 수 있다.
[제7 실시예]
제7 실시예는 제4 실시예와 같이, 자기 차폐층이 제2 배선층마다 분리되고 자기 차폐층이 제2 배선층 상에 형성되는 제1 실시예의 변형이다.
도 28은 본 발명의 제7 실시예에 따른 자기 메모리 디바이스를 도시한 단면도이다. 제7 실시예에 따른 자기 메모리 디바이스의 구조를 설명한다. 유의할 점은, 제1 실시예와 상이한 구조만이 기술된다는 점이다.
도 28에 도시된 바와 같이, 제7 실시예에 따른 자기 메모리 디바이스는 각 제2 배선층(20) 및 각 MTJ 소자(18)의 측면 상에 형성된 제1 자기 차폐층(21a), 및 제2 배선층(20) 상에 형성된 제2 자기 차폐층(51)을 포함한다. 인접하는 제2 배선층(20) 사이에는 자기 차폐층(21a)이 형성되지 않으며, 제4 실시예와 같이 제2 배선층(20)마다 분리된다. 제1 자기 차폐층(21a)은 MTJ 소자(18)의 하부 및 상부 자기층(14, 16)간의 단락 회로를 방지하기 위해 절연 재료를 이용하는 것이 바람직하다. 제2 자기 차폐층(51)은 절연 재료로 제한되지 않고, 도전성 재료를 채용할 수 있다.
제2 자기 차폐층(51)에 대해 도전성 자기층을 이용하는 경우에, 도전성 자기층의 재료 예들은 Ni-Fe 합금, Co-Fe 합금, Co-Fe-Ni 합금, Co-(Zr, Hf, Nb, Ta, Ti)-기반 비정질 재료, 및 (Co, Fe, Ni)-(Si, B)-(P, Al, Mo, Nb, Mn)-기반 비정질 재료이다.
도 29는 본 발명의 제7 실시예에 따른 자기 메모리 디바이스를 제조하는 단계를 도시한 단면도이다. 제7 실시예에 따른 자기 메모리 디바이스 제조 방법을 설명한다. 제1 실시예와 동일한 단계에 대한 설명은 생략한다.
도 2a, 2b, 및 2c 내지 도 8a, 8b 및 8c에 도시된 바와 같이, 제2 배선층(20) 간에 노출된 제2 층간 절연막(19)은 제1 층간 절연막(12) 및 제1 배선층(13)이 노출될 때까지 제2 배선층(20)을 마스크로 이용하여 제거된다.
도 29에 도시된 바와 같이, 자기 차폐층(51)은 각 제2 배선층(20) 상에 형성된다. 자기 차폐층(21)은 자기 차폐층(51), 제2 배선층(20), 및 MTJ 소자(18)를 피복하도록 형성된다.
도 28에 도시된 바와 같이, 각 제2 배선층(20)의 상부면에 형성된 자기 차폐층(21), 및 제2 배선층(20)간의 제1 층간 절연막(12) 및 제1 배선층(13) 상에 형성되는 자기 차폐층(21)은 RIE와 같은 수직 이방성 에칭에 의해 제거된다. 자기 차폐층(21a)은 MTJ 소자(18), 제2 층간 절연막(19), 및 제2 배선층(20)의 측면 상에 남는다. 자기 차폐층(51)은 제2 배선층(20) 상에 남겨진다. 그런 다음, 제3 층간 절연막(22)은 자기 차폐층(51), 제1 배선층(13), 및 제1 층간 절연막(12) 상에 피착되어, MRAM 메모리 셀 어레이를 완성시킨다.
제7 실시예는 제1 실시예와 동일한 효과를 얻을 수 있다.
제4 실시예와 같이, 자기 차폐층(21a, 51)은 인접하는 제2 배선층(20)마다 분리된다. 자기 차폐층(51)의 재료는 절연 재료로 한정되지 않고, 도전성 재료일 수 있다. 이것은 자기 차폐층(51)의 재료 선택도를 개선시킬 수 있다.
제7 실시예에서, 자기 차폐층(51)은 제2 배선층(20) 상에 형성된다. 본 실시예는 제4 실시예와 비교할 때, 오류 기록을 억제하고 자계를 선택된 셀로 집중하는 효과를 향상시킬 수 있다.
제7 실시예는 제1 실시예의 구조에 적용되지만, 이것으로 한정되지는 않는다. 제7 실시예는 제2 실시예와 같이, 도 30a 및 30b에 도시된 바와 같이, 스위칭 소자로서 다이오드(32)를 구비하는 자기 메모리 디바이스에 적용될 수도 있다. 제7 실시예는 제3 실시예와 같이, 도 31a 및 31b에 도시된 바와 같이, 스위칭 소자로서 MOSFET(44)을 구비하는 자기 메모리 디바이스에 적용될 수도 있다.
[제8 실시예]
제8 실시예는 각 제2 배선층 및 각 MTJ 소자의 측면들이 절연층으로 피복되고 자기 차폐층은 인접하는 제2 배선층 위에 형성되는 제1 실시예의 또 다른 변형이다.
도 32는 본 발명의 제8 실시예에 따른 자기 메모리 디바이스를 도시한 단면도이다. 제8 실시예에 따른 자기 메모리 디바이스의 구조를 설명한다. 유의할 점은, 제1 실시예와 상이한 구조만이 설명된다는 점이다.
도 32에 도시된 바와 같이, 제8 실시예에 따른 자기 메모리 디바이스에서, 측벽 절연층(61)이 각 제2 배선층(20) 및 각 MTJ 소자(18)의 측면 상에 형성된다. 자기 차폐층(51)은 제2 배선층(20) 상에 형성된다. 자기 차폐층(21)은 측벽 절연층(61) 및 자기 차폐층(51)을 덮도록 형성된다. 제8 실시예는 인접하는 제2 배선층(20)과 인접하는 MTJ 소자(18)를 전기적으로 분리하기 위해 측벽 절연층(61)을 이용한다. 그러므로, 자기 차폐층(21)은 인접하는 제2 배선층(20) 위에 연속적으로 형성된다.
자기 차폐층(51)이 예를 들면 절연 재료를 이용하는 경우, 자기 차폐층(21)은 절연 재료로 한정되지 않고, 도전성 재료를 이용할 수 있다. 반면에, 자기 차폐층(51)이 예를 들면 도전성 재료를 이용하는 경우, 자기 차폐층(21)은 인접하는 제2 배선층(20)간의 단락 회로를 방지하기 위해 절연 재료를 이용하는 것이 바람직하다.
자기 차폐층(51)은 항상 제2 배선층(20) 상에 형성될 필요는 없고, 자기 차폐층(21)은 제2 배선층(20) 상에 바로 형성될 수 있다.
도 33은 본 발명의 제8 실시예에 따라 자기 메모리 디바이스를 제고하는 공정을 도시한 단면도이다. 제8 실시예에 따른 자기 메모리 디바이스 제조 방법을 설명한다. 제1 실시예와 동일한 단계에 대한 설명은 생략한다.
도 2a, 2b, 및 2c 내지 도 8a, 8b 및 8c에 도시된 바와 같이, 제2 배선층(20) 간에 노출된 제2 층간 절연막(19)은 제1 층간 절연막(12) 및 제1 배선층(13)이 노출될 때까지 제2 배선층(20)을 마스크로 이용하여 제거된다.
도 33에 도시된 바와 같이, 자기 차폐층(51)은 각 제2 배선층(20) 상에 형성된다. 측벽 절연층(61)은 제2 층간 절연막(19, 도시되지 않음), 제2 배선층(20) 및 MTJ 소자(18)의 측면 상에 형성된다.
도 32에 도시된 바와 같이, 자기 차폐층(21)은 자기 차폐층(51) 및 측벽 절연층(61)을 피복하도록 형성된다. 제3 층간 절연막(22)은 자기 차폐층(21) 상에 피착되어, MRAM 메모리 셀 어레이를 완성한다.
제8 실시예는 제1 실시예와 동일한 효과를 얻을 수 있다.
제8 실시예에서, 측벽 절연층(61)은 제2 배선층(20) 및 MTJ 소자(18)의 측면을 덮는다. 자기 차폐층(21)이 인접하는 제2 배선층(20) 위에 연속적으로 형성되는 경우라도, 자기 차폐층(21)의 재료는 절연 재료로 한정되지 않고 도전성 재료일 수도 있다. 이것은 자기 차폐층(21)의 재료 선택도를 향상시킬 수 있다.
제8 실시예는 제1 실시예의 구조에 적용될 수 있지만, 이것으로 한정되는 것은 아니다. 제8 실시예는 제2 실시예와 같이, 도 34a 및 34b에 도시된 바와 같이, 스위칭 소자로서 다이오드(32)를 구비하는 자기 메모리 디바이스에 적용될 수도 있다. 제8 실시예는 제3 실시예와 같이, 도 35a 및 35b에 도시된 바와 같이, 스위칭 소자로서 MOSFET(44)을 구비하는 자기 메모리 디바이스에 적용될 수도 있다.
도 30, 34a, 34b, 35a 및 35b에서, 자기 차폐층(21)은 인접하는 제2 배선층(20) 위에 연속적으로 형성되지만 이것으로 한정되는 것은 아니다. 예를 들면, 도 36, 37a, 37b, 38a 및 38b에 도시된 바와 같이, 자기 차폐층(21)은 인접하는 제2 배선층(20)의 사이 및 자기 차폐층(51)으로부터 자기 차폐층(21)을 제거함으로써 제2 배선층(20)마다 분리될 수 있다. 이 경우에, 자기 차폐층(21, 51)은 절연 또는 도전성 재료 중 어느 하나를 채용할 수 있다.
[제9 실시예]
제9 실시예는 각 MTJ 소자의 측면이 절연층으로 피복되고 자기 차폐층이 인접하는 제2 배선층 위에 형성되는 제1 실시예의 또 다른 변형이다.
도 39는 본 발명의 제9 실시예에 따른 자기 메모리 디바이스를 도시한 단면도이다. 제9 실시예에 따른 자기 메모리 디바이스의 구조를 설명한다. 유의할 점은, 제1 실시예와 상이한 구조만이 설명된다는 점이다.
도 39에 도시된 바와 같이, 제9 실시예에 따른 자기 메모리 디바이스에서, 각 제2 배선층(20)의 폭은 각 MTJ 소자(18)보다 크다. 측벽 절연층(19a)은 제2 배선층(20)의 측면으로부터 오목하게 들어간 MTJ 소자(18)의 측면 상에 형성된다. 자기 차폐층(21)은 측벽 절연층(19a) 및 제2 배선층(20)을 피복하도록 형성된다. 자기 차폐층(21)은 인접하는 제2 배선층(20) 위에 연속적으로 형성된다.
제9 실시예에서, 도전성 재료로 형성되는 자기 차폐층(21)은 인접하는 제2 배선층(20) 위에 형성되는 경우, 제1 배선층(13)이 배치되는 방향으로 서로 인접하는 MTJ 소자(18)는 측벽 절연층(19a)에 의해 전기적으로 분리된다. 그러나, 인접하는 제2 배선층(20)은 전기적으로 분리되지 않는다. 이것으로부터, 제9 실시예에서는 자기 차폐층(21)이 절연 재료를 이용하는 것이 바람직하다.
도 40은 본 발명의 제9 실시예에 따른 자기 메모리 디바이스를 제조하는 단계를 도시한 단면도이다. 제9 실시예에 따른 자기 메모리 디바이스 제조 방법을 설명한다. 제1 실시예와 동일한 단계에 대한 설명은 생략한다.
도 2a, 2b 및 2c 내지 도 6a, 6b 및 6c에 도시된 바와 같이, 매 셀마다 분리되는 섬-모양 MTJ 소자(18)가 형성된다. 제2 층간 절연막(19)은 MTJ 소자(18) 및 제1 배선층(13) 상에 형성된다. 제2 층간 절연막(19)은 각 MTJ 소자(18)의 표면이 노출될 때까지 CMP 또는 에치-백을 이용하여 평탄화된다.
도 40에 도시된 바와 같이, 제2 배선층(20)은 제1 배선층(13)이 배치되는 방향과 수직으로 MTJ 소자(18) 및 제2 층간 절연막(19) 상에 형성된다. 이때, 각 제2 배선층(20)은 MTJ 소자(18)보다 폭이 더 크게 형성된다.
도 39에 도시된 바와 같이, 제2 배선층(20)들 사이에 노출된 제2 층간 절연막(19)은 제1 층간 절연막(12) 및 제1 배선층(13)이 노출될 때까지 제2 배선층(20)을 마스크로서 이용하여 제거된다. 결과적으로, 측벽 절연층(19)이 MTJ 소자(18)의 측면 상의 제2 층간 절연막(19)으로부터 형성된다. 자기 차폐층(21)은 제2 배선층(20), 제1 층간 절연막(12), 및 제1 배선층(13) 상에 형성된다. 제3 층간 절연막(22)은 자기 차폐층(21) 상에 피착되어, MRAM 메모리 셀 어레이를 완성한다.
제9 실시예는 제1 실시예와 동일한 효과를 얻을 수 있다.
제9 실시예는 제1 실시예의 구조에 적용되지만, 이것으로 한정되는 것은 아니다. 제9 실시예는 제2 실시예와 같이, 도 41a 및 41b에 도시된 바와 같이, 스위칭 소자로서 다이오드(32)를 구비하는 자기 메모리 디바이스에 적용될 수도 있다. 제9 실시예는 제3 실시예와 같이, 도 42a 및 42b에 도시된 바와 같이, 스위칭 소자로서 MOSFET(44)을 구비하는 자기 메모리 디바이스에 적용될 수도 있다.
도 39, 41a, 41b, 42a 및 42b에서, 자기 차폐층(21)은 인접하는 제2 배선층(20) 위에 연속적으로 형성되지만 이것으로 한정되는 것은 아니다. 예를 들면, 도 43, 44a, 44b, 45a 및 45b에 도시된 바와 같이, 자기 차폐층(21)은 인접하는 제2 배선층(20)의 사이 및 자기 차폐층(51)으로부터 자기 차폐층(21)을 제거함으로써 제2 배선층(20)마다 분리될 수 있다. 이 경우에, 자기 차폐층(21)은 절연 또는 도전성 재료 중 어느 하나를 채용할 수 있다.
도 43, 44a, 44b, 45a 및 45b에서, 자기 차폐층(21)은 제2 배선층(20) 상에는 남겨지지 않지만 이것으로 한정되지 않는다. 예를 들면, 도 46, 47a, 47b, 48a 및 48b에 도시된 바와 같이, 자기 차폐층(51)은 제2 배선층(20) 상에 형성될 수 있다. 이 경우에, 자기 차폐층(21)은 절연 또는 도전성 재료 중 하나를 이용할 수 있다. 이들 구조들은 오류 기록을 억제하고 자계를 선택된 셀에 집중하는 효과를 더 향상시킬 수 있다.
[제10 실시예]
제10 실시예는 MTJ 소자 패터닝 방법을 제외하고는 제1 실시예와 동일한 구조를 제공한다.
도 49 내지 52는 본 발명의 제10 실시예에 따른 자기 메모리 디바이스를 제조하는 단계를 도시한 투시도이다. 제10 실시예에 따른 자기 메모리 디바이스 제조 방법이 설명된다. 제1 실시예와 동일한 단계들은 간단하게 설명된다.
도 49에 도시된 바와 같이, 제1 층간 절연막(12) 및 제1 배선층(13)은 제1 실시예와 같이 반도체 기판(11) 상에 형성된다. 자기 고정층(14), 터널 접합층(15), 및 자기 기록층(16)으로 구성되는 TMR 재료층(17)은 제1 층간 절연막(12) 및 제1 배선층(13) 상에 형성된다. TMR 재료층(17)은 마스크(도시되지 않음)를 이용하여 선택적으로 에칭되어 제1 배선층(13)이 배치되는 방향으로 배치되는 일직선 TMR 재료층(17)을 형성한다. 제2 층간 절연막(19)은 TMR 재료층(17) 및 제1 층간 절연막(12) 상에 형성된다. 제2 층간 절연막(19)은 TMR 재료층(17)의 표면이 노출될 때까지 CMP 또는 에치-백을 이용하여 평탄화된다.
도 50에 도시된 바와 같이, 제2 배선층(20)은 제1 배선층(13)이 배치되는 방향에 수직으로 TMR 재료층(17) 및 제2 층간 절연막(19) 상에 형성된다.
도 51에 도시된 바와 같이, 제2 배선층(20) 사이에 노출된 제2 층간 절연막(19) 및 TMR 재료층(17)은 제1 층간 절연막(12) 및 제1 배선층(13)이 노출될 때까지 제2 층간 절연막(12)을 마스크로 이용하여 제거된다. 결과적으로, 매 셀마다 분리되는 섬 모양의 MTJ 소자(18)가 형성된다.
도 52에 도시된 바와 같이, 자기 차폐층(21)이 제2 배선층(20), 제1 층간 절연막(12), 및 제1 배선층(13) 상에 형성된다.
제1 실시예와 유사하게, 도 1a, 1b 및 1c에 도시된 바와 같이, 제3 층간 절연막(22)은 자기 차폐층(21) 상에 피착되어, MRAM 메모리 셀 어레이를 완성한다.
제10 실시예는 제1 실시예와 동일한 효과를 얻을 수 있다.
제10 실시예에서, MTJ 소자(18)는 우선 일직선 형태로 패터닝된 후 제2 배선층(20)과 자기 정렬 처리된다. 본 방법은 예를 들면 원래는 리소그래피에 의해서만으로는 구현될 수 없는 사각형 MTJ 소자(18)를 형성할 수 있다. 예를 들면, 자화 스위칭 임계값을 감소시킴으로써, 기록에 필요한 전류량이 감소될 수 있다. MTJ 소자(18)간의 형태 변동이 억제될 수 있고, MTJ 소자(18) 간의 기록 전류 임계값 변동이 억제될 수 있다. 모든 메모리 셀의 전력 소비가 억제되고 기록 에러가 거의 발생하지 않는 메모리가 형성될 수 있다.
상기 설명에서, 제10 실시예에 따른 제조 방법은 제1 실시예에 적용된다. 그러나, 본 방법은 제2 배선층 및 MTJ 소자가 동일한 폭을 가지는 한 제2 내지 제8 실시예에도 적용될 수 있다.
[제11 실시예]
제11 실시예는 제2 배선층뿐만 아니라 제1 배선층도 자기 차폐층으로 피복되는 제1 내지 제3 실시예의 변형들에 관한 것이다.
도 53a, 53b, 54a, 54b, 55a 및 55b는 본 발명의 제11 실시예에 따른 자기 메모리 디바이스를 도시한 단면도이다. 도 53a 및 53b는 스위칭 소자가 전혀 배열되지 않는 제1 실시예의 또 다른 변형을 도시하고 있다. 도 54a 및 54b는 다이오드(32)가 스위칭 소자로서 배열되는 제2 실시예의 변형을 도시하고 있다. 도 55a 및 55b는 트랜지스터(44)가 스위칭 소자로서 배열되는 제3 실시예의 변형을 도시하고 있다. 제11 실시예에 따른 자기 메모리 디바이스의 구조를 설명한다. 유의할 점은, 제1 실시예와 상이한 구조만이 설명된다는 점이다.
도 53a, 53b, 54a, 54b, 55a, 및 55b에 도시된 바와 같이, 제11 실시예에 따른 자기 메모리 디바이스에서, 자기 차폐층(62)은 제1 배선층(13)의 기저면 및 측면 상에 형성된다. 자기 차폐층(62)은 매 셀마다 분리되고, 절연 또는 도전성 재료 중 하나로부터 형성될 수 있다.
제1 배선층(13)이 다마신(damascene) 구조를 가지는 경우, 자기 차폐층(62)은 예를 들면 이하의 방법에 의해 형성된다. 제1 배선 홈이 절연막(12)에 형성된다. 자기 차폐층(62)이 홈 내에 형성되고, 제1 배선 재료층은 자기 차폐층(62) 상에 형성된다. 자기 차폐층(62) 및 재료층은 절연막(12)의 표면이 노출될 때까지 CMP 또는 에치-백에 의해 평탄화된다. 따라서, 자기 차폐층(62)이 제1 배선층(13)의 기저면 및 측면 상에 형성되는 구조가 얻어진다.
제11 실시예는 제1 실시예와 동일한 효과를 얻을 수 있다.
제11 실시예에서, 제1 배선층(13)의 기저면 및 측면은 자기 차폐층(62)으로 피복된다. 자기 차폐층(62)은 요크 효과를 나타내고, 제1 배선층(13)에 의해 생성된 전류 자계를 선택된 셀에 효율적으로 인가할 수 있게 한다. 제1 배선층(13)에 인가되는 기록 전류는 감소될 수 있고, 전력 소비는 더 감소될 수 있다.
제1 배선층(13)을 자기 차폐층(62)으로 피복함으로써, 제2 배선층(20)이 배치되는 방향으로 배열되는 인접하는 MTJ 소자(18)에 누설되는 자계가 효과적으로 차폐되어 에러 기록을 억제할 수 있다.
자기 차폐층(62)은 매 인접하는 제1 배선층(13)마다 분리된다. 자기 차폐층(62)의 재료는 절연 재료로 한정되지 않고, 도전성 재료일 수도 있다. 이것은 자기 차폐층(62)의 재료 선택도를 개선시킬 수 있다.
[제12 실시예]
제12 실시예는 자기 차폐층이 배리어 금속층 사이에 개재되는 제11 실시예의 변형이다.
도 56a, 56b, 57a, 57b, 58a, 및 58b는 본 발명의 제12 실시예에 따른 자기 메모리 디바이스를 도시한 단면도이다. 도 56a 및 56b는 스위칭 소자가 전혀 배열되지 않는 제1 실시예의 또 다른 변형을 도시하고 있다. 도 57a 및 57b는 다이오드(32)가 스위칭 소자로서 배열되는 제2 실시예의 다른 변형을 도시하고 있다. 도 58a 및 58b는 트랜지스터(44)가 스위칭 소자로서 배열되는 제3 실시예의 다른 변형을 도시하고 있다. 제12 실시예에 따른 자기 메모리 디바이스의 구조를 설명한다. 유의할 점은, 제11 실시예와 상이한 구조만이 설명된다는 점이다.
도 56a, 56b, 57a, 57b, 58a, 및 58b에 도시된 바와 같이, 제12 실시예에 따른 자기 메모리 디바이스에서, 제2 배선층(20)의 상부면 및 측면 상에 형성되는 자기 차폐층(21)은 배리어 금속층(63, 64) 사이에 개재된다. 제1 배선층(13)의 기저면 및 측면 상에 형성되는 자기 차폐층(62)은 배리어 금속층(65, 66) 사이에 개재된다.
자기 차폐층(21, 62)의 내부면 상에 형성되는 배리어 금속층(63, 65)은 Co 또는 CoFe와 같은 재료로 형성된다. 자기 차폐층(21, 62)의 외부면 상에 형성되는 배리어 금속층(64, 66)은 Ta, TaN, 또는 TaSiN과 같은 재료로 형성된다.
제1 배선층(13)이 다마신(damascene) 구조를 가지는 경우, 자기 차폐층(62) 및 배리어 금속층(65, 66)은 예를 들면 이하의 방법에 의해 형성된다. 제1 배선 홈이 절연막(12)에 형성된다. 배리어 금속층(66), 자기 차폐층(62), 및 배리어 금속층(65)이 홈 내에 순차적으로 형성된다. 제1 배선 재료층은 자기 차폐층(62) 상에 형성된다. 배리어 금속층(65, 66), 자기 차폐층(62) 및 재료층은 제1 층간 절연막(12)의 표면이 노출될 때까지 CMP 또는 에치-백에 의해 평탄화된다. 결과적으로, 배리어 금속층(65, 66) 사이에 개재된 자기 차폐층(62)이 제1 배선층(13)의 기저면 및 측면 상에 형성된다.
제12 실시예는 제11 실시예와 동일한 효과를 얻을 수 있다.
배리어 금속층(63, 64, 65 및 66)은 자기 차폐층(21, 62)의 내부면 및 외부면 상에 형성되므로, 제12 실시예는 이하의 효과를 달성한다.
제2 배선층(20)과 자기 차폐층(21) 사이에 개재된 배리어 금속층(63)은 자기 차폐층(21)과 제2 배선층(20)간의 반응을 억제시킬 수 있다. 배리어 금속층(63)은 자기 차폐 성능(요크 성능)을 개선하고 제2 배선층(20)의 배선 저항의 증가를 억제할 수 있다.
자기 차폐층(21) 및 층간 절연막(22) 사이에 개재되는 배리어 금속층(64)은 자기 차폐층(21)과 상부막으로서 기능하는 층간 절연막(22) 간의 접착 특성을 개선시킬 수 있다. 배리어 금속층(64)은 자기 차폐층(21)의 차폐 재료의 층간 절연막(22)으로의 확산을 방지할 수 있다.
제1 배선층(13)과 자기 차폐층(63) 사이에 개재되는 배리어 금속층(65)은 자기 차폐층(62)과 제1 배선층(13) 간의 반응을 억제할 수 있다. 배리어 금속층(65)은 요크 성능을 개선하고 제1 배선층(13)의 배선 저항의 증가를 억제할 수 있다.
자기 차폐층(62)과 층간 절연막(12) 사이에 개재되는 배리어 금속층(66)은 자기 차폐층(62)과 하부 막으로서 기능하는 층간 절연막(12) 간의 접착 특성을 개선시킬 수 있다. 배리어 금속층(66)은 자기 차폐층(62)의 차폐 재료의 층간 절연막(12)으로의 확산을 방지할 수 있다.
[제13 실시예]
제13 실시예는 스위칭 소자를 구비하지 않는 자기 메모리 소자의 변형이다.
도 59 및 60은 본 발명의 제13 실시예에 따른 자기 메모리 디바이스를 도시한 투시도이다. 제13 실시예에 따른 자기 메모리 디바이스의 구조를 설명한다. 유의할 점은, 도 53a 및 53b와 상이한 구조가 주로 설명된다는 점이다.
도 59에 도시된 구조에서, 제1 배선층(13)은 기록 워드 라인(13a) 및 판독 워드 라인(13b)으로 분리된다. 기록 워드 라인(13a)은 예를 들면 제2 배선층(비트 라인)에 수직으로 배치되고, MTJ 소자(18)와 이격되어 있다. 판독 워드 라인(13b)은 동일한 면에서 기록 워드 라인(13a)과 평행하게 배치되고, 하부 금속층(67) 및 콘택트(68)를 통해 MTJ 소자(18)에 접속된다. 자기 차폐층(62a, 62b)은 기록 및 판독 워드 라인(13a, 13b)의 측면 및 기저면 상에 형성된다.
또한, 도 60에 도시된 구조에서, 제1 배선층(13)은 기록 워드 라인(13a) 및 판독 워드 라인(13b)으로 분리된다. 기록 워드 라인(13a)은 예를 들면 제2 배선층(비트 라인, 20)에 수직으로 배치되고, MTJ 소자(18)와 이격되어 있다. 자기 차폐층(62a)은 기록 워드 라인(13a)의 측면 및 기저면 상에 형성된다. 판독 워드 라인(13b)은 기록 워드 라인(13a)에 평행하게 배치되고, MTJ 소자(18)와 기록 워드 라인(13a) 간의 MTJ 소자(18)와 접촉되어 배열된다.
제13 실시예는 제11 실시예와 동일한 효과를 얻을 수 있다.
제13 실시예에서, 제1 배선층(13)은 기록 워드 라인(13a) 및 판독 워드 라인(13b)으로 분리된다. 도 53a 및 53b에 도시된 바와 같은 단순한 교차점 구조와 비교하면, 판독 신호가 크게 설정되어 판독 속도를 향상시킬 수 있다.
기록 및 판독 라인이 부분적으로 분리되므로, 기록시 터널 접합층(15)에 전압 바이어스가 인가되지 않으므로 신뢰성을 개선시킬 수 있다.
제13 실시예에서, 스위칭 소자가 없으므로 셀 크기를 감소시킬 수 있고, 다층 구조의 개발을 용이하게 한다.
본 기술 분야의 숙련자에게는 추가 장점 및 변형들이 용이하게 가능하다. 그러므로, 본 발명은 여기에 도시하고 기술한 특정 세부내용 및 대표적인 실시예로 한정되지 않는다. 따라서, 첨부된 특허청구범위 및 그 등가에 의해 정의되는 일반적인 발명 개념의 사상 또는 범주에서 벗어나지 않고서도 다양한 변형이 가능하다.
본 발명에 따르면, 제1 방향으로 배치되는 제1 배선층, 제1 배선층 위에 배열되는 메모리 소자, 메모리 소자 상에 배열되고 제1 방향과 다른 제2 방향으로 배치되는 제2 배선층, 제2 배선층 각각의 측면 및 메모리 소자의 측면상에 형성되는 제1 차폐층을 포함하는 자기 메모리 디바이스를 제공할 수 있다.
도 1a는 본 발명의 제1 실시예에 따른 자기 메모리 디바이스를 도시한 투시도.
도 1b는 도 1a의 라인 IB-IB에 따른 자기 메모리 디바이스를 도시한 단면도.
도 1c는 도 1a의 라인 IC-IC에 따른 자기 메모리 디바이스를 도시한 단면도.
도 2a 및 2b는 본 발명의 각 실시예에 따라 단일 터널 접합 구조를 가지는 MTJ 소자를 각각 도시한 단면도.
도 3a 및 3b는 본 발명의 각 실시예에 따라 이중 터널 접합 구조를 가지는 MTJ 소자를 각각 도시한 단면도.
도 4a는 본 발명의 제1 실시예에 따라 자기 메모리 디바이스를 제조하는 단계를 도시한 투시도.
도 4b는 도 4a의 IVB-IVB 라인에 따른 자기 메모리 디바이스를 도시한 단면도.
도 4c는 도 4a의 IVC-IVC 라인에 따른 자기 메모리 디바이스를 도시한 단면도.
도 5a는 본 발명의 제1 실시예에 따라 자기 메모리 디바이스를 제조할 때 도 4a의 후속 단계를 도시한 투시도.
도 5b는 도 5a의 라인 VB-VB에 따른 자기 메모리 디바이스를 도시한 단면도.
도 5c는 도 5a의 라인 VC-VC에 따른 자기 메모리 디바이스를 도시한 단면도.
도 6a는 본 발명의 제1 실시예에 따라 자기 메모리 디바이스를 제조할 때 도 5a의 후속 단계를 도시한 투시도.
도 6b는 도 6a의 라인 VIB-VIB에 따른 자기 메모리 디바이스를 도시한 단면도.
도 6c는 도 6a의 라인 VIC-VIC에 따른 자기 메모리 디바이스를 도시한 단면도.
도 7a는 본 발명의 제1 실시예에 따라 자기 메모리 디바이스를 제조할 때 도 6a의 후속 단계를 도시한 투시도.
도 7b는 도 7a의 라인 VIIB-VIIB에 따른 자기 메모리 디바이스를 도시한 단면도.
도 7c는 도 7a의 라인 VIIC-VIIC에 따른 자기 메모리 디바이스를 도시한 단면도.
도 8a는 본 발명의 제1 실시예에 따라 자기 메모리 디바이스를 제조할 때 도 7a의 후속 단계를 도시한 투시도.
도 8b는 도 8a의 라인 VIIIB-VIIIB에 따른 자기 메모리 디바이스를 도시한 단면도.
도 8c는 도 8a의 라인 VIIIC-VIIIC에 따른 자기 메모리 디바이스를 도시한 단면도.
도 9a는 본 발명의 제1 실시예에 따라 자기 메모리 디바이스를 제조할 때 도 8a의 후속 단계를 도시한 투시도.
도 9b는 도 9a의 라인 IXB-IXB에 따른 자기 메모리 디바이스를 도시한 단면도.
도 9c는 도 9a의 라인 IXC-IXC에 따른 자기 메모리 디바이스를 도시한 단면도.
도 10a는 제1 배선층이 배치되는 방향에서 본 발명의 제2 실시예에 따른 자기 메모리 디바이스를 도시한 단면도.
도 10b는 제2 배선층이 배치되는 방향에서 본 발명의 제2 실시예에 따른 자기 메모리 디바이스를 도시한 단면도.
도 11a, 12a, 13a, 14a 및 15a는 제1 배선층이 배치되는 방향에서 본 발명의 제2 실시예에 따른 자기 메모리 디바이스를 제조하는 공정을 도시한 단면도.
도 11b, 12b, 13b, 14b 및 15b는 제2 배선층이 배치되는 방향에서 본 발명의 제2 실시예에 따른 자기 메모리 디바이스를 제조하는 공정을 도시한 단면도.
도 16a는 제1 배선층이 배치되는 방향에서 본 발명의 제3 실시예에 따른 자기 메모리 디바이스를 도시한 단면도.
도 16b는 제2 배선층이 배치되는 방향에서 본 발명의 제3 실시예에 따른 자기 메모리 디바이스를 도시한 단면도.
도 17a, 18a, 19a, 20a 및 21a는 제1 배선층이 배치되는 방향에서 본 발명의 제3 실시예에 따른 자기 메모리 디바이스를 제조하는 공정을 도시한 단면도.
도 17b, 18b, 19b, 20b 및 21b는 제2 배선층이 배치되는 방향에서 본 발명의 제3 실시예에 따른 자기 메모리 디바이스를 제조하는 공정을 도시한 단면도.
도 22a는 본 발명의 제4 실시예에 따른 자기 메모리 디바이스를 도시한 투시도.
도 22b는 도 22a의 라인 XXIIB-XXIIB에 따른 자기 메모리 디바이스를 도시한 단면도.
도 22c는 도 22a의 라인 XXIIC-XXIIC에 따른 자기 메모리 디바이스를 도시한 단면도.
도 23a는 본 발명의 제4 실시예에 따른 자기 메모리 디바이스를 제조하는 공정을 도시한 투시도.
도 23b는 도 23a의 라인 XXIIIB-XXIIIB에 따른 자기 메모리 디바이스를 도시한 단면도.
도 23c는 도 23a의 라인 XXIIIC-XXIIIC에 따른 자기 메모리 디바이스를 도시한 단면도.
도 24a는 제1 배선층이 배치되는 방향에서 본 발명의 제5 실시예에 따른 자기 메모리 디바이스를 도시한 단면도.
도 24b는 제2 배선층이 배치되는 방향에서 본 발명의 제5 실시예에 따른 자기 메모리 디바이스를 도시한 단면도.
도 25a는 제1 배선층이 배치되는 방향에서 본 발명의 제5 실시예에 따른 자기 메모리 디바이스를 제조하는 단계를 도시한 단면도.
도 25b는 제2 배선층이 배치되는 방향에서 본 발명의 제5 실시예에 따른 자기 메모리 디바이스를 제조하는 단계를 도시한 단면도.
도 26a는 제1 배선층이 배치되는 방향에서 본 발명의 제6 실시예에 따른 자기 메모리 디바이스를 도시한 단면도.
도 26b는 제2 배선층이 배치되는 방향에서 본 발명의 제6 실시예에 따른 자기 메모리 디바이스를 도시한 단면도.
도 27a는 제1 배선층이 배치되는 방향에서 본 발명의 제6 실시예에 따른 자기 메모리 디바이스를 제조하는 단계를 도시한 단면도.
도 27b는 제2 배선층이 배치되는 방향에서 본 발명의 제6 실시예에 따른 자기 메모리 디바이스를 제조하는 단계를 도시한 단면도.
도 28은 본 발명의 제7 실시예에 따른 자기 메모리 디바이스를 도시한 단면도.
도 29는 본 발명의 제7 실시예에 따른 자기 메모리 디바이스를 제조하는 공정을 도시한 단면도.
도 30a 및 30b는 본 발명의 제7 실시예에 따라 스위칭 소자로서 다이오드를 구비하는 자기 메모리 디바이스를 도시한 단면도.
도 31a 및 31b는 본 발명의 제7 실시예에 따라 스위칭 소자로서 MOSFET을 구비하는 자기 메모리 디바이스를 도시한 단면도.
도 32는 본 발명의 제8 실시예에 따른 자기 메모리 디바이스를 도시한 단면도.
도 33은 본 발명의 제8 실시예에 따른 자기 메모리 디바이스를 제조하는 공정을 도시한 단면도.
도 34a 및 34b는 본 발명의 제8 실시예에 따라 스위칭 소자로서 다이오드를 구비하는 자기 메모리 디바이스를 도시한 단면도.
도 35a 및 35b는 본 발명의 제8 실시예에 따라 스위칭 소자로서 MOSFET을 구비하는 자기 메모리 디바이스를 도시한 단면도.
도 36은 자기 차폐층이 제2 배선층마다 분할되는 본 발명의 제8 실시예에 따른 다른 자기 메모리 디바이스를 도시한 단면도.
도 37a 및 37b는 자기 차폐층이 제2 배선층마다 분할되는 본 발명의 제8 실시예에 따라 스위칭 소자로서 다이오드를 구비하는 다른 자기 메모리 디바이스를 도시한 단면도.
도 38a 및 38b는 자기 차폐층이 제2 배선층마다 분할되는 본 발명의 제8 실시예에 따라 스위칭 소자로서 MOSFET을 구비하는 다른 자기 메모리 디바이스를 도시한 단면도.
도 39는 본 발명의 제9 실시예에 따른 자기 메모리 디바이스를 도시한 단면도.
도 40은 본 발명의 제9 실시예에 따른 자기 메모리 디바이스를 제조하는 공정을 도시한 단면도.
도 41a 및 41b는 본 발명의 제8 실시예에 따라 스위칭 소자로서 다이오드를 구비하는 자기 메모리 디바이스를 도시한 단면도.
도 42a 및 42b는 본 발명의 제9 실시예에 따라 스위칭 소자로서 MOSFET을 구비하는 자기 메모리 디바이스를 도시한 단면도.
도 43은 자기 차폐층이 제2 배선층마다 분할되는 본 발명의 제9 실시예에 따른 다른 자기 메모리 디바이스를 도시한 단면도.
도 44a 및 44b는 자기 차폐층이 제2 배선층마다 분할되는 본 발명의 제9 실시예에 따라 스위칭 소자로서 다이오드를 구비하는 다른 자기 메모리 디바이스를 도시한 단면도.
도 45a 및 45b는 자기 차폐층이 제2 배선층마다 분할되는 본 발명의 제9 실시예에 따라 스위칭 소자로서 MOSFET을 구비하는 다른 자기 메모리 디바이스를 도시한 단면도.
도 46은 자기 차폐층이 제2 배선층마다 분할되고 제2 배선층 상에 형성되는 본 발명의 제9 실시예에 따른 또 다른 자기 메모리 디바이스를 도시한 단면도.
도 47a 및 47b는 자기 차폐층이 제2 배선층마다 분할되고 제2 배선층 상에 형성되는 본 발명의 제9 실시예에 따라 스위칭 소자로서 다이오드를 구비하는 또 다른 자기 메모리 디바이스를 도시한 단면도.
도 48a 및 48b는 자기 차폐층이 제2 배선층마다 분할되고 제2 배선층 상에 형성되는 본 발명의 제9 실시예에 따라 스위칭 소자로서 MOSFET을 구비하는 또 다른 자기 메모리 디바이스를 도시한 단면도.
도 49, 50, 51 및 52는 본 발명의 제10 실시예에 따른 자기 메모리 디바이스를 제조하는 공정을 도시한 투시도.
도 53a 및 53b는 본 발명의 제11 실시예에 따라 어떠한 스위칭 소자도 구비하지 않는 자기 메모리 디바이스를 도시한 단면도.
도 54a 및 54b는 본 발명의 제11 실시예에 따라 스위칭 소자로서 다이오드를 구비하는 자기 메모리 디바이스를 도시한 단면도.
도 55a 및 55b는 본 발명의 제11 실시예에 따라 스위칭 소자로서 MOSFET을 구비하는 자기 메모리 디바이스를 도시한 단면도.
도 56a 및 56b는 본 발명의 제12 실시예에 따라 어떠한 스위칭 소자도 구비하지 않는 자기 메모리 디바이스를 도시한 단면도.
도 57a 및 57b는 본 발명의 제12 실시예에 따라 스위칭 소자로서 다이오드를 구비하는 자기 메모리 디바이스를 도시한 단면도.
도 58a 및 58b는 본 발명의 제12 실시예에 따라 스위칭 소자로서 MOSFET을 구비하는 자기 메모리 디바이스를 도시한 단면도.
도 59 및 60은 본 발명의 제13 실시예에 따른 자기 메모리 디바이스를 도시한 투시도.
도 61은 종래 자기 메모리 디바이스를 도시한 단면도.
<도면의 주요 부분에 대한 간단한 설명>
11 : 반도체 기판
12 : 제1 층간 절연막
13 : 제1 배선층
18 : MTJ 소자
19 : 제2 층간 절연막
20 : 제2 배선층
21 : 자기 차폐층
22 : 제3 층간 절연막

Claims (49)

  1. 제1 방향으로 배치되는 제1 배선층;
    상기 제1 배선층 위에 배열되는 제1 메모리 소자;
    상기 제1 배선층 위에 상기 제1 메모리 소자에서 이격되어 배열되는 제2 메모리 소자;
    상기 제1 메모리 소자 상에 배열되고 상기 제1 방향과 다른 제2 방향으로 배치되는 제2 배선층;
    상기 제2 메모리 소자 상에 배열되고 상기 제2 방향으로 배치되는 제3 배선층;
    상기 제2 배선층의 측면 및 상기 제1 메모리 소자의 측면 상에 형성되는 제1 차폐층;
    상기 제3 배선층의 측면 및 상기 제2 메모리 소자의 측면 상에 형성되는 제2 차폐층 - 상기 제2 차폐층은 상기 제1 차폐층에서 이격되어 간극을 형성함 - ; 및
    상기 간극 내에 형성되는 층간 절연막
    을 포함하는 자기 메모리 디바이스.
  2. 제1항에 있어서, 상기 제1 및 제2 차폐층은 상기 제2 및 제3 배선층 위에 연속적으로 형성되는 자기 메모리 디바이스.
  3. 제1항에 있어서, 상기 제1 및 제2 차폐층은 절연 자기 재료를 포함하는 자기 메모리 디바이스.
  4. 제3항에 있어서, 상기 절연 자기층은 절연 페라이트로 형성되는 자기 메모리 디바이스.
  5. 제1항에 있어서, 상기 제2 배선층의 측면 및 상기 제1 메모리 소자의 측면은 실질적으로 제1 평면을 형성하고, 상기 제1 차폐층은 상기 제1 평면 상에 형성되며, 상기 제3 배선층의 측면 및 상기 제2 메모리 소자의 측면은 실질적으로 제2 평면을 형성하고, 상기 제2 차폐층은 상기 제2 평면 상에 형성되는 자기 메모리 디바이스.
  6. 제1항에 있어서, 상기 제1 및 제2 메모리 소자 각각은 적어도 제1 자기층, 제2 자기층, 및 비자기층으로 형성되는 MTJ 소자를 포함하는 자기 메모리 디바이스.
  7. 제6항에 있어서, 상기 MTJ 소자는 하나의 비자기층을 구비하는 단일 접합 구조 또는 2개의 비자기층을 구비하는 이중 접합 구조 중 어느 하나를 가지는 자기 메모리 디바이스.
  8. 제6항에 있어서,
    상기 제1 및 제2 자기층은 다른 자화 스위칭 임계값을 가지고 있고,
    상기 MTJ 소자에 데이터를 기록할 때, 상기 제1 및 제2 자기층의 자화 방향은 서로 평행하게 또는 서로 반-평행하게(anti-parallel) 설정되는 자기 메모리 디바이스.
  9. 제6항에 있어서,
    상기 MTJ 소자의 저항값이 상기 제1 및 제2 자기층의 자화 방향이 서로 평행인지 또는 서로 반-평행한지 여부에 따라 변경되고, 상기 MTJ 소자에 기록된 데이터는 저항값 변경에 따라 판독되는 자기 메모리 디바이스.
  10. 제1 방향으로 배치되는 제1 배선층;
    상기 제1 배선층 위에 배열되는 메모리 소자;
    상기 메모리 소자 상에 배열되고 상기 제1 방향과 다른 제2 방향으로 배치되는 복수의 제2 배선층;
    상기 각 제2 배선층의 측면 및 상기 메모리 소자의 측면 상에 형성되는 제1 차폐층; 및
    상기 제2 방향으로 상기 메모리 소자의 측면 상에 배열되고 상기 메모리 소자와 두께가 동일한 제1 절연층을 포함하는 자기 메모리 디바이스.
  11. 제1항에 있어서, 상기 제1 배선층과 상기 제1 메모리 소자 사이 또는 상기 제2 배선층과 상기 제1 메모리 소자 사이에 형성되는 제1 다이오드; 및
    상기 제1 배선층과 상기 제2 메모리 소자 사이 또는 상기 제3 배선층과 상기 제2 메모리 소자 사이에 형성되는 제2 다이오드
    를 더 포함하는 자기 메모리 디바이스.
  12. 제1항에 있어서, 상기 제1 배선층에서 이격되는 상기 제1 메모리 소자에 접속된 제1 트랜지스터; 및
    상기 제1 배선층에서 이격되는 상기 제2 메모리 소자에 접속된 제2 트랜지스터
    를 더 포함하는 자기 메모리 디바이스.
  13. 제1 방향으로 배치되는 제1 배선층;
    상기 제1 배선층 위에 배열되는 메모리 소자;
    상기 메모리 소자 상에 배열되고 상기 제1 방향과 다른 제2 방향으로 배치되는 복수의 제2 배선층;
    상기 각 제2 배선층의 측면 및 상기 메모리 소자의 측면 상에 형성되는 제1 차폐층; 및
    상기 각 제2 배선층의 상부면 상에 형성되는 제2 차폐층을 포함하는 자기 메모리 디바이스.
  14. 제13항에 있어서, 상기 제1 차폐층은 절연 자기 재료를 포함하는 자기 메모리 디바이스.
  15. 제13항에 있어서, 상기 제2 차폐층은 절연 자기 재료 및 도전성 자기 재료 중 어느 하나를 포함하는 자기 메모리 디바이스.
  16. 제1 방향으로 배치되는 제1 배선층;
    상기 제1 배선층 위에 배열되는 메모리 소자;
    상기 메모리 소자 상에 배열되고 상기 제1 방향과 다른 제2 방향으로 배치되는 복수의 제2 배선층;
    상기 각 제2 배선층의 측면 및 상기 메모리 소자의 측면 상에 형성되는 제1 차폐층;
    상기 각 제2 배선층의 상부면 상에 형성되는 제2 차폐층; 및
    상기 각 제2 배선층의 측면과 한편으로는 상기 메모리 소자의 측면 및 다른 한편으로는 제1 차폐층 사이에 형성되는 제2 절연층
    을 포함하는 자기 메모리 디바이스.
  17. 제16항에 있어서, 상기 제1 차폐층은 절연 자기 재료 및 도전성 자기 재료 중 어느 하나를 포함하는 자기 메모리 디바이스.
  18. 제16항에 있어서, 상기 제2 차폐층은 절연 자기 재료 및 도전성 자기 재료 중 어느 하나를 포함하는 자기 메모리 디바이스.
  19. 제16항에 있어서,
    상기 제1 차폐층은 상기 제2 절연층의 측면 및 상기 제2 차폐층의 상부면 상에 형성되고, 상기 제2 배선층 위에 연속적으로 형성되는 자기 메모리 디바이스.
  20. 제19항에 있어서,
    상기 제2 차폐층은 절연 자기 재료를 포함하고,
    상기 제1 차폐층은 절연 자기 재료 및 도전성 자기 재료 중 어느 하나를 포함하는 자기 메모리 디바이스.
  21. 제19항에 있어서,
    상기 제2 차폐층은 도전성 자기 재료를 포함하고,
    상기 제1 차폐층은 절연 자기 재료를 포함하는 자기 메모리 디바이스.
  22. 제1 방향으로 배치되는 제1 배선층;
    상기 제1 배선층 위에 배열되는 메모리 소자;
    상기 메모리 소자 상에 배열되고 상기 제1 방향과 다른 제2 방향으로 배치되는 복수의 제2 배선층;
    상기 각 제2 배선층의 측면 및 상기 메모리 소자의 측면 상에 형성되는 제1 차폐층; 및
    상기 메모리 소자의 측면과 상기 제1 차폐층 사이에 형성되는 제3 절연층을 포함하고, 상기 제3 절연층의 측면은 상기 제2 배선층의 측면에 거의 평행한 자기 메모리 디바이스.
  23. 제22항에 있어서,
    상기 제1 방향으로의 상기 메모리 소자의 폭은 상기 각 제2 배선층의 폭보다 작은 자기 메모리 디바이스.
  24. 제22항에 있어서, 상기 제1 차폐층은 절연 자기 재료 및 도전성 자기 재료 중 어느 하나를 포함하는 자기 메모리 디바이스.
  25. 제22항에 있어서,
    제1 차폐층은 상기 각 제2 배선층의 측면 및 상부면, 및 상기 제3 절연층의 측면 상에 형성되고, 상기 제2 배선층들 사이에 연속적으로 형성되는 자기 메모리 디바이스.
  26. 제25항에 있어서, 상기 제1 차폐층은 절연 자기 재료를 포함하는 자기 메모리 디바이스.
  27. 제22항에 있어서, 상기 각 제2 배선층의 상부면 상에 형성되는 제2 차폐층을 더 포함하는 자기 메모리 디바이스.
  28. 제27항에 있어서, 상기 제1 차폐층은 절연 자기 재료 및 도전성 자기 재료 중 어느 하나를 포함하는 자기 메모리 디바이스.
  29. 제27항에 있어서, 상기 제2 차폐층은 절연 자기 재료 및 도전성 자기 재료 중 어느 하나를 포함하는 자기 메모리 디바이스.
  30. 제1 방향으로 배치되는 제1 배선층;
    상기 제1 배선층 위에 배열되는 메모리 소자;
    상기 메모리 소자 상에 배열되고 상기 제1 방향과 다른 제2 방향으로 배치되는 복수의 제2 배선층;
    상기 각 제2 배선층의 측면 및 상기 메모리 소자의 측면 상에 형성되는 제1 차폐층; 및
    상기 제1 배선층의 하부면 및 측면 상에 형성되는 제3 차폐층을 포함하는 자기 메모리 디바이스.
  31. 제30항에 있어서,
    제3 차폐층은 절연 자기 재료 및 도전성 자기 재료 중 어느 하나를 포함하는 자기 메모리 디바이스.
  32. 제1 방향으로 배치되는 제1 배선층;
    상기 제1 배선층 위에 배열되는 메모리 소자;
    상기 메모리 소자 상에 배열되고 상기 제1 방향과 다른 제2 방향으로 배치되는 복수의 제2 배선층;
    상기 각 제2 배선층의 측면 및 상기 메모리 소자의 측면 상에 형성되는 제1 차폐층; 및
    상기 제1 차폐층을 개재하는 제1 및 제2 배리어 금속층을 포함하는 자기 메모리 디바이스.
  33. 제30항에 있어서, 상기 제3 차폐층을 개재하는 제3 및 제4 배리어 금속층을 더 포함하는 자기 메모리 디바이스.
  34. 제1 방향으로 배치되는 제1 배선층;
    상기 제1 배선층 위에 배열되는 메모리 소자;
    상기 메모리 소자 상에 배열되고 상기 제1 방향과 다른 제2 방향으로 배치되는 복수의 제2 배선층;
    상기 각 제2 배선층의 측면 및 상기 메모리 소자의 측면 상에 형성되는 제1 차폐층; 및
    상기 제1 배선층과 동일한 면 상에 배열되고, 상기 제1 배선층과 평행하게 배치되며, 상기 메모리 소자에 접속되고, 판독 배선 라인으로서 이용되는 제3 배선층을 포함하는 자기 메모리 디바이스.
  35. 제1 방향으로 배치되는 제1 배선층;
    상기 제1 배선층 위에 배열되는 메모리 소자;
    상기 메모리 소자 상에 배열되고 상기 제1 방향과 다른 제2 방향으로 배치되는 복수의 제2 배선층;
    상기 각 제2 배선층의 측면 및 상기 메모리 소자의 측면 상에 형성되는 제1 차폐층; 및
    상기 제1 배선층과 상기 메모리 소자 사이에 배열되고, 상기 제1 배선층에 평행하게 배치되며, 상기 메모리 소자에 접속되고, 판독 배선 라인으로 이용되는 제4 배선층을 포함하는 자기 메모리 디바이스.
  36. 제1 방향으로 배치되는 제1 배선층을 형성하는 단계;
    상기 제1 배선층 위에 메모리 소자를 선택적으로 형성하는 단계;
    상기 메모리 소자 주위에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 및 상기 메모리 소자 상에, 상기 제1 방향과 다른 제2 방향으로 배치되는 복수의 제2 배선층을 형성하는 단계;
    상기 제2 배선층을 마스크로 이용함으로써 상기 제2 배선층으로 피복되지 않은 상기 제1 절연층의 부분을 제거하는 단계; 및
    상기 제2 배선층 위에 제1 차폐층을 형성하는 단계
    를 포함하는 자기 메모리 디바이스 제조 방법.
  37. 제36항에 있어서, 상기 제1 차폐층은 상기 제2 배선층들 간의 거리의 1/2보다 크지 않은 막 두께로 형성되는 자기 메모리 디바이스 제조 방법.
  38. 제36항에 있어서, 상기 메모리 소자는 적어도 상기 제1 자기층, 제2 자기층, 및 비자기층으로 형성되는 MTJ 소자를 포함하는 자기 메모리 디바이스 제조 방법.
  39. 제36항에 있어서, 상기 제1 배선층과 상기 메모리 소자 사이에 다이오드를 형성하는 단계를 더 포함하는 자기 메모리 디바이스 제조 방법.
  40. 제36항에 있어서, 상기 메모리 소자에 접속될 트랜지스터를 형성하는 단계를 더 포함하는 자기 메모리 디바이스 제조 방법.
  41. 제36항에 있어서,
    상기 제1 차폐층을 형성한 후에, 상기 각 제2 배선층의 측면 및 상기 메모리 소자의 측면 상에 상기 제1 차폐층을 남겨두도록, 상기 각 제2 배선층의 상부면으로부터 및 상기 제2 배선층들 사이로부터 상기 제1 차폐층을 제거하는 단계를 더 포함하는 자기 메모리 디바이스 제조 방법.
  42. 제41항에 있어서, 상기 제1 차폐층은 이방성 에칭에 의해 제거되는 자기 메모리 디바이스 제조 방법.
  43. 제36항에 있어서,
    상기 제1 차폐층을 형성하기 전에, 상기 각 제2 배선층의 상부면 상에 제2 차폐층을 형성하는 단계; 및
    상기 제1 차폐층을 형성한 후에, 상기 각 제2 배선층의 측면 및 상기 메모리 소자의 측면 상에 상기 제1 차폐층을 남겨두도록, 상기 제2 차폐층의 상부면으로부터 및 상기 제2 배선층들 사이로부터 상기 제1 차폐층을 제거하는 단계
    를 더 포함하는 자기 메모리 디바이스 제조 방법.
  44. 제36항에 있어서, 상기 제1 차폐층을 형성하기 전에,
    상기 각 제2 배선층의 상부면 상에 제2 차폐층을 형성하는 단계; 및
    상기 각 제2 배선층의 측면 및 상기 메모리 소자의 측면 상에 제2 절연층을 형성하는 단계
    를 더 포함하는 자기 메모리 디바이스 제조 방법.
  45. 제44항에 있어서,
    상기 제1 차폐층을 형성한 후에, 상기 제2 절연층의 측면 상에 상기 제1 차폐층을 남겨두도록, 상기 제2 차폐층의 상부면으로부터 및 상기 제2 배선층들 사이로부터 상기 제1 차폐층을 제거하는 단계를 더 포함하는 자기 메모리 디바이스 제조 방법.
  46. 제36항에 있어서,
    상기 각 제2 배선층은 상기 제1 방향으로의 상기 메모리 소자의 폭보다 크게 설정된 폭으로 형성되고,
    상기 제2 배선층으로 피복되지 않은 상기 제1 절연층의 부분이 상기 제2 절연층을 마스크로 하여 제거되어 상기 각 제2 배선층의 측면으로부터 오목하게 들어간 상기 메모리 소자의 측면 상에 상기 제1 절연층이 남게 되며,
    상기 제1 차폐층은 상기 각 제2 배선층의 측면 및 상부면, 및 상기 제1 절연층의 측면 상에 형성되는 자기 메모리 디바이스 제조 방법.
  47. 제46항에 있어서,
    상기 제1 차폐층을 형성한 후에, 상기 제1 절연층의 측면 및 상기 각 제2 배선층의 측면 상에 상기 제1 차폐층을 남겨두도록, 상기 제2 차폐층의 상부면으로부터 및 상기 제2 배선층들 사이로부터 상기 제1 차폐층을 제거하는 단계를 더 포함하는 자기 메모리 디바이스 제조 방법.
  48. 제47항에 있어서,
    상기 제1 차폐층을 형성하기 전에, 상기 각 제2 배선층의 상부면 상에 상기 제2 차폐층을 형성하는 단계를 더 포함하는 자기 메모리 디바이스 제조 방법.
  49. 제1 방향으로 배치되는 제1 배선층을 형성하는 단계;
    상기 제1 배선층 위에 상기 제1 방향으로 배치되는 일직선 메모리 소자를 형성하는 단계;
    상기 메모리 소자 주위에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 및 상기 메모리 소자 상에, 상기 제1 방향과 다른 제2 방향으로 배치되는 복수의 제2 배선층을 형성하는 단계;
    상기 메모리 소자를 섬 모양으로 형성하도록, 상기 제2 배선층을 마스크로 이용함으로써 상기 제2 배선층으로 피복되지 않은 상기 제1 절연층 및 상기 메모리 소자의 부분들을 제거하는 단계; 및
    상기 제2 배선층 위에 제1 차폐층을 형성하는 단계
    를 포함하는 자기 메모리 디바이스 제조 방법.
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