CN105702286B - 电阻式存储器装置和系统，以及操作该系统的方法 - Google Patents

电阻式存储器装置和系统，以及操作该系统的方法 Download PDF

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Abstract

一种操作包括多个层的电阻式存储器系统的方法可以包括：接收对应于第一地址的第一数据和写请求，将第一地址变换成第二地址，并且将n(n是等于或大于2的整数)个从第一数据产生的子区域数据分配到多个层，并且根据第二地址将n个子区域数据写入到至少两个层。

Description

电阻式存储器装置和系统，以及操作该系统的方法
相关申请的交叉引用
本申请要求于2014年12月15日在韩国知识产权局提交的韩国专利申请No.10-2014-0180491的权益，通过引用将其全部内容合并因此。
技术领域
本发明概念的示例性实施例涉及一种电阻式存储器装置。例如，在至少一些示例性实施例中涉及具有多个层的电阻式存储器装置，包括多个层的电阻式存储器系统，和/或操作所述电阻式存储器系统的方法。
由于对于高容量和低功耗存储器装置的增加需求，已经研发了作为非易失性并且不需要刷新的下一代存储器装置。下一代存储器装置可具有动态随机存取存储器(DRAM)的高集成度，静态RAM(SRAM)的快速响应等。相变RAM(PRAM)、纳米浮栅存储器(NFGM)、聚合物RAM(PoRAM)、磁RAM(MRAM)、铁电RAM(FeRAM)、电阻式RAM(RRAM)等可以是满足上述要求的下一代存储器装置的例子。
背景技术
发明内容
本发明概念的示例性实施例提供一种电阻式存储器装置、电阻式存储器系统，和/或操作所述电阻式存储器系统的方法，其可以根据多层之间特征的差别来改善数据的可靠性的劣化。
本发明概念的至少一些示例性实施例涉及一种操作包括多个层的电阻式存储器系统的方法。
在一些示例性实施例中，所述方法包括：接收对应于第一地址的第一数据和写请求，通过将第一地址变换成第二地址来将n(n是等于或大于2的整数)个从第一数据产生的子区域数据分配到多个层，并且根据第二地址将n个子区域数据写入到至少两个层。
本发明性概念的至少一些示例性实施例涉及一种操作包括多个层的电阻式存储器系统的方法。
在一些示例性实施例，多个层被分类成多个平铺块(tile)。所述方法包括伴随第一写请求，从第一区域数据产生第一和第二子区域数据，选择用于将第一和第二子区域数据传输到多个层的路径，并且将第一子区域数据写入到第一平铺块的第一层，以及将第二子区域数据写入到第二平铺块的第二层。
本发明性概念的至少一些示例性实施例涉及一种操作存储器控制器的方法。
在一些示例性实施例中，存储器控制器控制对设置在多个层中的存储器单元上的写操作。所述方法包括：从主机接收写请求和对应于写请求的数据，通过对数据执行第一处理操作来产生n个子区域数据，基于地址变换操作将n个区域数据分配到所述多个层，并且控制写操作来在不同层中写入至少两个区域数据。
至少一些示例性实施例涉及一种电阻性存储器装置。
在一些示例性实施例中，电阻式存储器装置包括：存储器单元阵列，其包括包含在多个层中的电阻式存储器单元，读/写电路，其被配置为在电阻式存储器单元上执行写操作和读操作，控制逻辑，其被配置为根据接收到的命令和接收到的地址，来控制在电阻式存储器单元上的读和写操作，以及层分配单元，其被配置为伴随接收到命令来将数据分配到多个层。对应于第一地址的区域数据被分类为的多个子区域数据被同时写入到至少两个层。
至少一些示例性实施例涉及一种控制存储器装置的方法。
在一些示例性实施例中，所述方法包括将写数据划分到n个子区域数据；将n个子区域数据分配到与存储器装置相关联的存储器单元阵列的至少两个层；并且将n个子区域数据写入到所述至少两个层。
在一些示例性实施例中，所述方法进一步包括：将与数据相关的逻辑地址变换为存储器装置的第一物理地址；以及将所述第一物理地址变换为多个第二物理地址，所述第二物理地址指示用于存储n个子区域数据的物理位置，其中，所述分配基于第二物理地址来将n个子区域数据分配到至少两个层。
在一些示例性实施例中，所述分配包括：使用指示与扇区数据相关的第一物理地址和与多个子扇区数据相关的第二物理地址之间的关系的映射表来产生层选择信息；以及将层选择信息发送到与存储器装置相关的多路复用器，其中，层选择信息指令多路复用器来在至少两个层中分配n个子区域数据。
在一些示例性实施例中，所述至少两个层的每个具有与其相关联的多个平铺块，多路复用器分别对应于所述多个平铺块，并且所述多路复用器被配置为根据第二物理地址，将n个子区域数据提供到所述至少两个层中的相应的层上。
在一些示例性实施例中，划分包括将纠错码(ECC)应用到输入数据，以生成区域数据，区域数据包括扇区数据和奇偶数据；并且将区域数据划分成n个子区域数据，所述多个子区域数据的每个具有相应于纠错单元的大小。
在一些示例性实施例中，所述分配将n个子区域数据分配到所述至少两个层，使得在子区域数据中比特误码率是均匀分布的。
附图说明
本发明概念的示例性实施例可以更清楚地从结合附图的以下详细描述中理解，其中：
图1是根据示例性实施例的存储器系统的框图；
图2是示出图1的存储器装置的示例性实施例的框图；
图3是示出图1的存储器控制器的示例性实施例的框图；
图4A和4B分别是示出了存储器装置的示例性实施例的配置图和电路图；
图5是示出了图2的存储器单元阵列的示例性实施例的电路图；
图6A到6C是示出了图5的存储器单元的变化示例的电路图；
图7是根据示例性实施例的用于执行存储器操作的存储器系统的框图；
图8A和8B是根据另一示例性实施例的存储器系统400的存储器操作的框图；
图9至12是根据示例性实施例的层分配操作的各种例子的框图；
图13A和13B是根据另一示例性实施例的存储器系统的框图；
图14是示出了根据另一示例性实施例的存储器系统的操作的示例的框图；
图15是根据示例性实施例的用于说明操作存储器系统的方法的流程图；
图16是根据另一示例性实施例的用于说明操作存储器系统的方法的流程图；
图17A和17B是根据另一示例性实施例的存储器系统的操作的例子的框图；
图18是根据另一示例性实施例的存储器系统的框图；
图19是示出将根据示例性实施例中的任何一个的存储器系统应用到存储卡系统中的例子的框图；
图20是示出了将根据示例性实施例中的任何一个的存储器系统应用到固态驱动器(SSD)系统中的例子的框图；以及
图21是包括根据示例性实施例中的任何一个的存储器系统的计算机系统的框图。
具体实施方式
如本文所使用的，术语“和/或”包括一个或者多个相关所列项目任何和所有组合。诸如在元件列表之后的“中的至少一个”的表述修饰元件的整个列表，而不是修饰该列表中的单个元件。
现在将更加充分地参照附图来说明本发明性概念的示例性实施例，在附图中示出了本发明的一些示例性实施例。然而，本发明概念的示例性实施例不限于此，并且应当理解，在不脱离以下权利要求的精神和范围的情况下可以在形式和细节上进行各种改变。也就是说，对于特定结构或功能的说明可以仅仅用于说明本发明概念的示例性实施例。在整个附图中，相同的标号表示相同的元件。在附图中的组件的尺寸可以被夸大以便于说明。
在本说明书中使用的术语被用于说明具体示例性实施例，而不是为了限制本发明概念的示例性实施例。因此，除非明确地在上下文中另有说明，否则本说明书中以单数形式使用的表达还包括其复数形式的表达。另外，例如“包括”或“包含”的术语可能被解释为表示一定的特性、数字、步骤、操作、构成元素、或它们的组合，但是其不被解释为排除存在或增加一个或多个其它特征、数字、步骤、操作、构成元素、或它们的组合的可能性。
在此使用的如“第一”和“第二”的术语仅仅用于描述各种构成元件，但是构成元件不限于此。这些术语仅用于将一个构成元件与另一个构成元件相区分。例如，在不脱离本发明概念的权利范围的情况下，第一构成元件可被称为第二构成元件，反之亦然。
除非另有定义，否则包括技术或科学术语的在此使用的所有术语具有与本发明概念的示例性实施例所属的领域的技术人员一般理解的意义相同的意义。除非明确地定义，否则在通常使用的词典中定义的术语被理解为具有在相关技术的上下文中匹配的意义，而不被解释为理想的或过于正式的意义。
图1是根据示例性实施例的存储器系统10的框图。存储器系统10可包括存储器装置100和存储器控制器200。
在至少一些示例性实施例中，存储器装置100可包括多种类型的存储器单元。例如，在一些示例性实施例中，存储器装置100可包括电阻式存储器单元，存储器装置100可以被称为电阻式存储器装置。或者，在其它示例性实施例中，存储器装置100可包括多种类型的存储器单元，并且因为存储单元被布置在其中多个第一信号线和多个第二信号线相交的区域中，所以存储器装置100可被称为交叉点存储器装置。在一些示例性实施例的以下说明中，存储器装置100可以是电阻式存储器装置。
参考图1，存储器系统10可包括存储装置100和存储器控制器200。存储器装置100可包括存储器单元阵列110、读/写电路120、以及控制逻辑130。当在存储器单元阵列110包括电阻式存储器单元时，存储器系统10可被称为电阻式存储器系统。
响应于来自主机HOST的读/写请求，存储器控制器200可控制存储器装置100读取存储在存储器装置100中的数据或将数据写入到存储器装置100中。详细地，存储器控制器200可以通过提供地址ADDR、命令CMD、和控制信号CTRL到存储器装置100，而相对于存储器装置100来控制编程或者写、读、和擦除操作。此外，要被写入的数据DATA和要读取的数据DATA可在存储器控制器200和存储器装置100之间进行通信。
存储器单元阵列110可以包括布置在其中第一信号线和第二信号线交叉的区域处的多个存储器单元(未示出)。在一些示例性实施例中，第一信号线可以是多个位线，并且第二信号线可以是多个字线。在其他示例实施例中，第一信号线可以是多个字线，并且第二信号线可以是多个位线。
而且，每个存储器单元可以是单电平单元(SLC)，其中存储数据中的一个位，或可以是多电平单元(MLC)，其中存储数据的至少两个位。可替代地，存储器单元阵列110可以包括SLC和MLC两者。当数据的一个位被写入到一个存储器单元中时，存储器单元可以根据写入的数据而具有两个电阻级分布。或者，当数据的两个位被写入一个存储器单元时，存储器单元可以根据写入的数据具有四个电阻级分布。在其它示例性实施例中，当数据的三个位被写入一个存储单元，即，三级单元(TLC)时，存储器单元可以根据写入的数据有八个电阻级分布。然而，本发明概念的示例性实施例不限于此。例如，在一些示例性实施例中，存储器单元的每个可以存储数据的四个或更多个位。
此外，在至少一些示例性实施例中，存储器单元阵列110可包括被包含在多个层中的电阻式存储器单元。例如，存储器系统10可包括垂直堆叠的多个层，并且所述多个层中的至少一些可包括阵列型存储器单元。即，被包含在多个层中的存储单元可以构成存储器单元阵列100。而且，在一些示例性实施例，包括存储器单元阵列110的层可被定义为单元层，并且包括作为各种其它外围电路的写/读电路120和控制逻辑30的层可以被定义为控制层。控制层可对应于附加层而不是单元层。
可替代地，存储器单元阵列110可包括具有可变电阻装置(未示出)的电阻式存储器单元。例如，当可变电阻装置由例如锗-锑-碲(GST或Ge-SB-Te)的相变材料形成，并且因此电阻根据温度而变化时，所述电阻式存储器装置可以是相变RAM(PRAM)。在另一示例中，当可变电阻装置由上部电极、下部电极、以及插入在其间的复合金属氧化物形成时，电阻式存储器装置可以是电阻式RAM(RRAM)。在另一示例中，当可变电阻装置由磁上部电极、磁下部电极、以及插入其间的介电材料来形成时，电阻式存储器装置可以是磁性RAM(MRAM)。
读/写电路120相对于所述存储器单元进行读取和写入操作。读/写电路120可以经由多个位线而连接到存储器单元，并且可以包括写驱动器，以将数据写入到存储器单元；以及感测放大器，用于感测存储器单元的电阻组件。
控制逻辑130可以控制存储装置100的整体操作，并且还可以控制读/写电路120执行诸如写入和读取的存储器操作。在一个示例中，存储器装置100可以包括电源发生器(未示出)，用于产生用于读取和写入操作的各种写入电压和读取电压。写入电压和读取电压的电平可以在控制逻辑130的控制下进行调节。同样，在一个示例中，存储器装置100可以包括参考信号发生器(未示出)，用于产生用于读取操作的各种参考信号。例如，参考信号发生器可产生参考电流和/或参考电压。参考电流和/或参考电压的电平可在控制逻辑130的控制下进行调整。
在存储装置100的写入操作中，存储器单元阵列110的存储器单元的可变电阻器的电阻值可以根据写数据增加或减少。例如，存储器单元阵列110的存储器单元的每个可以具有根据当前存储数据的电阻值，并且电阻值可能根据要写入每个存储器单元的数据而增加或者降低。上述写操作可以分为复位写操作和设置写操作。在电阻式存储器单元中，设置状态可具有相对低的电阻值，而复位状态可具有相对高的电阻值。
在一些示例性实施例中，当在数据上执行写入和读取操作时，区域可以被定义为写操作和读操作的单元，并且一个区域数据可以被分类成多个子区域数据。此外，多个子区域数据的每个可被控制为分配到多个层中的任何一个。在一个示例中，伴随一个写命令，至少一个区域数据可以被提供给存储器系统10，并且存储器系统10可以以区域为单位来处理数据。而且，根据一些示例性实施例，多个区域数据的每个可以被分类为多个子区域数据，并且至少两个子区域数据可以被控制为被写入到不同的层。为了分配子区域数据到多个层中的任何一个中，存储器控制器200可以包括层分配单元210。
根据上述实施例，即使在层之间在单元特性、分布和耐久的劣化程度方面存在差异，数据的期望(或，可替换地，预定的)单元(例如，区域单元)的比特误码率(BER)可以是均匀的。
例如，由于存储器装置100的层间中产生热量的差别，存储器装置100可以在分散的裂化或耐久的劣化中具有差别，使得写入到具有高分散或耐久的裂化的层的区域数据可能更容易造成写入到其上的区域数据中的错误。用于校正错误的算法可能需要基于具有高比特误码率(BER)的层来设计。通常，由于各自层可以具有不同的BER，所以用于纠错的算法可能是复杂的或用来纠错的奇偶校验数据的大小可能增加。换句话说，为了保证数据可靠性的资源可能增加。然而，根据至少一些示例性实施例，数据的可靠性可以通过均匀化区域数据的BER来增加。
可替代地，存储器装置100和存储器控制器200可以被集成为一个半导体装置。例如，存储器装置100和存储器控制器200可以被集成为一个半导体装置，以形成存储卡。例如，被集成为一个半导体装置的存储器装置100和存储器控制器200可以形成PC卡(PCMCIA)、紧凑型闪存卡(CF)、智能媒体卡(SM/SMC)、记忆棒、多媒体卡(MMC、RS-MMC、或MMCmicro)、SD卡(SD、miniSD卡、或microSD)、通用闪存(UFS)等。在另一实例中，被集成为一个半导体装置的存储器装置100和存储器控制器200形成固态盘/驱动器(SSD)。
被包含在如上配置的存储器系统10中的存储装置100的详细操作的示例如下所示。图2是示出图1的存储器装置100的示例的框图。
参考图2，存储器装置100可以包括存储器单元阵列110、读/写电路120、以及控制逻辑130。而且，存储器装置100还可以包括参考信号发生器140、电源发生器150、行译码器160、和列译码器170。另外，读/写电路120可以包括感测放大器121和写驱动器122。
图2的存储器装置100的操作的示例描述如下。
存储器单元阵列110中提供的存储器单元可以被连接到多个第一信号线和多个第二信号线。第一信号线可以是位线BL，并且第二信号线可以是字线WL。各种电压信号或电流信号通过位线BL和字线WL来提供，数据可以从所选择的存储器单元读取或写入到所选的存储器单元中，并且可以防止对于其它非选择的存储器单元的数据读取或者写入。
可替代地，可以利用命令CMD来接收用于指示存储器单元的地址ADDR。地址ADDR可以包括：行地址X_ADDR，以选择存储器单元阵列110的字线WL；和列地址Y_ADDR，以选择存储器单元阵列110的位线BL。行译码器160响应于行地址X_ADDR来执行字线选择操作。列译码器170响应于列地址Y_ADDR来执行位线选择操作。另外，地址ADDR的至少一个比特可以包括层选择信息，以用于选择包括将被访问的存储器单元的至少一个层。
被连接到位线BL的读/写电路120可以将数据写入到存储器单元或可以从存储器单元读取数据。在一些示例性实施例中，电源发生器150可以生成用于写入操作的写电压Vwrite，并且生成用于读操作的读电压Vread。写电压Vwrite可以包括设置电压和复位电压来作为与写入操作相关的各种电压。此外，读电压Vread可以包括位线电压、预充电电压、和钳位电压来作为与读电压相关的各种电压。写电压Vwrite和读电压Vread可以通过读/写电路120而提供给位线BL或通过行译码器170而提供给字线WL。
可替代地，参考信号发生器140可以产生参考电压Vref和参考电流Iref，来作为与数据读操作相关的各种参考信号。例如，感测放大器121可连接至位线BL中的一个节点(例如，感测节点)，并且数据值可以通过比较感测节点的电压和参考电压Vref来确定。或者，当应用电流检测方法时，参考信号发生器150可以产生参考电流Iref并且提供参考电流Iref给存储器单元阵列110，并且数据值可以通过比较由于参考电流Iref而造成的感测结点的电压和参考电压Vref来确定。
此外，读/写电路120可以基于所读取的数据的确定结果，提供通过/失效信号P/F到控制逻辑130。控制逻辑130可以参考通过/失效信号P/F来控制存储器单元阵列110的写操作和读操作。
控制逻辑130可以输出各种控制信号CTRL_RW，以基于从于存储器控制器200接收的CMD命令、地址ADDR、以及控制信号CTRL，将数据写入存储器单元阵列110或从存储器单元阵列110读取数据。因此，控制逻辑130可以在存储器装置100中控制各种操作。
根据一些示例性实施例，数据区域可以根据提供到存储器装置100的地址ADDR和数据DATA而被分布并写入到多个层中。或者，分布并写入到多个层的区域数据可以根据提供到存储器装置100的地址ADDR而被读取。区域的单元可以不同地定义，并且可以例如是纠错单元。当纠错单元是扇区时，扇区数据可以被分类为多个子扇区数据，并且多个子扇区数据可以被分布并写入到多个层中。
由于上述操作，由于数据的纠错单元被分配并写入到多个层，数据的纠错单元的比特误码率(BER)可以被均匀化。因此，即使多个层中的一些相对较大地被劣化，增加数据的具体纠错单元的BER的可能性或造成不可校正的错误的可能性可以减小。
在电阻式存储器系统10中包括的存储器控制器200的详细操作的示例如下所示。
图3是示出图1的存储器控制器200的示例的框图。
参考图3，存储器控制器200可包括处理单元220、工作存储器230、纠错码(ECC)单元240、主机接口250、和存储器接口260。此外，工作存储器230可以包括地址变换单元231和层分配单元210。虽然在图3中未示出，但是存储器控制器200还可以包括各种其它部件，例如，被配置成存储针对采用存储器系统10的装置的初始引导操作所需的代码数据的只读存储器(ROM)，或者被配置为控制缓冲存储器装置的缓冲存储器控制器。
处理单元220可以包括中央处理单元(CPU)或微处理器(MP)，并控制存储器控制器200的整体操作。处理单元220可以被称为处理器。处理器可以是中央处理单元(CPU)、控制器、或专用集成电路(ASIC)，其当执行存储在存储器中的指令时，配置处理器来作为被配置为均匀地将扇区数据分布到多个层之间，使得扇区数据中的比特误码率(BER)更均匀的专用计算机。因此，包括处理器的存储器系统10可以通过减少用来成功执行纠错的资源(比特)的量来改善存储器系统10自身的功能。
处理单元220可以被配置为驱动固件，以用于控制存储器控制器200，并且固件可以在工作存储器230中加载和驱动。存储器控制器200可以经由各种标准接口与外部主机通信，并且主机接口250可以提供在外部主机和存储器控制器200之间的这种标准接口。标准接口可以包括各种接口协议，例如高级技术附件(ATA)、串行ATA(SATA)、外部SATA(E-SATA)、小型计算机小型接口(SCSI)、串行连接SCSI(SAS)、外围组件互连(PCI)、PCIExpress(PCI-E)、IEEE 1394、通用串行总线(USB)、安全数字(SD)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、和紧凑式闪存(CF)卡。
存储器接口260可以提供在存储器控制器200和存储器装置100之间的接口。例如，存储器接口260可通过存储器接口260向和从存储器装置100传输和接收写数据和读数据。此外，存储器接口260可进一步提供在存储器控制器200和缓冲存储器装置(未示出)之间的接口。
ECC单元240可以执行ECC编码操作，以基于写数据生成奇偶校验数据，并执行ECC译码操作以检测和校正读数据中的错误。ECC单元240可以对于数据的所需(或，可替换地，预定)单元进行ECC编码和译码操作。例如，如上所述，扇区数据可以被定义为ECC编码和译码操作的单元。虽然图3示出了ECC单元240作为存储器控制器200的组件，但是ECC单元240可以被包括在存储器装置100中。
由处理单元220驱动以控制存储器控制器200的固件和驱动固件所需的元数据可以被存储在工作存储器230中。工作存储器230可通过各种存储器装置来实施，例如，以高速缓冲存储器、动态随机存取存储器(DRAM)、静态RAM(SRAM)、相变RAM(PRAM)、和闪速存储器装置中的至少一个来实施。然而，示例性实施例不限于此。例如，工作存储器230可以是任何易失性存储器，例如静态RAM(SRAM)、动态RAM(DRAM)、或同步DRAM(SDRAM)。
当执行固件时，处理单元220可以被配置为执行各种功能块的功能。例如，在工作存储器230中的固件可以在当由处理单元220执行时配置处理单元220，以将工作存储器230描述作为地址变换单元231和层分配单元210。地址变换单元231可以存储指示将基于地址变换操作而实际被访问的存储器单元的物理位置的地址(例如，物理地址)。当主机访问存储器系统10时，主机可以提供逻辑地址到存储器控制器200。地址变换单元231可以包括映射表(未示出)，其被配置为存储有关在逻辑地址和物理地址之间的映射关系的信息，并且处理单元220可以使用地址变换单元231来将来自主机的逻辑地址变换为物理地址。
可替代地，在一些示例性实施例中，处理单元220可以使用层分配单元210来执行层分配操作。层分配操作可以包括将被包括在一个区域中的多个子区域数据的每一个分配到多个层中的任何一个。例如，当由于地址变换操作而导致产生指示要被实际访问的区域的位置的物理地址时，处理单元220可以基于所产生的物理地址来执行层分配操作，以产生分配结果，并且选择在其中每个子区域数据是基于分配结果而被访问的层。
层分配单元210可包括映射表(未示出)，其被配置为存储关于在一个区域中的物理地址和多个子区域的物理地址之间的映射关系的信息。
根据层分配操作时，处理单元220可将指示任何一个区域的物理位置的物理地址(例如，第一地址)变换成指示多个子区域的物理位置的物理地址(例如，第二地址)。第二地址可以包括指示分配给每个子区域数据的层的位置的层选择信息。
尽管图3示出的是地址变换单元231和层分配单元210是不同的功能块，但是本发明概念的示例性实施例不限于此。例如，在其他示例实施例中，地址变换单元231和层分配单元210可以被定义为相同的功能块。
图4A和4B分别是示出存储器装置100的示例性实施例的配置图和电路图。
参考图4A，存储器装置100可具有3维结构，并可以由在Z轴方向上在XY平面上堆叠的层构成。在一些示例性实施例中，示出了最下层的层C和垂直地堆叠在最下层Layer C上的多个层，例如，层Layer 1到Layer A，并且假设第一层Layer 1是最上层。X轴也可以是在其中位线BL被布置的方向，Y轴可以是在其中字线WL被布置的方向，并且Z轴可以是在其中Layer C和Layer 1到A层被堆叠的方向。
Layer C和Layer 1到Layer A中至少一些层可以是包括存储器单元的单元层。例如，第一层至第A层的Layer 1到Layer A的每一个可以包括存储器单元。另外，配置为在存储器单元上执行写操作和读操作的各种外围电路可以被布置在附加层中。例如，最下层Layer C可以对应于控制层，其包括至少一个外围电路。在图2中所示的存储器装置100中的至少一个组件可被包括在控制层Layer C中。
图4B示出在图4A中所示的一些层的示例性实施例。
参考图4B，层Layer K-1、层Layer K、和层Layer K+1的每个层可包括多个存储器单元MC(K-1)、MC(K)、和MC(K+1)，并且字线WL0和WL1和位线BL0和BL1可以连接到存储单元MC(K-1)、MC(K)、和MC(K+1)的两个端部。
在一些示例性实施例中，字线和/或位线可以在相邻层之间共享。例如，字线WL0(K)和WL1(K)可以在第K层的LayerK与第K+1层的Layer(K+1)之间共享。另外，位线BL0(K-1)和BL1(K-1)可在第K层的Layer K和第K-1个层的Layer(K-1)之间共享。图4B示出了在其中位线或字线在层之间共享的示例，并且一个层与被布置为在相应层之上和之下的两个层共享字线或位线，但本发明概念的示例性实施例不限于此。在另一实例中，任何一个层可以与布置为与其相邻的层共享字线或位线。可替代地，任何一个层可以与被布置为与相应层分开的层共享字线或位线。
如图4B所示，相邻层的存储器单元可以具有镜像互连结构并且具有包括镜像电阻装置和选择装置的对称的结构。然而，示例性实施例不限于此。例如，虽然图4B示出了对称结构，但是在其它示例性实施例中，相邻层的存储单元可以具有镜像互连结构，但具有不对称的结构，因为电阻装置和选择装置被以相同顺序堆叠。因此，电流量的差异可能在层中发生，从而使层可能具有不同的可靠性或不同的BER。
图5是示出了图2的存储器单元阵列110的示例性实施例的电路图。图5的存储器单元阵列110可以包括形成在一个层中的存储器单元。
参考图5，存储器单元阵列110可以包括多条字线WL0到WLn，多条位线BL0到BLm，以及多个存储器单元MC。字线WL的数目、位线BL的数目和存储器单元MC的数目可以根据示例性实施例而不同地改变。另外，连接到同一字线WL的存储器单元MC可以被定义用于每个页。如以下示例性实施例所描述地，存储器单元阵列110可包括多个平铺块，并且在多个平铺块中包括的存储器单元可以被包括在一个页中。
每一个存储器单元MC可以包括可变电阻器R和选择装置D。可变电阻器R可以被称为可变电阻装置或可变电阻器材料，并且选择装置D可以被称为开关装置。
在一些示例性实施例中，可变电阻器R可连接在位线BL0-BLm中的一个和选择装置D之间。选择装置D可以连接在可变电阻器R和字线WL0-WLn中的一个之间。然而，本发明概念的示例性实施例不限于此，并且选择装置D可以连接在位线BL0-BLm中的一个和可变电阻器R之间，并且可变电阻器R可以连接在选择装置D和字线WL0-WLn中的一个之间。
可变电阻器R可以通过施加电脉冲而变化成多个电阻状态中的一种。在一些示例性实施例中，可变电阻器R可包括根据电流的量而变化的具有结晶状态的相变材料。相变材料可包括两元素化合物，诸如GeSb、InSb、InSe、Sb2Te3、和GeTe，三元素化合物，诸如GeSbTe、GaSeTe、InSbTe、SnSb2Te4、和InSbGe，四元素化合物，诸如AgInSbTe、(GeSn)SbTe、GeSb(SeTe)、和Te81Ge15Sb2S2等。然而，示例性实施例不限于此。
相变材料可以具有：无定形状态，其具有相对高的电阻；以及晶体态，其具有相对低的电阻。相变材料可以具有根据电流量而产生的焦耳热而发生变化的相。因此，通过使用相变可以写入数据。
可替代地，在其他示例实施例中，代替相变型材料，可变电阻器R可以包括钙钛矿型化合物、过渡金属氧化物、磁性材料、铁磁性材料、或反铁磁材料。当可变电阻器R包括透明金属氧化物(TMO)时，在TMO中的氧空位(oxygen vacancy)的生成可根据施加到的TMO两个电极的电压来确定。流过TMO的电流量可以根据在TMO产生的氧空位的种类和量来决定。因此，存储器单元MC的电阻可以被确定，并且数据可以根据在存储器单元MC的电阻的变化而被写入。
选择装置D可以连接在字线WL0到WLn中的一个和可变电阻器R之间，并且可以根据施加到连接到的字线和位线上的电压来控制提供给可变电阻器R的电流。在一些示例性实施例中，选择装置D可以是PN结二极管或PIN结二极管。二极管的阳极可被连接到可变电阻器R，并且二极管的阴极可被连接到字线WL0到WLn中的一个上。当在二极管的阳极和阴极之间的电压差大于二极管的临界电压时，二极管可以导通，从而提供电流到可变电阻器R。
根据示例性实施例，区域和子区域可以被不同地定义为用于执行层分配操作的单元。例如，在图5中所示的页PAGE可以被定义为区域。在这种情况下，页PAGE可以被分类成多个子页Sub-page，并且每个子页Sub-page可以被定义为子区域。因此，层分配操作可以在子页数据的每个上执行。此外，页PAGE可包括多个扇区，并且每个扇区可以被定义为子区域。因此，层分配操作可以在每一个扇区数据上执行。
可替代地，每个扇区可包括多个子扇区，并且每个子扇区可被定义为子区域。因此，层分配操作可以在每个子扇区数据上执行。
图6A到6C是示出图5的存储器单元MC的变化的示例的电路图。
参照图6A，存储器单元MCa可以包括可变电阻器Ra。可变电阻器Ra可以被连接位线BL和字线WL之间。存储器单元MCa可以通过施加到位线BL和字线WL的每个上的电压来存储数据。
参照图6B，存储单元MCb可以包括可变电阻器Rb和双向二极管Db。可变电阻器Rb可以包括用于存储数据的电阻材料。双向二极管Db可以连接在可变电阻器Rb和字线WL之间，并且可变电阻器Rb可以连接在位线BL和双向二极管Db之间。双向二极管Db和可变电阻器Rb的位置可以相互交换。双向二极管Db可以阻断流过非选择电阻单元的漏电流。
参照图6C，存储器单元MCC可以包括可变电阻器Rc和晶体管TR。晶体管TR可以是选择装置，即，开关装置，其根据字线WL的电压允许或阻断电流供应到可变电阻器Rc。在一些示例性实施例中，除了图4中所示的字线WL之外，存储器单元阵列110可包括源极线SL，用以调整在可变电阻器Rc的两端的电压电平。晶体管TR可以连接在可变电阻器Rc和源极线SL之间，并且可变电阻器R可以连接在位线BL和晶体管TR之间。晶体管TR和可变电阻器Rc的位置可以相互交换。存储器单元MCc可以根据导通或关断由字线WL驱动的晶体管TR而被选择或不被选择。
图7是根据示例性实施例的存储器系统300的存储器操作的框图。
如图7所示，存储器系统300可以包括存储器装置310和存储器控制器320。在图7中，数据写入操作被示为存储器操作。然而，示例性实施例不限于此。
存储器控制器320可以控制存储器装置310以根据来自主机(未示出)的请求来执行存储器操作。存储器控制器320可以接收写数据Data，并且接收指示在其中写数据Data要被存储的逻辑位置的逻辑地址ADDR_L。存储器控制器320可以包括输入缓冲器321和输出缓冲器322。由主机提供的写数据Data的大小可以与由存储器控制器320处理的数据大小(例如，数据的区域单元)相同或不同。例如，当写数据Data包括多个区域数据时，多个区域数据可被存储在存储控制器320的储存单元(未示出)中，并且可以在区域数据的每个单元上执行处理操作。在图7中，存储在输入缓冲器321中的区域数据Data1可以对应于从主机接收到写数据Data的一部分。
区域数据(例如，第一区域数据Data1)可以被分类成多个子区域数据。例如，第一区域数据Data1可被分类成k个子区域数据Region1_1到Region1_k。另外，根据存储器控制器320的层分配操作，k个子区域数据Region1_1到Region1_k的每个可以被分配至被包括在存储器装置310中的多个层的Layer 1到Layer A和Layer 311_1到311_A中的任何一个。k个子区域数据Region1_1到Region1_k可以通过输出缓冲器322而被提供给存储器装置310。层选择单元312可以基于来自存储器控制器320的分配结果，选择性地将k个子区域数据Region1_1至Region1_k中的每个提供到多个层311_1至311_A中的任何一个。
根据上述操作，一个区域数据Data1可以被分布并写入到至少两层。子区域数据Region1_1到Region1_k可以在考虑到子区域数据Region1_1到Region1_k的数目和层的数目的情况下，根据各种规则来分配。例如，所有的子区域数据Region1_1到Region1_k可能被写入到不同的层。可选地，至少两个层可以被选择，并且子区域数据Region1_1到Region1_k可以被控制为被写入到所述至少两个选定的层。
伴随一个请求Request的数据Data可以包括多个区域数据。在对任何一个区域数据执行分配和写操作之后，写操作可以在另一个区域数据上来执行。例如，在对第一区域数据的Data1的写操作完成之后，控制器320可以根据各种规则对第二区域数据Data2执行层分配操作。因此，第二区域数据Data2可以被分布在至少两个层。
图8A和8B是根据其它示例性实施例的存储器系统400的存储器操作的框图。
如图8A所示，存储器系统400可以包括存储器装置410和存储器控制器420。在图8A中，第一至第四层的Layer 1到Layer 4被示出为被包括在存储器装置410中的层。另外，Layer 1至Layer 4的层可包括多个平铺块，例如，第一至第四平铺块的Tile1至Tile4。
可以用各种方式来定义平铺块Tile。例如，相同的行选择单元和列选择单元可以在连接到被包括在一个平铺块Tile的存储器单元的信号线之间被共享。另外，写驱动器和感测放大器可以被布置为对应于平铺块Tile，使得数据可同时写入到被包括在不同平铺块Tile中的存储器单元或从被包括在不同平铺块Tile中的存储器单元中读取。此外，平铺块Tile可以被定义为除了存储器单元之外还包括行选择单元和列选择单元。
现在将写操作作为示例进行描述。存储器控制器420可以控制存储器装置410以根据来自主机的请求来执行存储器操作(未示出)。虽然图8A示出了写操作来作为存储器操作，但是示例性实施例不限于此。
存储器控制器420可以接收来自主机的数据(例如，输入数据Input)，并从所述数据产生区域数据。为了产生区域数据，信号处理操作可以对输入数据Input来执行。例如，组合逻辑422可以对输入数据Input执行信号处理操作，并产生区域数据。组合逻辑422可以是各种类型的处理逻辑的一个，例如，对应于ECC单元、数据调制器、随机化器、压缩引擎、和其他处理编码器电路中的至少一个。
假设组合逻辑422是ECC单元，奇偶校验数据“奇偶校验(parity)”可以通过对输入数据Input执行ECC编码操作来生成。此外，对应于输入数据Input和奇偶校验数据“parity”的至少一部分的数据Data1可被定义为一个区域数据。例如，区域数据可以是扇区数据Sector Data。扇区数据Sector Data可以被分类为多个子扇区数据，例如，四个子扇区数据sector1_1到sector1_4，并且被提供给存储器装置410。虽然上面所描述的是，来自组合逻辑422的输出是区域数据，输入数据Input可包括多个区域数据，并且多个区域数据的一个可以对应于该区域数据。在这种情况下，子区域数据可以被定义为包括来自主机的区域数据的部分和至少一个奇偶校验。
存储器控制器420可以包括层分配单元421。层分配单元421可以对多个子扇区数据sector1_1到sector1_4的每一个执行层分配操作。层分配单元421可以接收第一地址ADDR1，并且基于层分配操作的结果输出第二地址ADDR2。子扇区数据sector1_1到sector1_4可以通过输出缓冲器被提供到存储器装置410的写驱动器WD，并且第二地址ADDR2可以被提供给存储装置410的层选择单元412。
写驱动器单元411可包括多个写驱动器WD，例如，对应于多个平铺块Tile1至Tile4的多个写驱动器WD。此外，层选择单元412可包括被配置为用于选择多个子扇区数据的每个的传输路径的多路复用器。例如，层选择单元412可以包括对应于多个平铺块Tile1至Tile4的多个多路复用器。第二地址ADDR2可以包括层选择信息，以用于控制被包括在层选择部412中的多个多路复用器的每个。
根据一些示例性实施例，一个扇区数据Sector Data可以被分布并写入到多个层。例如，第一子扇区数据sector1_1可以被写入到第一层Layer 1的第一平铺块Tile1，第二子扇区数据sector1_2可以被写入到第二层Layer 2的第二平铺块Tile2，第三子扇区数据sector1_3可以被写入到第三层Layer 3的第三平铺块Tile3，并且第四子扇区数据sector1_4可以被写入到第四层Layer 4的第四平铺块Tile4。然而，本发明性概念的示例性实施例不限于写操作的上述示例，并且扇区数据可以以各种方式被分布并写入到至少两层。
根据上述示例性实施例，用于选择层的选择单元可以被布置在存储器装置410的每个储存空间(例如，平铺块)中，使得用于写入子扇区数据的层可以自由地在每个平铺块中选择。另外，由于扇区数据被分布并写入到多个层中，各个扇区数据的比特误码率(BER)可以被均匀化，并且，因此，有可能增加成功地进行纠错操作的概率。
参照图8B，任何一个平铺块(例如，第四平铺块Tile 4)可以包括：在其中写入数据的单元区域401，用于选择单元区域401的行的行选择单元402，以及用于选择单元区域401的列的列选择部403。第二个地址ADDR2可包括用于选择被分配给每一个子扇区数据的层的选择信息，并且还包括行/列选择信息，以用于选择每个平铺块中的行和列。此外，当一个子扇区数据被写入到平铺块时，在一个行中布置的存储器单元的所有或者部分可以被选择。可替换地，布置在至少两行的存储器单元可以从一个平铺块中选择。
图9到12是根据示例性实施例的层分配操作的各种例子的框图。
参照图9，在图9中所示的示例性实施例中，页被示为数据处理单元。页可以被分类成多个子页。例如，一个页数据Page Data可被分类到第一至第四子页数据Page1_1到Page1_4，其可通过存储器装置410的写驱动器单元411被提供给层选择单元412。此外，根据存储器控制器420的层分配操作，第二地址ADDR2可以被提供给层选择单元412。
第一至第四子页数据Page1_1到Page1_4可以被提供给被包括在存储器装置410中的多个层Layer1到Layer4的平铺块Tile1至Tile4。在图9中，例如，第一子页数据Page1_1可被写入到第一层Layer 1的第一平铺块Tile1，第二子页数据Page1_2可被写入到第二层Layer 2的第二平铺块Tile2，第三子页数据Page1_3可被写入到第三层Layer 3的第三平铺块Tile 3，并且第四子页数据Page1_4可被写入到第四层Layer 4的第四平铺块Tile4。但是，本发明概念的示例性实施例不限于写操作的上述示例，并且页数据可以以各种方式被分布并写入到至少两层。虽然图9示出在其中一个页数据Page 1被写入的示例，但是其他页数据可以顺序地分布和写入到多个层。
参照图10，在图10的示例性实施例中，扇区被示为数据处理单元的例子。扇区可被分类成多个子扇区。例如，一个扇区数据Sector Data可以被分类为第一至第四子扇区数据Sector1_1到Sector1_4，其可通过存储器装置410的写驱动器单元411而被提供给层选择单元412。根据存储器控制器420的层分配操作，地址ADDR2可以被提供给层选择单元412。同样，在一些示例实施方案中，第一至第四层Layer1到Layer 4被示出为多个层，并且第一至第八平铺块Tile1到Tile 8被示出为多个平铺块。
电阻式存储器装置的写单元可以被不同地设置，并且，例如，可以具有小于作为存储器控制器420的纠错单元或数据处理单元的扇区的尺寸。此外，电阻式存储器装置可同时写入数据到多个平铺块。因此，写入每个平铺块的数据可具有小于电阻式存储器装置的写单元的尺寸。
第一至第四子扇区数据Sector1_1到Sector1_4的每个可被写入到相同层中的至少两个平铺块。例如，第一子扇区数据Sector1_1可被写入到第一层Layer 1的第一和第二平铺块Tile1和Tile2，第二子扇区数据Sector1_2可被写入到第二层Layer 2的第三和第四平铺块Tile 3和Tile 4，第三子扇区数据Sector1_3可以被写入到第三层Layer 3的第五和第六平铺块Tile 5和Tile 6，并且第四子扇区数据Sector1_4的被写入到第四层Layer 4的第七和第八平铺块Tile 7和Tile 8。然而，本发明概念的示例性实施例不限于写操作的上述示例，并且扇区数据可以以各种方式被分布并写入到至少两层。
此外，例如，将一个子扇区数据分配和写入到至少两个平铺块的操作可同时或顺序进行。此外，考虑到电阻式存储器装置的写单元，一个子扇区数据可能不能一次完全写入。在此情况下，在一个子扇区数据的一部分可以被写入到至少两个平铺块之后，其剩余的部分被随后写入到该至少两个平铺块。
参照图11，图11示出了在其中至少两个子扇区数据被写入到相同的层，并且一个扇区数据Sector Data被写入多个层Layer 1到Layer 4中的仅仅一些的示例。
如图11所示，作为数据处理单元的示例的扇区可以分为多个子扇区。例如，一个扇区数据Sector Data可以被分类为第一至第四子扇区数据Sector1_1到Sector1_4，其可通过存储器装置410的写驱动器单元411而被提供给层选择单元412。此外，根据存储器控制器420的层分配操作，地址ADDR2可以被提供给层选择单元412。
根据层选择单元412的选择操作，一个子扇区数据可以被提供给在每个平铺块Tile中的多个层的Layer 1到Layer 4。例如，第一子扇区数据Sector1_1可被写入到第一层Layer 1的第一平铺块Tile1，第二子扇区数据Sector1_2可被写入到第四层Layer 4的第二平铺块Tile2，第三子扇区数据Sector1_3可被写入到第一层Layer 1的第三平铺块Tile3，第四子扇区数据Sector1_4可被写入到第四层Layer 4的第四平铺块Tile4。然而，本发明概念的示例性实施例不限于写操作的上述实施例，扇区数据可以以各种方式被分布并写入至少两层。
参照图12，可替代地，如图12中所示，至少两个子扇区数据可以被写入到同一平铺块的不同层。写驱动器单元411可以顺序地接收第一到第四子扇区数据Sector1_1到Sector1_4，并且提供所接收的子扇区数据到层选择单元412。根据层选择单元412的选择操作，子扇区数据可提供到包括在任何一个平铺块中的层中。
在一个示例中，第一子扇区数据Sector1_1可以被提供并写入到第一层Layer 1的第一平铺块Tile 1，然后第二子扇区数据Sector1_2可被接收并写入到第二层Layer 2的第四平铺块Tile 4。此后，第三子扇区数据Sector1_3可被接收并写入到第三层Layer 3的第四平铺块Tile 4，然后第四子扇区数据Sector1_4可被接收并写入到第四层Layer 4的第一平铺块Tile 1。然而，本发明概念的示例性实施例并不限定于写操作的上述示例，并且扇区的数据可以以各种方式被分布并写入到至少两个层。
此外，尽管图12示出了在其中子扇区数据被顺序提供给存储器装置410的示例，但是本发明概念的示例性实施例不限于此。例如，要被写入到不同的平铺块的子扇区数据可以被同时写入。可替代地，要被写入到任何一个平铺块的不同的层的子扇区数据也可被同时写入。在这种情况下，布置成对应于任何一个平铺块的选择单元可以同时选择至少两个层。
可选择地，参考图9，11，和12描述的示例性实施例可以用与参考图10描述的示例性实施例相结合。例如，虽然图9，11，和12描述了其中一个子扇区数据(或子页数据)被写入一个层的一个平铺块的情况，但是本发明概念的示例性实施例不限于此。例如，在其他示例实施例中，一个子扇区数据(或子页数据)可以被写入至少两个平铺块。可替代地，至少一个子扇区数据(或子页数据)可以被写入一个平铺块。
图13A和13B是根据另一示例性实施例的存储器系统的框图。
图13A示出了在其中多个子区域数据被同时访问的示例，并且图13B示出了在其中多个子区域数据被按顺序访问的示例。在一个实例中，图13A和13B示出四个层Layer 1到Layer 4和四个平铺块Tile 1至Tile 4。此外，图13A和13B示出在其中任何一个区域数据被分为四个子区域数据Region1_1到Region1_4的示例。虽然图13A和13B示出在其中存储器控制器520A和520B处理第一区域数据Data1/奇偶校验的示例，但是存储器控制器520A和520B可顺序地处理第二区域数据、第三区域数据、以及其他区域数据。
参照图13A，在写操作期间，第一区域数据Data1/奇偶校验可能由于组合逻辑522A的处理操作而产生，并且第一区域数据Data1/奇偶校验可以被分类到第一至第四子区域数据Region1_1到Region1_4。第一至第四子区域数据Region1_1到Region1_4可以并行地提供给存储器装置510A的读/写电路单元511A。读/写电路单元511A可以包括多个写驱动器/感测放大器(WD/SA)。
此外，与上述示例性实施例相似，层分配单元521A可以基于来自主机的逻辑地址而接收第一地址ADDR1，使用第一地址ADDR1执行层分配操作，并提供第二地址ADDR2到存储器装置510A的层选择单元512A来作为分配结果。根据层选择单元512A的选择操作，每个子区域数据可以被提供给四个层Layer 1到Layer 4的任何一个。例如，第一区域数据Data1/奇偶校验的第一子区域数据Region1_1可以被写入第一层Layer 1的第一平铺块Tile1，第二子区域数据Region1_2可以被写入到第二层Layer 2的第二平铺块Tile2，第三子区域数据Region1_3可以被写入到第三层Layer 3的第三平铺块Tile3，并且第四子区域数据Region1_4可以被写入到第四层Layer 4的第四平铺块Tile4。此外，第一区域数据Data 1/奇偶校验可被同时写入多个层。
此后，写操作可以在第二区域数据上进行。例如，第二区域数据的第一子区域数据Region2_1可被写入到第一层Layer 1的第二平铺块Tile 2，第二子区域数据Region2_2可被写入到第二层Layer 2的第三平铺块Tile 3，第三子区域数据Region2_3可被写入到第三层Layer 3的第四平铺块Tile 4，并且第四子区域数据Region2_4可被写入到第四层Layer4的第一平铺块Tile 1。其他区域数据可以以以上类似的方式顺序地写入。
在读操作期间，子区域数据可以被同时从多个层中读取。层分配单元521A可以使用第一地址ADDR1执行层分配操作，并且提供第二地址ADDR2到存储器装置510A的层选择单元512A来作为分配的结果。例如，构成第一区域数据的第一至第四子区域数据Region1_1到Region1_4可以被同时读取，并通过感测放大器SA而被提供到存储器控制器520A。
可选择地，参考图13B，被包括在一个区域中的多个子区域数据可以被顺序地写入。在这种情况下，一个WD/SA512B可以至少在两个子区域数据之间共享。存储器控制器520B的层分配单元521B可以执行与上述的实施方式相同的层分配操作，并且将第一地址ADDR1变换成第二地址ADDR2。而且，存储器控制器520B的组合逻辑522B可以对输入数据执行信号处理操作，并产生区域数据Data1/奇偶校验。
第一至第四子区域数据Region1_1到Region1_4可以顺序从存储器控制器520B向存储器装置510B的WD/SA512b提供。第一至第四子区域数据Region1_1到Region1_4可以写入多个层Layer 1到Layer 4的至少两个层。例如，第一区域数据Data1/奇偶校验的第一子区域数据Region1_1可被写入至第一层Layer 1的第一平铺块Tile 1，第二子区域数据Region1_2可以被写入到第二层Layer 2的第二平铺块Tile 2，第三子区域数据Region1_3可以被写入到第三层Layer 3的第三平铺块Tile 3，并且第四子区域数据Region1_4可被写入到第四层Layer 4的第四平铺块Tile 4。
根据一些示例性实施例，如图13B所示，数据写操作和读操作可以以子区域为单位来执行，然而数据处理操作可以以区域为单位通过存储器控制器520B来进行。因此，顺序地从存储器装置510B读取的子区域数据可以存储在存储器控制器520B的预定储存单元(未示出)，并且存储器控制器520B可以对存储在储存单元中的数据的区域单元来执行处理操作。
图14是示出了根据其他示例实施例的存储器系统的操作的示例的框图。
参照图14，存储器系统600可以包括存储器装置610和存储器控制器620，并且存储器控制器620可以以页为单位来处理数据。存储器系统600可以利用电阻式存储单元来代替NAND快闪存储器，并且存储器控制器620可以维持NAND闪速存储器的控制器的接口。
存储器控制器620可包括页缓冲器621，其被被配置以用于临时存储页数据。存储器控制器620可以提供页数据到存储器装置610，并使用固件(未示出)将由存储器控制器620产生的物理地址ADDR_P提供到存储器装置610。物理地址ADDR_P可以包括指示在其中页数据要从多个层中储存的一个层和一个页的位置的地址信息。
存储器装置610可以包括层分配单元611、层选择单元612、和数据缓冲器613。此外，存储器装置610可以包括多个层Layer 1到Layer 4和多个平铺块Tile 1到Tile 4。数据缓冲器613可被划分为多个储存空间，其中每一个可以以子页面Sub_page为单元来存储数据。
层分配单元611可接收物理地址ADDR_P，在物理地址ADDR_P上执行变换操作，并作为变换结果来产生控制信号CON以用于控制被包括在层选择单元612中的多个选择单元的每个。选择单元的每个可以被布置成对应于平铺块，并且数据的子页面单元可以通过相应的选择单元而被提供给多个层的Layer 1到Layer 4的任何一个。图14示出在其中被包括在一个页数据(例如，第一页数据Page 1)的第一至第四子页面数据page1_1到page1_4被分别写入到不同层的不同平铺块的示例。然而，如上所述，本发明概念的示例性实施例不限于写操作的上述示例，并且页数据可以以各种方式被分布并写入至少两层。
根据一些示例性实施例，如图14中所示，由存储器控制器620提供的物理地址ADDR_P可以包括指示在一层中的特定页的位置的信息。而且，存储器装置610可通过使用物理地址ADDR_P来执行变换操作，并且产生用于控制被独立地分配给相应平铺块和相应层的相应子页面数据的控制信号CON。此外，存储装置610可以通过使用物理地址ADDR_P执行变换操作，并进一步生成指示在其中子页面数据被写入到一个层和一个平铺块中的位置的行选择信息和列选择信息。行选择信息和列选择信息可以由存储器装置610的层分配单元611或另一个地址变换单元(未示出)产生。
图15是用于描述根据示例性实施例的操作存储器系统的方法的流程图。
参照图15，图15示出与存储器系统的写操作相关的示例性实施例。
在操作S11中，存储器系统可接收来自主机的写请求，并接收第一地址作为指示在其中数据将被写入的逻辑位置的逻辑地址。
在操作S12中，存储器系统可以伴随写请求接收第一数据。例如，存储器系统可以从主机接收第一数据，使得数据响应于一个写请求具有各种设定的尺寸，例如，至少一个区域数据。第一数据可以对应于由主机提供的数据中的至少一个区域数据。对第一数据的大小可进行各种设定。例如，第一数据的大小可对应于包括多个扇区的页的单元或者包括多个子扇区的扇区的单元。
在操作S13中，存储器系统可从第一数据产生n个子区域数据。例如，n个子区域数据可以通过在第一数据上执行分类操作来生成。在另一个例子中，奇偶校验数据可通过对第一数据执行信号处理操作(例如，ECC编码操作)来产生，并且n个子区域数据可以通过对第一数据和奇偶校验数据进行分类操作来生成。在另一实例中，在首先对第一数据进行分类操作之后，奇偶校验数据可通过对所分类的数据执行信号处理操作而产生，并且n个子区域数据可以从所分类的数据和奇偶校验数据而生成。
在操作S14中，在第一地址上执行变换操作，并且在操作S15中，n个子区域数据的每个可基于地址变换结果而被分配到多个层的任意一个上。
在操作S16中，n个子区域数据和地址变换结果可以被提供给存储器装置，并且存储器装置可以基于接收到的n个子区域数据和地址变换结果来执行数据写入操作。例如，在一些示例性实施例中，n个子区域数据可以被分布并写入到存储器装置中的至少两个层。
图16是用于描述根据另一示例性实施例的操作存储器系统的方法的流程图。
参照图16，图16示出在其中包括存储器单元的多个层包括至少两个平铺块的情况。
在操作S21中，写请求可以从主机接收，并且第一数据可利用写请求来接收。
在操作S22中，可以以上述示例性实施例中相同或相似的方式，从第一数据中产生多个子区域数据。例如，第一和第二子区域数据可从第一数据中产生。
在操作S23中，由于被包括在存储器系统中的存储器控制器或存储器装置的层分配操作，第一子区域数据和第二子区域的数据的传输路径可以被选择。
在操作S24中，由于传输路径的选择，第一子区域数据和第二子区域数据可以被写入到不同的层，并且被提供给不同的平铺块并且被同时写入。在一些示例性实施例中，第一子区域数据可以被写入到被包括在第一平铺块的多个层的第一层中，而第二子区域数据可以被写入到被包括在第二平铺块的多个层的第二层中。
图17A和17B是根据另一示例性实施例的存储器系统700A的操作的示例的框图。
如图17A，存储器系统700A可以包括地址变换单元710A、层分配单元720A、层选择单元730A、和列选择单元740A。
如图17A中所示的地址变换单元710A可以是存储器控制器中包括的组件。当被包括在存储器系统700A中的存储器控制器使用与NAND快闪存储器相同的接口时，地址变换单元710A可以是对应于NAND闪速存储器的闪速变换层(FTL)的组件。
地址变换单元710A可以从外部接收逻辑地址ADDR_L。例如，逻辑地址ADDR_L可以是指示页或扇区的地址。地址变换单元710A可以在内部包括地址映射表711A，并且将逻辑地址ADDR_L变换成基于地址映射信息的物理地址ADDR_P。物理地址ADDR_P可以包括指示在其中数据将被实际写入到被包括在存储器装置中的存储器单元阵列中的页或扇区的位置的信息。例如，物理地址ADDR_P可以包括：包括关于要被访问的存储器的列信息的列地址ADDR_C，以及可以被提供给列选择单元740A的列地址ADDR_C。
同时，根据一些示例性实施例中，层分配单元720A可以在内部包括包含层分配信息的表721A。根据上述示例性实施例，层分配单元720A可以使用被包括在物理地址ADDR_P中的至少一部分信息来执行层分配操作。例如，层分配单元720A可参考层分配信息产生并输出层地址ADDR_Layer，其被映射到物理地址ADDR_P的至少一些比特，并且层地址ADDR_Layer可以被提供到层选择单元730A。
在至少一些示例性实施例中，由逻辑地址ADDR_L和物理地址ADDR_P指示的区域的单位可以与写入到实际的存储器装置的数据的单元(例如，写入到一个平铺块的数据的单元)不同。即，当物理地址ADDR_P包括对应于一个扇区的位置信息，层地址ADDR_Layer可以包括关于多个子扇区的每个的层分配信息。
如图17B所示，通过逻辑地址ADDR_L指示的区域的单位可以与写入到实际的存储器装置的数据的单位(例如，写入到一个平铺块的数据单位)相同。如图17B所示，存储器系统700B可以包括地址变换单元710B、层选择单元720B、和列选择单元730B。由主机提供的逻辑地址ADDR_L被假定为如在上述示例性实施例的指示子扇区的地址。
地址变换单元710B可以包括地址映射表711B，其可以包括与对应于每个逻辑地址ADDR_L的物理地址相关的信息。在图17B中，物理地址可以包括指示在其中子扇区数据的单位将被访问的位置的信息。例如，物理地址可包括至少一个用于选择层的层地址ADDR_Layer和用于选择列的列地址ADDR_C。层地址ADDR_Layer可以被提供到层选择单元720B，并且列地址ADDR_C可以被提供给列选择单元730B。
根据图17B中所示的示例性实施例，地址映射表711B可以包括对应于指示子扇区位置的逻辑地址ADDR_L，指示向和从其写入或者读取子扇区数据层和位置的映射信息。因此，在地址变换单元710B的映射操作期间，可以执行根据一些示例性实施例的层分配操作，而无需额外的层分配过程。
图18是根据本发明概念的另一示例性实施例的存储器系统800的框图。
参照图18，存储器系统800可以包括存储器控制器810和存储器装置820。存储器控制器810可以包括ECC单元811、处理单元812、和层分配单元813。此外，处理单元812可包括分配设置单元812_1。
存储器装置820可以响应于从存储器控制器810接收的控制信号CTRL、地址ADDR、以及命令CMD来执行存储器操作。存储器装置820可以从存储器控制器810接收写数据DATA，或者向存储器控制器810输出读数据DATA。存储器控制器810可包括层分配单元813，并且根据上述示例性实施例来执行层分配操作。
由于存储器装置820包括多个层，随着存储器操作累积，相应层可能会以不同的程度被劣化。ECC单元811可以检测在被包括在存储器装置820中的多个层中的错误，并提供检测结果到处理单元812。分配设定单元812_1可基于错误检测结果，来确定具有相对低的劣化度的层和具有相对高劣化度的层。分配设定单元812_1可以改变被包括在层分配单元813中的层分配信息的设定，并且改变对所期望的(或，可替换地，预定的)数据单元的层分配操作。
例如，层分配信息可以被设置为将数据的单元分布和写入到多个特定的层中。因此，尽管对于数据的单元所造成的错误的数量可以被均匀化，但是多个特定层中的至少一些的特性可能被特别劣化。在这种情况下，在其中数据的预定单元被写入的至少一个层可以在分配设定单元812_1的控制下被改变，使得对数据的预定单元所造成的错误的数量可以保持均匀。
图19是示出将根据上述示例性实施例中的任何一个的存储器系统应用到存储卡系统900中的示例的框图。存储器系统被假设为电阻式存储器系统。
参照图19，存储卡系统900可以包括主机910和存储卡920。主机910可包括主机控制器911和主机连接器912。存储卡920可以包括卡连接器921、卡控制器922、和存储器系统923。存储器系统923可使用如图1到图18中所示的示例性实施例的一个或者多个来体现。因此，存储器系统923可以包括存储器控制器和电阻式存储器装置，并且任何一个区域数据可以被分类成多个子区域数据，并且被控制为要被分布并存储在多个层。
主机910可以将数据写入到存储卡920，或者可以读取存储在存储卡920中的数据。主控制器911可以经由主机连接器912将命令CMD、由在主机910中的时钟发生器(未示出)所产生的时钟信号CLK、和数据DATA传输到存储卡920。
响应于通过卡连接器921接收的命令CMD，卡控制器922可以与在卡控制器922中的时钟发生器所产生的时钟信号CLK同步地将数据DATA存储在存储器装置923中。存储器装置923可以存储从主机910传输的数据DATA。
存储卡920可以通过紧凑型闪存卡(CFC)、微驱动器(Microdrive)、智能媒体卡(SMC)、多媒体卡(MMC)、安全数字卡(SDC)、记忆棒、USB闪存驱动器等来实现。
图20是示出了将根据示例性实施例中的任何一个的存储器系统应用到固态驱动器SSD系统1000中的例子的框图。
参照图20，SSD系统1000可以包括主机1100和SSD 1200。SSD 1200可以经由信号连接器(未示出)来与主机1100交换信号，且可通过电源连接器(未示出)来接收电源的输入。SSD 1200可包括SSD控制器1210、辅助电源1220、以及多个存储器系统1230、1240、以及1250。在此情况下，每一个存储器系统1230、1240、和1250可以使用在图1到图18中所示的示例性实施例中的一个或者多个来实现。因此，每一个存储器系统1230、1240、和1250可以被控制，以使得任何一个区域数据被分类为多个子区域数据，并且被分布到并存储在多个层中。
图21是包括根据示例性实施例中的任何一个的存储器系统1310的计算系统1300的框图。存储器系统1310被假设为电阻式存储器系统。
参照图21，计算系统1300可以包括存储器系统1310、处理器1320、RAM 1330、输入/输出(I/O)装置1340、和电源1350。而且，存储器系统1310可以包括存储器装置1311和存储器控制器1312。可替代地，虽然未在图21中示出，但是计算系统1300可进一步包括可与视频卡、声卡、存储卡、USB装置等，或其他电子装置进行通信的端口。计算系统1300可以由个人计算机或诸如膝上型计算机、移动电话、个人数字助理(PDA)、和照相机的便携式电子装置来实现。
处理器1320可以执行特定计算或任务。在一些示例性实施例中，处理器1320可以是微处理器或中央处理单元(CPU)。处理器1320可以经由诸如地址总线、控制总线、和数据总线的总线1360进行与RAM 1330、I/O装置1340、和存储器系统1310的通信。存储器系统1310和/或RAM 1330可以通过使用在图1到图18中的一个或多个中所示的示例性实施例来体现。
根据一些示例性实施例，处理器1320可连接到扩展总线，诸如外围部件互连(PCI)总线。
RAM 1330可存储用于计算系统1300的操作的数据。如上所述，根据一些示例性实施例的存储器装置可以被实现为RAM 1330。可替代地，诸如动态RAM(DRAM)、移动DRAM、静态RAM(SRAM)、PRAM、铁电RAM(FRAM)、MRAM等的其他存储器可以用作RAM 1330。
I/O装置1340可以包括诸如键盘、小键盘、或鼠标的输入装置，和诸如打印机或显示器的输出装置。电源1350可以提供计算系统1300的操作所需的工作电压。
虽然已经参考本发明的一些示例性实施例来具体示出和描述了本发明概念的示例性实施例，但是应该理解，可以在不脱离以下权利要求的精神和范围的情况下，对其在形式和细节上进行各种变化。

Claims (23)

1.一种操作电阻式存储器系统的方法，所述电阻式存储器系统包括垂直堆叠以形成存储器单元阵列的至少两个层，该至少两个层中的每个层包括多个平铺块，该多个平铺块至少包括第一平铺块和第二平铺块，该第一平铺块和该第二平铺块被安排使得所述至少两个层中的每个层的第一平铺块被连接到相同的第一写驱动器，并且使得所述至少两个层中的每个层的第二平铺块被连接到相同的第二写驱动器，所述方法包括：
接收第一数据和写请求，所述第一数据对应于第一地址；
通过将所述第一地址变换成第二地址来将n个子区域数据分配到多个层，所述n个子区域数据是从所述第一数据中产生的；以及
根据第二地址将所述n个子区域数据写入到所述至少两个层，使得该写入将所述n个子区域数据写入到所述至少两个层的不同层中的、被连接到第一写驱动器的第一平铺块以及被连接到第二写驱动器的第二平铺块中的不同平铺块，
其中，n是大于或者等于2的整数。
2.根据权利要求1所述的方法，进一步包括：
对所接收的第一数据执行组合操作；以及
基于组合操作的结果来生成n个子区域数据。
3.根据权利要求1所述的方法，其中
所述接收伴随一个写请求来接收多个区域数据，所述第一数据是所接收的多个区域数据中的一个，以及
所述写入由于将n个子区域数据分配到所述至少两个层而将区域数据中的每一个写入到所述至少两个层中。
4.根据权利要求1所述的方法，其中，所述第一数据是页数据，并且所述子区域数据是扇面数据。
5.根据权利要求1所述的方法，其中，所述第一数据是扇面数据，并且所述子区域数据是子扇面数据。
6.根据权利要求1所述的方法，其中，
所述第一数据的大小对应于数据的纠错单元，并且
所述写入包括向所述至少两个层分布和写入一个纠错单元。
7.根据权利要求1所述的方法，其中，所述电阻式存储器系统包括被配置为通过将第一地址变换为包括至少两个层的物理位置信息的第二地址，来执行层分配操作的存储器控制器。
8.根据权利要求1所述的方法，其中，
所述电阻式存储器系统包括电阻式存储器装置和存储器控制器，以及
所述分配使用存储器控制器来分配n个子区域数据。
9.根据权利要求8所述的方法，其中，
所述写入基于被包括在存储器控制器中的层分配信息来将n个子区域数据写入到至少两个层中。
10.根据权利要求8所述的方法，其中，
所述分配根据在存储器控制器中包括的层分配信息的变化来变化在其中写入n个子区域数据的所述至少两个层的位置。
11.根据权利要求1所述的方法，其中，
所述电阻式存储器系统包括电阻式存储器装置和存储器控制器，
所述分配使用电阻式存储器装置来分配n个子区域数据。
12.一种操作电阻式存储器系统的方法，所述电阻式存储器系统包括多个层，所述方法包括：
接收第一数据和写请求，所述第一数据对应于第一地址；
通过将第一地址变换成第二地址来将n个子区域数据分配到多个层，所述子区域数据从所述第一数据中产生；以及
根据第二地址将n个子区域数据写入到多个层的至少两个层，其中，n是大于或者等于2的整数，
其中，所述多个层被分类为多个平铺块，
所述电阻式存储器系统包括电阻式存储器装置，所述电阻式存储器装置包括分别对应于多个平铺块的多路复用器，以及
所述多路复用器被配置为根据第二地址将n个子区域数据提供到多个层中的相应层中。
13.根据权利要求12所述的方法，其中，所述写入将n个子区域数据写入到不同的平铺块。
14.根据权利要求12所述的方法，其中，所述写入将至少一个子区域数据分布到至少两个平铺块中。
15.根据权利要求12所述的方法，其中，所述写入将n个子区域数据的至少两个写入到相同平铺块的不同层中。
16.根据权利要求1或12所述的方法，其中，所述写入将n个子区域数据同时写入到所述至少两个层中。
17.根据权利要求1或12所述的方法，其中，所述第一地址对应于逻辑地址，并且所述方法进一步包括：
将第一地址变换为物理第一地址；以及
从物理第一地址中生成第二地址。
18.根据权利要求1或12所述的方法，进一步包括：
接收用于读取第一数据的读请求；以及
响应于读请求，从所述至少两个层中同时读取n个子区域数据。
19.一种控制存储器装置的方法，该存储器装置包括垂直堆叠以形成存储器单元阵列的至少两个层，所述方法包括：
将与区域相关联的写数据分割为n个子区域数据；
将与所述写数据相关联的逻辑地址转换为所述存储器装置的物理第一地址；
由物理第一地址生成第二地址，该第二地址指示要存储n个子区域数据的物理位置；
基于所述第二地址将所述n个子区域数据分配到与存储器装置相关联的所述存储器单元阵列的所述至少两个层；以及
基于所述第二地址将n个子区域数据写入到所述至少两个层，
其中，n是大于或者等于2的整数。
20.根据权利要求19所述的方法，其中，所述分配包括：
使用指示在所述物理第一地址与所述第二地址之间的关系的映射表来生成层选择信息；以及
将所述层选择信息发送到与存储器装置相关联的多路复用器，其中，所述层选择信息指令多路复用器来将n个子区域数据分配到所述至少两个层中。
21.根据权利要求20所述的方法，其中，
所述至少两个层的每个具有与其相关联的多个平铺块，
所述多路复用器分别对应于多个平铺块，并且
所述多路复用器被配置为根据第二地址来将n个子区域数据提供到所述至少两个层的相应层中。
22.根据权利要求19所述的方法，其中，所述分割包括：
将纠错码(ECC)应用到所述写数据，以产生区域数据，所述写数据包括区域数据和奇偶校验数据；以及
将区域数据分割到n个子区域数据中，所述n个子区域数据的每个具有对应于纠错单元的大小。
23.根据权利要求19所述的方法，其中，所述分配将n个子区域数据分配到至少两个层，以使得比特误码率在n个子区域数据中均匀地分布。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11017838B2 (en) 2016-08-04 2021-05-25 Samsung Electronics Co., Ltd. Nonvolatile memory devices
KR102620562B1 (ko) 2016-08-04 2024-01-03 삼성전자주식회사 비휘발성 메모리 장치
US10318381B2 (en) 2017-03-29 2019-06-11 Micron Technology, Inc. Selective error rate information for multidimensional memory
US10223252B2 (en) * 2017-03-31 2019-03-05 Samsung Electronics Co., Ltd. Hybrid DRAM array including dissimilar memory cells
US10559356B2 (en) * 2017-06-14 2020-02-11 Nxp Usa, Inc. Memory circuit having concurrent writes and method therefor
US11188251B2 (en) * 2017-12-19 2021-11-30 Western Digital Technologies, Inc. Partitioned non-volatile memory express protocol for controller memory buffer
KR20190105869A (ko) * 2018-03-06 2019-09-18 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
KR102483922B1 (ko) * 2018-08-07 2023-01-02 삼성전자 주식회사 저항성 메모리 장치의 열화 감지 방법 및 시스템
KR102497214B1 (ko) * 2018-08-07 2023-02-07 삼성전자 주식회사 저항성 메모리 장치의 열화 보상 방법 및 시스템
KR20200066882A (ko) * 2018-12-03 2020-06-11 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
US11341046B2 (en) * 2019-08-05 2022-05-24 Micron Technology, Inc. Layer interleaving in multi-layered memory
KR20210100404A (ko) 2020-02-06 2021-08-17 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 프로그램 방법
US11790970B2 (en) 2020-07-14 2023-10-17 Micron Technology, Inc. 3D quilt memory array for FeRAM and DRAM
CN112230855A (zh) * 2020-10-20 2021-01-15 英韧科技(上海)有限公司 固态硬盘及其读写方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101641747A (zh) * 2008-01-28 2010-02-03 株式会社东芝 半导体存储器装置
US8427930B1 (en) * 2011-12-09 2013-04-23 Kabushiki Kaisha Toshiba Memory device
CN103295627A (zh) * 2013-04-23 2013-09-11 华为技术有限公司 相变存储器、数据并行写入方法及数据读取方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2003230126A1 (en) 2002-05-22 2003-12-02 Koninklijke Philips Electronics N.V. Magnetoresistive memory cell array and mram memory comprising such array
US7889571B2 (en) 2008-01-09 2011-02-15 Unity Semiconductor Corporation Buffering systems methods for accessing multiple layers of memory in integrated circuits
US7830699B2 (en) 2006-04-12 2010-11-09 Samsung Electronics Co., Ltd. Resistance variable memory device reducing word line voltage
KR20080080882A (ko) * 2007-03-02 2008-09-05 삼성전자주식회사 Ｅｃｃ용 레이어를 구비하는 다층 구조 반도체 메모리 장치및 이를 이용하는 에러 검출 및 정정 방법
JP5063337B2 (ja) 2007-12-27 2012-10-31 株式会社日立製作所 半導体装置
JP5268481B2 (ja) 2008-07-31 2013-08-21 株式会社東芝 不揮発性半導体記憶装置
JP5178448B2 (ja) 2008-10-17 2013-04-10 株式会社東芝 不揮発性半導体記憶装置
US20100162065A1 (en) 2008-12-19 2010-06-24 Unity Semiconductor Corporation Protecting integrity of data in multi-layered memory with data redundancy
JP2010225741A (ja) 2009-03-23 2010-10-07 Toshiba Corp 不揮発性半導体記憶装置
JP5426438B2 (ja) * 2009-04-30 2014-02-26 株式会社東芝 不揮発性半導体記憶装置
US8327225B2 (en) * 2010-01-04 2012-12-04 Micron Technology, Inc. Error correction in a stacked memory
KR20110105257A (ko) 2010-03-18 2011-09-26 삼성전자주식회사 적층 구조를 갖는 반도체 메모리 장치 및 에러 정정 방법
TW201207852A (en) 2010-04-05 2012-02-16 Mosaid Technologies Inc Semiconductor memory device having a three-dimensional structure
KR20110128047A (ko) * 2010-05-20 2011-11-28 삼성전자주식회사 3차원 적층 구조를 갖는 반도체 장치 및 데이터 디스큐잉 방법
KR101772117B1 (ko) 2010-09-03 2017-08-28 삼성전자 주식회사 저항 스위치 기반의 로직 회로를 갖는 적층 구조의 반도체 메모리 장치 및 그 제조방법
JP2012069217A (ja) 2010-09-24 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
US8645637B2 (en) 2010-11-16 2014-02-04 Micron Technology, Inc. Interruption of write memory operations to provide faster read access in a serial interface memory
KR101854243B1 (ko) * 2011-05-16 2018-05-03 삼성전자주식회사 적층 메모리 장치, 및 이를 포함하는 메모리 시스템
KR101912223B1 (ko) 2011-08-16 2019-01-04 삼성전자주식회사 적층 자기 램 장치 및 이를 포함하는 메모리 시스템
US9235528B2 (en) 2012-12-21 2016-01-12 Advanced Micro Devices, Inc. Write endurance management techniques in the logic layer of a stacked memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101641747A (zh) * 2008-01-28 2010-02-03 株式会社东芝 半导体存储器装置
US8427930B1 (en) * 2011-12-09 2013-04-23 Kabushiki Kaisha Toshiba Memory device
CN103295627A (zh) * 2013-04-23 2013-09-11 华为技术有限公司 相变存储器、数据并行写入方法及数据读取方法

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