KR20080024992A - 션트된 메모리 셀들을 갖는 저항성 메모리 - Google Patents

션트된 메모리 셀들을 갖는 저항성 메모리 Download PDF

Info

Publication number
KR20080024992A
KR20080024992A KR1020070092518A KR20070092518A KR20080024992A KR 20080024992 A KR20080024992 A KR 20080024992A KR 1020070092518 A KR1020070092518 A KR 1020070092518A KR 20070092518 A KR20070092518 A KR 20070092518A KR 20080024992 A KR20080024992 A KR 20080024992A
Authority
KR
South Korea
Prior art keywords
memory cell
bit line
current
phase change
resistor
Prior art date
Application number
KR1020070092518A
Other languages
English (en)
Inventor
토마스 하프
토마스 니르쉴
얀 보리스 필립
Original Assignee
키몬다 노스 아메리카 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 키몬다 노스 아메리카 코포레이션 filed Critical 키몬다 노스 아메리카 코포레이션
Publication of KR20080024992A publication Critical patent/KR20080024992A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

메모리는 비트 라인, 상기 비트 라인에 커플링된 복수의 저항성 메모리 셀들 및 저항기를 포함한다. 상기 저항기는 판독 동작 시 선택된 메모리 셀에 대해 전류 분배기를 형성하기 위해 상기 비트 라인에 커플링된다.

Description

션트된 메모리 셀들을 갖는 저항성 메모리{RESISTIVE MEMORY HAVING SHUNTED MEMORY CELLS}
본 발명은 션트된 메모리 셀들을 갖는 저항성 메모리, 저항성 메모리 셀의 상태를 감지하는 방법, 및 메모리를 동작시키는 방법에 관한 것이다.
메모리의 일 형태는 저항성 메모리이다. 저항성 메모리는 1 이상의 데이터 비트를 저장하기 위해 메모리 요소의 저항값을 이용한다. 예를 들어, 높은 저항값을 갖도록 프로그램된 메모리 요소는 로직(logic) "1" 데이터 비트 값을 나타낼 수 있으며, 낮은 저항값을 갖도록 프로그램된 메모리 요소는 로직 "0" 데이터 비트 값을 나타낼 수 있다. 메모리 요소의 저항값은 메모리 요소에 전압 펄스 또는 전류 펄스를 인가함으로써 전기적으로 스위칭된다. 저항성 메모리의 일 형태는 상 변화 메모리이다. 상 변화 메모리는 저항성 메모리 요소용 상 변화 물질을 이용한다.
상 변화 메모리들은 2 이상의 상이한 상태를 나타내는 상 변화 물질에 기초한다. 상 변화 물질은 데이터 비트들을 저장하기 위해 메모리 셀들에 사용될 수 있다. 상 변화 물질의 상태들은 비정질(amorphous) 및 결정질(crystalline) 상태들이라고도 언급될 수 있다. 일반적으로는 비정질 상태가 결정질 상태보다 더 높은 저 항률(resistivity)을 나타내기 때문에, 상기의 상태들은 구별될 수 있다. 일반적으로, 비정질 상태는 더 무질서한(disordered) 원자 구조를 수반하는 한편, 결정질 상태는 더 질서있는 격자(ordered lattice)를 수반한다. 몇몇 상 변화 물질들은 1 이상의 결정질 상태, 예를 들어 면심입방(face-centered cubic: FCC) 상태 및 육방밀집(hexagonal closest packing: HCP) 상태를 나타낸다. 이들 두 결정질 상태는 상이한 저항률을 가지며, 데이터 비트들을 저장하는데 사용될 수 있다. 다음의 설명에서, 비정질 상태는 일반적으로 더 높은 저항률을 갖는 상태를 언급하고, 결정질 상태는 일반적으로 더 낮은 저항률을 갖는 상태를 언급한다.
상 변화 물질의 상 변화는 가역적으로(reversibly) 유도될 수 있다. 이러한 방식으로 메모리는 온도 변화들에 응답하여 비정질 상태로부터 결정질 상태로, 또한 결정질 상태로부터 비정질 상태로 변화될 수 있다. 상 변화 물질에 대한 온도 변화들은 상 변화 물질을 통해 전류를 구동시키거나, 상 변화 물질에 인접한 저항성 히터를 통해 전류를 구동시킴으로써 달성될 수 있다. 이들 두 방법을 이용하면, 상 변화 물질의 제어가능한 가열은 상 변화 물질 내에서의 제어가능한 상 변화를 유도한다.
상 변화 물질로 만들어진 복수의 메모리 셀을 갖는 메모리 어레이를 포함하는 상 변화 메모리는 상 변화 물질의 메모리 상태들을 이용하여 데이터를 저장하도록 프로그램될 수 있다. 이러한 상 변화 메모리 디바이스에서 데이터를 판독하고 기록하는 한가지 방법은 상 변화 물질에 인가되는 전류 및/또는 전압 펄스를 제어하는 것이다. 전류 및/또는 전압의 레벨은 일반적으로 각각의 메모리 셀 내의 상 변화 물질 내에 유도된 온도에 대응한다.
더 조밀한 상 변화 메모리들을 달성하기 위하여, 상 변화 메모리 셀은 다수의 데이터 비트를 저장할 수 있다. 상 변화 메모리 셀 내의 멀티-비트(multi-bit) 저장은 중간 저항 값들 또는 상태들을 갖는 상 변화 물질을 프로그램함으로써 달성될 수 있다. 상 변화 메모리 셀이 3 개의 상이한 저항 레벨들 중 하나로 프로그램된 경우, 셀당 1.5 개의 데이터 비트가 저장될 수 있다. 상 변화 메모리 셀이 4 개의 상이한 저항 레벨들 중 하나로 프로그램된 경우, 셀당 2 개의 데이터 비트가 저장될 수 있으며, 계속 이러한 규칙을 따라 데이터 비트가 저장될 수 있다.
통상적으로, 결정질 상태와 비정질 상태에서 상 변화 메모리 셀의 저항값들의 넓은 분포가 존재한다. 상 변화 메모리 셀의 값을 판독하는 시간은 상 변화 물질의 비정질 상태의 높은 저항으로 인해 상당히 길 수 있다. 이 상당히 긴 판독 시간은 전체 메모리 동작을 느리게 한다.
이들 및 다른 이유들로, 본 발명에 대한 필요성이 존재한다.
본 발명의 일 실시예는 메모리를 제공한다. 상기 메모리는 비트 라인, 상기 비트 라인에 커플링된 복수의 저항성 메모리 셀들 및 저항기를 포함한다. 상기 저항기는 판독 동작 시 선택된 메모리 셀에 대해 전류 분배기를 형성하기 위해 상기 비트 라인에 커플링된다.
다음의 상세한 설명에서는 본 명세서의 일부분을 형성하며, 본 발명이 실행될 수 있는 특정 실시예들이 예시의 방식으로 도시된 첨부한 도면들을 참조한다. 이와 관련하여, "최상부(top)", "저부(bottom)", "전방(front)", "후방(back)", "선두(leading)", "후미(trailing)" 등과 같은 지향성 용어는 설명되는 도면(들)의 방위를 참조하여 사용된다. 본 발명의 실시예들의 구성요소들은 다수의 상이한 방위들로 위치될 수 있으므로, 상기 지향성 용어는 예시의 목적으로 사용되며 제한하려는 것이 아니다. 다른 실시예들이 사용될 수 있으며, 본 발명의 범위를 벗어나지 않고 구조적 또는 논리적 변형들이 행해질 수 있음을 이해하여야 한다. 그러므로, 다음의 상세한 설명은 제한하려는 취지가 아니며, 본 발명의 범위는 첨부된 청구항들에 의해 한정된다.
도 1은 메모리 디바이스(100)의 일 실시예를 예시하는 도면이다. 메모리 디바이스(100)는 상 변화 메모리 셀들의 어레이(101), 복수의 션트 저항기들(shunt resistor: 116a 및 116b)(집합적으로 션트 저항기들(116)이라고 함) 및 감지 회로(118)를 포함한다. 메모리 어레이(101)는 복수의 상 변화 메모리 셀들(104a 내지 104d)(집합적으로 상 변화 메모리 셀들(104)이라고 함), 복수의 비트 라인들(BL)(112a 및 112b)(집합적으로 비트 라인들(112)이라고 함) 및 복수의 워드 라인들(WL)(110a 및 110b)(집합적으로 워드 라인들(110)이라고 함)을 포함한다.
상 변화 메모리 셀들(104)은 션트 저항기들(116)에 의해 션트된다. 상 변화 메모리 셀(104)의 판독 동작 동안에, 메모리 셀이 결정질 상태에 있는 경우, 션트 저항기를 통하는 것보다 메모리 셀을 통해 더 많은 전류가 흐른다. 메모리 셀이 비정질 상태에 있는 경우, 메모리 셀을 통하는 것보다 션트 저항기를 통해 더 많은 전류가 흐른다. 감지 회로(118)는 션트 저항기를 통하는 전류에 기초하여 메모리 셀의 상태를 감지한다. 이러한 방식으로, 감지 회로(118)가 메모리 셀(104)의 상태를 감지하는데 소요되는 시간은 션트 저항기들(116)을 포함하지 않는 메모리 어레이에 비해 단축된다.
본 명세서에서 사용되는 바와 같은 "전기적으로 커플링된"이라는 용어는 요소들이 서로 직접적으로 커플링되어야만 한다는 것을 의미하는 것은 아니며, "전기적으로 커플링된" 요소들 사이에 개재 요소들이 제공될 수 있다.
각각의 상 변화 메모리 셀(104)은 워드 라인(110), 비트 라인(112) 및 공통(common) 또는 접지(114)에 전기적으로 커플링된다. 예를 들어, 상 변화 메모리 셀(104a)은 비트 라인(112a), 워드 라인(110a) 및 공통 또는 접지(114)에 전기적으로 커플링되고, 상 변화 메모리 셀(104b)은 비트 라인(112a), 워드 라인(110b) 및 공통 또는 접지(114)에 전기적으로 커플링된다. 상 변화 메모리 셀(104c)은 비트 라인(112b), 워드 라인(110a) 및 공통 또는 접지(114)에 전기적으로 커플링되며, 상 변화 메모리 셀(104d)은 비트 라인(112b), 워드 라인(110b) 및 공통 또는 접지(114)에 전기적으로 커플링된다. 각각의 비트 라인(112)은 션트 저항기(116) 및 감지 회로(118)에 전기적으로 커플링된다. 또한, 각각의 션트 저항기(116)는 공통 또는 접지(114)에 전기적으로 커플링된다.
각각의 상 변화 메모리 셀(104)은 상 변화 요소(106) 및 트랜지스터(108)를 포함한다. 예시된 실시예에서 트랜지스터(108)는 전계 효과 트랜지스터(FET)이며, 다른 실시예들에서 트랜지스터(108)는 바이폴라 트랜지스터 또는 3D 트랜지스터 구조체와 같은 다른 적합한 디바이스들일 수 있다. 다른 실시예들에서는 트랜지스터(108) 대신에 다이오드-형 구조체가 사용될 수 있다. 상 변화 메모리 셀(104a)은 상 변화 요소(106a) 및 트랜지스터(108a)를 포함한다. 상 변화 요소(106a)의 한쪽은 비트 라인(112a)에 전기적으로 커플링되고, 상 변화 요소(106a)의 다른 한쪽은 트랜지스터(108a)의 소스-드레인 경로의 한쪽에 전기적으로 커플링된다. 트랜지스터(108a)의 소스-드레인 경로의 다른 한쪽은 공통 또는 접지(114)에 전기적으로 커플링된다. 트랜지스터(108a)의 게이트는 워드 라인(110a)에 전기적으로 커플링된다.
상 변화 메모리 셀(104b)은 상 변화 요소(106b) 및 트랜지스터(108b)를 포함한다. 상 변화 요소(106b)의 한쪽은 비트 라인(112a)에 전기적으로 커플링되고, 상 변화 요소(106b)의 다른 한쪽은 트랜지스터(108b)의 소스-드레인 경로의 한쪽에 전기적으로 커플링된다. 트랜지스터(108b)의 소스-드레인 경로의 다른 한쪽은 공통 또는 접지(114)에 전기적으로 커플링된다. 트랜지스터(108b)의 게이트는 워드 라 인(110b)에 전기적으로 커플링된다.
상 변화 메모리 셀(104c)은 상 변화 요소(106c) 및 트랜지스터(108c)를 포함한다. 상 변화 요소(106c)의 한쪽은 비트 라인(112b)에 전기적으로 커플링되고, 상 변화 요소(106c)의 다른 한쪽은 트랜지스터(108c)의 소스-드레인 경로의 한쪽에 전기적으로 커플링된다. 트랜지스터(108c)의 소스-드레인 경로의 다른 한쪽은 공통 또는 접지(114)에 전기적으로 커플링된다. 트랜지스터(108c)의 게이트는 워드 라인(110a)에 전기적으로 커플링된다.
상 변화 메모리 셀(104d)은 상 변화 요소(106d) 및 트랜지스터(108d)를 포함한다. 상 변화 요소(106d)의 한쪽은 비트 라인(112b)에 전기적으로 커플링되고, 상 변화 요소(106d)의 다른 한쪽은 트랜지스터(108d)의 소스-드레인 경로의 한쪽에 전기적으로 커플링된다. 트랜지스터(108d)의 소스-드레인 경로의 다른 한쪽은 공통 또는 접지(114)에 전기적으로 커플링된다. 트랜지스터(108d)의 게이트는 워드 라인(110b)에 전기적으로 커플링된다.
또 다른 실시예에서, 각각의 상 변화 요소(106)는 공통 또는 접지(114)에 전기적으로 커플링되고, 각각의 트랜지스터(108)는 비트 라인(112)에 전기적으로 커플링된다. 예를 들어, 상 변화 메모리 셀(104a)의 경우, 상 변화 요소(106a)의 한쪽은 공통 또는 접지(114)에 전기적으로 커플링된다. 상 변화 요소(106a)의 다른 한쪽은 트랜지스터(108a)의 소스-드레인 경로의 한쪽에 전기적으로 커플링된다. 트랜지스터(108a)의 소스-드레인 경로의 다른 한쪽은 비트 라인(112a)에 전기적으로 커플링된다.
각각의 상 변화 요소(106)는 본 발명에 따른 다양한 물질들로 구성될 수 있는 상 변화 물질을 포함한다. 일반적으로, 이러한 물질로는 주기율표의 VI 족으로부터 1 이상의 원소들을 포함하는 칼코게나이드 합금(chalcogenide alloy)이 유용하다. 일 실시예에서, 상 변화 요소(106)의 상 변화 물질은 GeSbTe, SbTe, GeTe 또는 AgInSbTe와 같은 칼코게나이드 화합물 물질로 구성된다. 또 다른 실시예에서, 상 변화 물질은 GeSb, GaSb, InSb 또는 GeGaInSb와 같이 칼코겐이 없을 수 있다. 다른 실시예들에서, 상 변화 물질은 원소들 Ge, Sb, Te, Ga, As, In, Se 및 S 중 1 이상을 포함하는 여하한의 적합한 물질로 구성될 수 있다.
션트 저항기(116a)는 비트 라인(112a) 상에서 메모리 셀들(104a 내지 104d)로부터 전류를 션트시키고, 션트 저항기(116b)는 비트 라인(112b) 상에서 메모리 셀들(104a 내지 104d)로부터 전류를 션트시킨다. 또 다른 실시예에서, 저항기들(116a 및 116b)은 저항기들로서 기능하도록 구성된 활성 디바이스들이다. 선택된 메모리 셀(104)의 판독 동작 동안에, 메모리 셀이 더 낮은 저항 결정질 상태에 있는 경우, 션트 저항기(116)보다는 선택된 메모리 셀(104)을 통해 더 많은 전류가 흐른다. 하지만, 선택된 메모리 셀(104)이 더 높은 저항 비정질 상태에 있는 경우, 선택된 메모리 셀(104)을 통하는 것보다 션트 저항기(116)를 통해 더 많은 전류가 흐른다. 션트 저항기들(116)의 저항값은 결정질 상태의 더 낮은 저항과 비정질 상태의 더 높은 저장 사이에 존재하도록 설정된다.
감지 회로(118)는 션트 저항기들(116a 및 116b)을 통하는 전류에 기초하여 비트 라인들(112a 및 112b)을 통해 메모리 셀들(104a 내지 104d)의 상태들을 판독 한다. 일 실시예에서, 메모리 셀들(104a 내지 104d) 중 하나의 저항을 판독하기 위해, 감지 회로(118)는 메모리 셀들(104a 내지 104d) 중 하나를 통해 흐르고, 비트 라인들(112a 및 112b)을 통해 션트 저항기들(116a 및 116b) 중 하나를 통해 흐르는 전류를 제공하고, 감지 회로(118)는 션트 저항기들(116a 및 116b) 및 메모리 셀들(106a 및 106b) 중 그 하나에 걸친 전압을 판독한다. 결정질 상태에서 선택된 메모리 셀(104a 내지 104d)을 이용하여, 감지 회로(118)는 비정질 상태에서 선택된 메모리 셀을 이용하는 것보다 더 낮은 전압을 감지한다
상 변화 메모리 셀(104a)의 설정 동작 시, 설정 전류 또는 전압 펄스는 선택적으로 인에이블되며, 비트 라인(112a)을 통해 상 변화 요소(106a)로 보내짐에 따라, 선택된 워드 라인(110a)을 이용하여 상 변화 요소(106a)를 그 결정화 온도 이상으로(그러나 통상적으로는 용융 온도 이하로) 가열하여, 트랜지스터(108a)를 활성화한다. 이러한 방식으로, 상 변화 요소(106a)는 이러한 설정 동작 시 그 결정질 상태에 도달한다. 상 변화 메모리 셀(104a)의 재설정 동작 시, 재설정 전류 또는 전압 펄스는 선택적으로 인에이블되며, 비트 라인(112a)을 통해 상 변화 물질 요소(106a)로 보내진다. 재설정 전류 또는 전압은 상 변화 요소(106a)를 그 용융 온도 이상으로 신속히 가열시킨다. 전류 또는 전압 펄스가 턴 오프(turn off) 된 후, 상 변화 요소(106a)는 신속히 퀀칭 냉각(quench cool)되어 비정질 상태가 된다. 메모리 어레이(100) 내의 상 변화 메모리 셀들(104b 내지 104d) 및 여타의 상 변화 메모리 셀들(104)은 유사한 전류 또는 전압 펄스를 이용하여 상 변화 메모리 셀(104a)과 유사하게 설정 및 재설정된다.
도 2는 메모리 디바이스(100) 내의 단일 비트 라인(112a) 및 감지 증폭기(SA: 118a)의 일 실시예를 예시하는 도면이다. 각각의 상 변화 메모리 셀(104a 및 104b)의 제 1 측은 비트 라인(112a)을 통해 감지 증폭기(118a)의 제 1 입력 및 선택 스위치(SW: 124)의 제 1 측에 전기적으로 커플링된다. 선택 스위치(124)의 제 2 측은 션트 저항기(116a)의 제 1 측에 전기적으로 커플링된다. 각각의 상 변화 메모리 셀(104a 및 104b)의 제 2 측 및 션트 저항기(116a)의 제 2 측은 공통 또는 접지(114)에 전기적으로 커플링된다. 감지 증폭기(118a)의 제 2 입력은 기준(REF) 신호 경로(120) 상에서 REF 신호를 수신한다. 감지 증폭기(118a)의 출력은 출력(OUT) 신호 경로(122) 상에서 OUT 신호를 제공한다. 감지 증폭기(118a)는 감지 회로(118)의 일부분이다.
선택 스위치(124)는 전송 게이트, 트랜지스터 또는 다른 적절한 스위치이다. 스위치(124)가 턴 온(turn on) 됨에 따라, 션트 저항기(116a)에 비트 라인(112a)을 커플링하여, 비트 라인(112a)과 션트 저항기(116a) 사이로 신호들을 전달한다. 스위치(124)가 턴 오프 됨에 따라, 비트 라인(112a)과 션트 저항기(116a) 사이로 신호들이 전달되는 것을 차단한다. 일 실시예에서, 선택 스위치(124)는 감지 회로(118)의 일부분이다. 일 실시예에서, 비트 라인 퀀치 디바이스(bit line quench device)는 상기 퀀치 디바이스의 저항을 적절한 값으로 제어함으로써 션트 디바이스로서 기능한다.
감지 증폭기(118a)는 REF 신호 경로(120) 상의 REF 신호를 수신하고, 비트 라인(112a) 상의 신호를 수신하여, OUT 신호 경로(122) 상에 OUT 신호를 제공한다. REF 신호보다 더 큰 값을 갖는 비트 라인(112a) 상의 신호에 응답하여, 감지 증폭기(118a)는 OUT 신호 경로(122) 상에 로직 하이(logic high) OUT 신호를 출력한다. REF 신호보다 더 적은 값을 갖는 비트 라인(112a) 상의 신호에 응답하여, 감지 증폭기(118a)는 OUT 신호 경로(122) 상에 로직 로우(logic low) OUT 신호를 출력한다. 다른 실시예들에서는 OUT 신호 경로(122) 상의 OUT 신호의 로직 레벨들이 반전된다.
판독 동작 동안 스위치(124)가 턴 온 되면, 비트 라인(112a)에 전류가 인가되고, 메모리 셀(104a 및 104b)이 선택된다. 상기 전류는 선택된 메모리 셀 내의 상 변화 요소의 상태에 기초하여 선택된 메모리 셀과 션트 저항기(116a)에 분배된다. 감지 증폭기(118a)는 비트 라인(112a) 상의 신호와 REF 신호를 비교하여, 선택된 메모리 셀의 상태를 나타내는 OUT 신호를 제공한다. 일 실시예에서, 션트 저항기(116a)에 걸친 전압이 REF 신호 경로(120) 상의 전압보다 더 큰 경우, 감지 증폭기(118a)는 선택된 메모리 셀이 비정질 상태에 있다는 것을 나타내는 OUT 신호 경로(122) 상의 로직 하이 신호를 출력한다. REF 신호 경로(120) 상의 전압보다 낮은 션트 저항기(116a)에 걸친 전압에 응답하여, 감지 증폭기(118a)는 선택된 메모리 셀이 결정질 상태에 있다는 것을 나타내는 OUT 신호 경로(122) 상의 로직 로우 신호를 출력한다. 메모리 셀들(104a 및 104b)로부터 전류를 션트시킴으로써, 션트 저항기(116a)는 판독 동작들의 속도를 증가시킨다.
도 3은 SET 및 RESET 상태들에서의 메모리 셀들의 저항 분포들의 일 실시예를 예시하는 차트(200)이다. 차트(200)는 x-축(202) 상의 저항 및 y-축(204) 상의 셀들의 개수를 포함한다. SET 상 변화 메모리 셀들에 대한 저항 분포는 도면번호(206)에 예시되고, RESET 상 변화 메모리 셀들에 대한 저항 분포는 도면번호(208)에 예시된다. 감지 증폭기(118a)에 입력된 REF 신호 경로(120) 상의 REF 신호는 SET 저항 분포(206) 및 RESET 저항 분포(208) 사이의 도면번호(210)로 나타낸 저항을 나타내는 값에서 설정된다. 션트 저항기들(116a 및 116b)은 도면번호(210)에서의 REF 신호의 값보다 크고 RESET 저항 분포(208)의 가장 낮은 값보다 낮은 도면번호(212)로 나타낸 저항을 제공하도록 선택된다. 그러므로, 도면번호(212)에서 션트 저항기 값 이상의 상 변화 요소 저항 값들은 판독 동작들을 위해 사용되는 시간을 연장시키지 않는다.
본 발명의 실시예들은 션트 저항기들을 포함하는 상 변화 메모리 셀들의 어레이를 제공한다. 션트 저항기들은 감지 증폭기들의 입력들 또는 비트 라인에 집중된다. 그러므로, 메모리 셀들은 변화되지 않으며, 각각의 메모리 셀은 동일한 병렬 저항을 가짐에 따라 판독 동작을 단순화한다.
본 명세서에서는 특정 실시예들이 예시되고 서술되었으나, 당업자라면 본 발명의 범위를 벗어나지 않고 다양한 대안적인 및/또는 균등한 구현예들이 도시되고 설명된 상기 특정 실시예들을 대체할 수 있다는 것을 이해할 것이다. 본 출원서는 본 명세서에서 개시된 특정 실시예들의 어떠한 응용예 및 변형예들도 포괄하도록 의도된다. 그러므로, 본 발명은 오직 청구항과 그 균등론에 의해서만 제한되어야 한다.
첨부한 도면들은 본 발명의 더 많은 이해를 제공하기 위해 포함되며 본 명세서의 일부분에 통합되고 그 일부분을 구성한다. 본 도면들은 본 발명의 실시예들을 예시하며, 도면설명과 함께 본 발명의 원리들을 설명하는 역할을 한다. 본 발명의 다른 실시예들 및 본 발명의 의도된 다수의 장점들은 다음의 상세한 설명을 참조함으로써 더 쉽게 이해될 것이다. 본 도면들의 요소들은 서로에 대해 축척대로 되어 있지는 않다. 동일한 참조 부호는 대응하는 유사한 부분을 나타낸다.
도 1은 메모리 디바이스의 일 실시예를 예시하는 도면;
도 2는 메모리 디바이스 내의 단일 비트 라인 및 감지 증폭기의 일 실시예를 예시하는 도면; 및
도 3은 설정 상태 및 재설정 상태에서의 메모리 셀들의 저항 분포들의 일 실시예를 예시하는 차트이다.

Claims (23)

  1. 메모리에 있어서,
    비트 라인;
    상기 비트 라인에 커플링된 복수의 저항성 메모리 셀들; 및
    판독 동작 시 선택된 메모리 셀에 대해 전류 분배기를 형성하기 위해 상기 비트 라인에 커플링되는 저항기를 포함하는 것을 특징으로 하는 메모리.
  2. 제 1 항에 있어서,
    상기 저항성 메모리 셀들은 상 변화 메모리 셀들을 포함하는 것을 특징으로 하는 메모리.
  3. 제 2 항에 있어서,
    각각의 메모리 셀은 Ge, Sb, Te, Ga, As, In, Se 및 S 중 1 이상을 포함하는 것을 특징으로 하는 메모리.
  4. 제 1 항에 있어서,
    상기 비트 라인과 상기 저항기 사이에 커플링된 스위치를 더 포함하고, 상기 스위치는 상기 저항기와 상기 비트 라인을 선택적으로 전기적으로 커플링하는 것을 특징으로 하는 메모리.
  5. 제 1 항에 있어서,
    상기 저항기를 통하는 전류에 기초하여 상기 선택된 메모리 셀의 상태를 감지하도록 상기 비트 라인에 커플링된 감지 회로를 더 포함하는 것을 특징으로 하는메모리.
  6. 메모리에 있어서,
    복수의 저항성 메모리 셀들;
    선택된 메모리 셀에 대해 전류 분배기를 형성하는 상기 메모리 셀들과 병렬로 커플링된 저항기; 및
    상기 선택된 메모리 셀 및 상기 저항기를 통하는 분배된 전류 신호에 기초하여 상기 선택된 메모리 셀의 상태를 감지하는 감지 회로를 포함하는 것을 특징으로 하는 메모리.
  7. 제 6 항에 있어서,
    상기 메모리 셀들은 상 변화 메모리 셀들을 포함하는 것을 특징으로 하는 메모리.
  8. 제 6 항에 있어서,
    상기 복수의 메모리 셀들 및 상기 저항기에 커플링된 비트 라인을 더 포함하 는 것을 특징으로 하는 메모리.
  9. 제 6 항에 있어서,
    상기 감지 회로는 상기 선택된 메모리 셀의 상태를 감지하는 감지 증폭기를 포함하고, 상기 저항기는 상기 감지 증폭기의 입력에 커플링되는 것을 특징으로 하는 메모리.
  10. 제 6 항에 있어서,
    상기 저항기는 선형 저항기(linear resistor)를 포함하는 것을 특징으로 하는 메모리.
  11. 제 6 항에 있어서,
    상기 저항기는 저항기로서 기능하는 활성 디바이스를 포함하는 것을 특징으로 하는 메모리.
  12. 메모리에 있어서,
    비트 라인;
    상기 비트 라인에 커플링된 복수의 저항성 메모리 셀들; 및
    판독 동작 시 선택된 메모리 셀로부터 전류를 션트(shunt)시키는 수단을 포함하는 것을 특징으로 하는 메모리.
  13. 제 12 항에 있어서,
    상기 저항성 메모리 셀들은 상 변화 메모리 셀들을 포함하는 것을 특징으로 하는 메모리.
  14. 제 13 항에 있어서,
    각각의 메모리 셀은 Ge, Sb, Te, Ga, As, In, Se 및 S 중 1 이상을 포함하는 것을 특징으로 하는 메모리.
  15. 제 12 항에 있어서,
    상기 전류를 션트시키는 수단과 상기 비트 라인을 선택적으로 전기적으로 커플링하는 수단을 더 포함하는 것을 특징으로 하는 메모리.
  16. 제 12 항에 있어서,
    상기 션트된 전류에 기초하여 상기 선택된 메모리 셀의 상태를 감지하는 수단을 더 포함하는 것을 특징으로 하는 메모리.
  17. 저항성 메모리 셀의 상태를 감지하는 방법에 있어서,
    선택된 메모리 셀에 커플링된 비트 라인에 제 1 전류를 인가하는 단계;
    상기 비트 라인에 커플링된 저항기를 통해 상기 제 1 전류의 일부분을 션트 시키는 단계; 및
    상기 션트된 제 1 전류의 일부분에 기초하여 상기 선택된 메모리 셀의 상태를 감지하는 단계를 포함하는 것을 특징으로 하는 저항성 메모리 셀의 상태를 감지하는 방법.
  18. 제 17 항에 있어서,
    상기 저항성 메모리 셀의 상태를 감지하는 단계는 상 변화 메모리 셀의 상태를 감지하는 단계를 포함하는 것을 특징으로 하는 저항성 메모리 셀의 상태를 감지하는 방법.
  19. 제 18 항에 있어서,
    상기 메모리 셀의 상태를 감지하는 단계는 Ge, Sb, Te, Ga, As, In, Se 및 S 중 1 이상을 포함하는 메모리 셀의 상태를 감지하는 단계를 포함하는 것을 특징으로 하는 저항성 메모리 셀의 상태를 감지하는 방법.
  20. 제 17 항에 있어서,
    상기 비트 라인과 상기 저항기를 선택적으로 전기적으로 커플링하는 단계를 더 포함하는 것을 특징으로 하는 저항성 메모리 셀의 상태를 감지하는 방법.
  21. 메모리를 동작시키는 방법에 있어서,
    선택된 메모리 셀에 제 1 전류를 인가하는 단계;
    상기 선택된 메모리 셀의 상태를 나타내는 제 2 전류를 제공하기 위해 상기 제 1 전류를 분배하는 단계; 및
    상기 제 2 전류에 기초하여 상기 선택된 메모리 셀의 상태를 결정하는 단계를 포함하는 것을 특징으로 하는 메모리를 동작시키는 방법.
  22. 제 21 항에 있어서,
    상기 선택된 메모리 셀에 제 1 전류를 인가하는 단계는 선택된 상 변화 메모리 셀에 상기 제 1 전류를 인가하는 단계를 포함하는 것을 특징으로 하는 메모리를 동작시키는 방법.
  23. 제 21 항에 있어서,
    상기 제 1 전류를 분배하는 단계는 상기 제 1 전류를 상기 선택된 메모리 셀과 션트 저항기에 분배하는 단계를 포함하는 것을 특징으로 하는 메모리를 동작시키는 방법.
KR1020070092518A 2006-09-14 2007-09-12 션트된 메모리 셀들을 갖는 저항성 메모리 KR20080024992A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/521,527 2006-09-14
US11/521,527 US20080068878A1 (en) 2006-09-14 2006-09-14 Resistive memory having shunted memory cells

Publications (1)

Publication Number Publication Date
KR20080024992A true KR20080024992A (ko) 2008-03-19

Family

ID=38823560

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070092518A KR20080024992A (ko) 2006-09-14 2007-09-12 션트된 메모리 셀들을 갖는 저항성 메모리

Country Status (5)

Country Link
US (1) US20080068878A1 (ko)
EP (1) EP1901307A3 (ko)
JP (1) JP2008071480A (ko)
KR (1) KR20080024992A (ko)
CN (1) CN101145392A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101224259B1 (ko) * 2010-12-30 2013-01-21 한양대학교 산학협력단 고속 감지 증폭기 및 고속 감지 증폭기의 동작 방법

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7551476B2 (en) * 2006-10-02 2009-06-23 Qimonda North America Corp. Resistive memory having shunted memory cells
US20090122633A1 (en) * 2007-11-14 2009-05-14 Falk Roewer Integrated circuit with controlled power supply
CN103165179B (zh) * 2011-12-14 2015-12-16 北京时代全芯科技有限公司 一种用于相变存储器的快速数据读取电路
CN103594112B (zh) * 2013-10-31 2017-01-18 华为技术有限公司 一种相变存储器的写操作方法及设备
US9305647B2 (en) 2013-10-31 2016-04-05 Huawei Technologies Co., Ltd. Write operation method and device for phase change memory
GB2524534A (en) 2014-03-26 2015-09-30 Ibm Determining a cell state of a resistive memory cell
US11283015B2 (en) 2020-03-24 2022-03-22 International Business Machines Corporation Projected phase change memory devices

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4726290B2 (ja) * 2000-10-17 2011-07-20 ルネサスエレクトロニクス株式会社 半導体集積回路
JP4712204B2 (ja) * 2001-03-05 2011-06-29 ルネサスエレクトロニクス株式会社 記憶装置
US6700813B2 (en) * 2001-04-03 2004-03-02 Canon Kabushiki Kaisha Magnetic memory and driving method therefor
US7242019B2 (en) * 2002-12-13 2007-07-10 Intel Corporation Shunted phase change memory
JP4407828B2 (ja) * 2003-04-21 2010-02-03 日本電気株式会社 データの読み出し方法が改善された磁気ランダムアクセスメモリ
US6937507B2 (en) * 2003-12-05 2005-08-30 Silicon Storage Technology, Inc. Memory device and method of operating same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101224259B1 (ko) * 2010-12-30 2013-01-21 한양대학교 산학협력단 고속 감지 증폭기 및 고속 감지 증폭기의 동작 방법

Also Published As

Publication number Publication date
EP1901307A3 (en) 2008-10-15
CN101145392A (zh) 2008-03-19
US20080068878A1 (en) 2008-03-20
EP1901307A2 (en) 2008-03-19
JP2008071480A (ja) 2008-03-27

Similar Documents

Publication Publication Date Title
US7692949B2 (en) Multi-bit resistive memory
US7646632B2 (en) Integrated circuit for setting a memory cell based on a reset current distribution
US7457146B2 (en) Memory cell programmed using a temperature controlled set pulse
KR100851940B1 (ko) 저항성 메모리용 기록 회로
US7436695B2 (en) Resistive memory including bipolar transistor access devices
US7679980B2 (en) Resistive memory including selective refresh operation
EP2048668A1 (en) Integrated circuit including a memory having a data inversion circuit
KR101435128B1 (ko) 저항체를 이용한 비휘발성 메모리 장치
US7929336B2 (en) Integrated circuit including a memory element programmed using a seed pulse
US7652914B2 (en) Memory including two access devices per phase change element
US20090268513A1 (en) Memory device with different types of phase change memory
KR100714475B1 (ko) 상변화 메모리 장치
US20080316792A1 (en) Circuit for programming a memory element
KR20080024992A (ko) 션트된 메모리 셀들을 갖는 저항성 메모리
US20080137401A1 (en) Memory that limits power consumption
US7499344B2 (en) Integrated circuit memory having a read circuit
US7551476B2 (en) Resistive memory having shunted memory cells
KR20130107194A (ko) 이중 기입 드라이버를 가진 상 변화 메모리
US8385109B2 (en) Nonvolatile memory device and method for controlling the same
KR101416834B1 (ko) 저항체를 이용한 비휘발성 메모리 장치
KR101255324B1 (ko) 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
KR101245298B1 (ko) 저항체를 이용한 비휘발성 메모리 장치
US7889536B2 (en) Integrated circuit including quench devices
KR20100020265A (ko) 저항체를 이용한 비휘발성 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application