KR20150002949A - 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법 - Google Patents

저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법 Download PDF

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Abstract

저항체를 이용한 비휘발성 메모리 장치 및 그 제조 방법이 제공된다. 상기 비휘발성 메모리 장치는 버퍼 메모리; 상기 버퍼 메모리에 저장된 제1 데이터를 제1 리드하는 리드 회로; 상기 제1 리드 동작 중에, 상기 버퍼 메모리에 제2 데이터를 제1 라이트하라는 제1 내부 라이트 명령이 발생되어도, 상기 제1 리드 동작이 종료된 후에, 상기 제1 라이트 동작을 수행하는 라이트 회로를 포함한다.

Description

저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법{Nonvolatile memory device using variable resistive element and driving method thereof}
본 발명은 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법에 관한 것이다.
저항체(resistance material)를 이용한 비휘발성 메모리 장치에는 상변화 메모리 장치(PRAM: Phase change Random Access Memory or PCM: Phase Change Memory), 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등 있다. 동적 메모리 장치(DRAM: Dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM), 가변 저항체의 저항 변화(RRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.
여기서, 상변화 메모리 장치를 예를 들어 설명하면, 상변화 물질은 가열 후 냉각되면서 결정 상태 또는 비정질 상태로 변화되는데, 결정 상태의 상변화 물질은 저항이 낮고 비정질 상태의 상변화 물질은 저항이 높다. 따라서, 결정 상태는 셋(set) 데이터로 정의하고 비정질 상태는 리셋(reset) 데이터로 정의할 수 있다.
본 발명이 해결하려는 과제는, 리드 동작의 신뢰성이 향상된 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 리드 동작의 신뢰성이 향상된 비휘발성 메모리 장치의 구동 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 일 면(aspect)은 버퍼 메모리; 상기 버퍼 메모리에 저장된 제1 데이터를 제1 리드하는 리드 회로; 상기 제1 리드 동작 중에, 상기 버퍼 메모리에 제2 데이터를 제1 라이트하라는 제1 내부 라이트 명령이 발생되어도, 상기 제1 리드 동작이 종료된 후에, 상기 제1 라이트 동작을 수행하는 라이트 회로를 포함한다.
상기 제1 리드 동작의 시작 전이나, 상기 제1 리드 동작의 종료 후에, 상기 제1 내부 라이트 명령이 발생되는 경우, 상기 라이트 회로는 상기 제1 라이트 동작을 바로 진행하는 것을 더 포함할 수 있다.
상기 라이트 회로는 상기 버퍼 메모리에 제3 데이터를 제2 라이트하고, 상기 제2 라이트 동작 중에, 상기 버퍼 메모리에 저장된 제4 데이터를 제2 리드하라는 내부 리드 명령이 발생되는 경우, 상기 리드 회로는 상기 제2 리드 동작을 바로 진행하는 것을 더 포함할 수 있다.
상기 리드 회로는 상기 제1 리드 동작이 수행됨을 나타내는 리드 포인터를 제공하고, 상기 리드 포인터의 상태에 따라, 상기 제1 라이트 동작의 즉시 수행 여부가 결정될 수 있다.
상기 리드 회로는 상기 제1 리드 동작 시작시, 상기 제1 리드 동작의 시작을 나타내는 리드 스타트 포인터(read start pointer)를 인에이블하고, 상기 제1 리드 동작 종료시, 상기 제1 리드 동작의 종료를 나타내는 리드 엔드 포인터(read end pointer)를 디스에이블할 수 있다.
상기 리드 스타트 포인터, 상기 리드 엔드 포인터 및 상기 제1 내부 명령어를 제공받되, 상기 리드 스타트 포인터가 인에이블하고 상기 리드 엔드 포인터가 디스에이블하기 전에, 상기 제1 내부 라이트 명령이 입력되면, 상기 제1 내부 라이트 명령을 큐잉(queueing)시키는 RWW(Read While Write)제어부를 더 포함할 수 있다.
상기 버퍼 메모리는 상기 제1 데이터와, 상기 제1 데이터에 대응되는 제1 어드레스를 저장하되, 상기 제1 데이터는, 메모리 어레이의 상기 제1 어드레스에 대응되는 영역에도 저장될 수 있다.
상기 메모리 어레이는 저항체를 이용한 비휘발성 메모리 소자를 포함할 수 있다.
상기 버퍼 메모리는 FIFO(First In First Out) 버퍼일 수 있다.
상기 버퍼 메모리는 CAM(Content Addressable Memory)일 수 있다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 다른 면은 저항체를 이용한 다수의 비휘발성 메모리 소자를 포함하는 메모리 어레이; 상기 다수의 비휘발성 메모리 소자에 저장되는 데이터 및, 상기 데이터가 저장되는 상기 메모리 어레이 내의 어드레스를 저장하는 버퍼 메모리; 상기 메모리 어레이 및 상기 버퍼 메모리에 전기적으로 연결되고, 상기 버퍼 메모리로부터 데이터를 리드하는 중인지를 나타내는 리드 포인터를 제공하는 리드 회로; 및 상기 메모리 어레이 및 상기 버퍼 메모리에 전기적으로 연결되고, 상기 리드 포인터의 상태에 따라, 상기 버퍼 메모리에 데이터를 라이트하는 시점을 변경하는 라이트 회로를 포함할 수 있다.
상기 리드 포인터가 상기 리드하는 중임을 나타내면, 상기 라이트 회로는 상기 리드 동작이 종료될 때까지 기다린 후에, 라이트 동작을 수행할 수 있다.
상기 리드 포인터가 상기 리드를 하지 않음을 나타내면, 상기 라이트 회로는 바로 라이트 동작을 수행할 수 있다.
상기 버퍼 메모리는 FIFO(First In First Out) 버퍼일 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 구동 방법의 일 면은 RWW(Read While Write)를 지원하는 버퍼 메모리의 구동 방법에 있어서, 상기 버퍼 메모리에 저장된 제1 데이터를 제1 리드하고, 상기 제1 리드 동작 중에, 상기 버퍼 메모리에 제2 데이터를 제1 라이트하라는 제1 내부 라이트 명령이 발생되어도, 상기 제1 리드 동작이 종료된 후에, 상기 제1 라이트 동작을 수행하는 것을 포함할 수 있다.
상기 제1 리드 동작의 시작 전이나, 상기 제1 리드 동작의 종료 후에 상기 제1 내부 라이트 명령이 발생되는 경우, 상기 제1 라이트 동작을 바로 진행하는 것을 더 포함할 수 있다.
상기 버퍼 메모리에 제3 데이터를 제2 라이트하고, 상기 제2 라이트 동작 중에, 상기 버퍼 메모리에 저장된 제4 데이터를 제2 리드하라는 내부 리드 명령이 발생되는 경우, 상기 제2 리드 동작을 바로 진행하는 것을 더 포함할 수 있다.
상기 제1 리드 동작 시작시, 상기 제1 리드 동작의 시작을 나타내는 리드 스타트 포인터(read start pointer)가 인에이블되고, 상기 제1 리드 동작 종료시, 상기 제1 리드 동작의 종료를 나타내는 리드 엔드 포인터(read end pointer)가 디스에이블될 수 있다.
상기 버퍼 메모리는 상기 제1 데이터와, 상기 제1 데이터에 대응되는 제1 어드레스를 더 저장하고, 상기 제1 데이터는 메모리 어레이의 상기 제1 어드레스에 대응되는 영역에도 저장될 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 2 및 도 3은 도 1의 메모리 어레이를 설명하기 위한 도면이다.
도 4 및 도 5는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치에서 사용되는 비휘발성 메모리 셀의 저항 분포를 설명하기 위한 도면이다.
도 6 및 도 7은 도 1의 버퍼 메모리를 설명하기 위한 도면이다.
도 8은 도 1의 RWW 제어부를 설명하기 위한 도면이다.
도 9 내지 도 11은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 설명하기 위한 타이밍도이다.
도 12는 본 발명의 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 13은 도 12의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 14은 도 13을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 본 발명의 실시예들은 상변화 메모리 장치(PRAM: Phase change Random Access Memory)를 이용하여 설명할 것이다. 그러나, 본 발명은 저항성 메모리 장치(RRAM: Resistive RAM), 강유전체 메모리 장치(FRAM: Ferroelectric RAM)과 같이 저항체를 이용한 비휘발성 메모리 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
도 1은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 도 2 및 도 3은 도 1의 메모리 어레이를 설명하기 위한 도면이다. 도 4 및 도 5는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치에서 사용되는 비휘발성 메모리 셀의 저항 분포를 설명하기 위한 도면이다. 도 6 및 도 7은 도 1의 버퍼 메모리를 설명하기 위한 도면이다.
먼저 도 1을 참조하면, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치(1)는 메모리 어레이(190), 버퍼 메모리(300), 리드 회로(210), 라이트 회로(220), 커맨드 생성부(240), RWW 제어부(230) 등을 포함할 수 있다. 여기서, 비휘발성 메모리 장치(1)는 RWW 동작(Read While Write)을 지원한다. 리드 회로(210)는 메모리 어레이(190)와 버퍼 메모리(300)와 전기적으로 연결되고, 라이트 회로(220)는 메모리 어레이(190)와 버퍼 메모리(300)와 전기적으로 연결된다.
메모리 어레이(190)는 다수의 비휘발성 메모리 셀(도 2의 MC 참조)을 포함할 수 있다. 비휘발성 메모리 셀(MC)은 저항체를 이용하여 데이터를 라이트하거나 리드할 수 있다. 이러한 비휘발성 메모리 셀(MC)은 저장되는 데이터에 따라 저항이 달라지는 상변화 물질을 구비하는 가변 저항 소자(B)와, 가변 저항 소자(B)에 흐르는 전류를 제어하는 억세스 소자(A)를 포함할 수 있다. 여기서, 억세스 소자(A)는 가변 저항 소자(B)와 직렬로 커플링된 다이오드, 트랜지스터 등일 수 있다. 도면에서는 가변 저항 소자(B)로 다이오드를 도시하였다. 여기서, 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이 중에서 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 주로 이용할 수 있다.
한편, 비휘발성 메모리 셀(MC)이 RRAM인 경우에는, 가변 저항 소자는 예를 들어, NiO 또는 페로브스카이트(perovskite)를 포함할 수 있다. 페로브스카이트는 망가나이트(Pr0 .7Ca0 .3MnO3, Pr0 .5Ca0 .5MnO3, 기타 PCMO, LCMO 등), 타이터네이트(STO:Cr), 지르코네이트(SZO:Cr, Ca2Nb2O7:Cr, Ta2O5:Cr) 등의 조합물(composition)일 수 있다. 가변 저항 소자 내에는 필라멘트가 형성될 수 있고, 필라멘트는 저항성 메모리 셀을 관통하여 흐르는 셀 전류의 전류 경로(current path)가 된다.
또한, 버퍼 메모리(300)는 비휘발성 메모리 셀(MC)에 데이터를 라이트한 후에, 리드 동작을 보장하기 위해 사용된다. 즉, tWTRSC(from Write to Read Same Cell Access Time)을 보장하기 위해 사용된다.
여기서, 도 4 및 도 5를 이용하여 구체적으로 설명하면, 라이트 동작 직후의 비휘발성 메모리 셀(MC)의 저항과, 소정 시간이 경과한 후의 비휘발성 메모리 셀(MC)의 저항은 변경될 수 있다.
도 4에 도시된 것과 같이, 비휘발성 메모리 셀(MC)은 멀티비트 셀일 수 있다. 도 4에 도시된 저항 분포는, 라이트 동작 직후의 분포일 수 있다. 비휘발성 메모리 셀(MC)은 제1 데이터 내지 제4 데이터(S, R1, R2, R3) 중 어느 하나를 저장할 수 있다.
제1 데이터(S) 내지 제4 데이터(R3) 각각은 제1 내지 제4 저항 레벨(L1, L2, L3, L4)에 대응될 수 있다. 제1 내지 제4 저항 레벨(L1, L2, L3, L4) 순서로, 저항값이 증가할 수 있다. 예를 들어, 제1 저항 레벨(L1)는 RL1보다 작고, 제2 저항 레벨(L2)는 RH1보다 크고 RL2보다 작고, 제3 저항 레벨(L3)는 RH2보다 크고 RL3보다 작고, 제4 저항 레벨(L4)는 RH3보다 크다. 여기서, RL1, RL2, RL3, RH1, RH2, RH3은, 라이트 동작시 라이트가 정확하게 이루어졌는지 확인하는 베리파이 리드(verify read) 동작시 사용되는 기준값일 수 있다.
한편, 도 5에 도시된 저항 분포는, 라이트 동작 후 소정 시간이 경과한 후의 분포일 수 있다. 즉, 제1 데이터(S) 내지 제4 데이터(R3) 각각은 제1 내지 제4 저항 레벨(DL1, DL2, DL3, DL4)에 대응될 수 있다. 도 4에 도시된 제1 내지 제4 저항 레벨(L1, L2, L3, L4)에 비해서, 도 5에 도시된 제1 내지 제4 저항 레벨(DL1, DL2, DL3, DL4)의 폭이 넓어졌음을 알 수 있다.
RN1은 제1 저항 레벨(DL1)과 제2 저항 레벨(DL2) 사이에 위치하는 저항값이고, RN2는 제2 저항 레벨(DL2)과 제3 저항 레벨(DL3) 사이에 위치하는 저항값이고, RN3은 제3 저항 레벨(DL3)과 제4 저항 레벨(DL4) 사이에 위치하는 저항값이다. 여기서, RN1 내지 RN3은, 노말 리드(normal read) 동작시 사용되는 기준값일 수 있다. 예를 들어, RN1 보다 작은 저항값을 갖는 저항성 메모리 셀은, 제1 데이터(S)를 저장하는 것으로 볼 수 있다.
이와 같이, 비휘발성 메모리 셀(MC)에 데이터를 라이트된 후, 비휘발성 메모리 셀(MC)의 저항이 안정화될 때까지는 시간이 소요된다. 즉, 데이터를 라이트한 직후에, 동일한 비휘발성 메모리 셀(MC)을 리드하면, 리드 오류가 발생할 수 있다. 이러한 리드 오류를 방지하기 위해서, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치(1)는 버퍼 메모리(300)를 채택한다.
구체적으로, 라이트 회로(220)가 메모리 어레이(190) 내의, 제1 어드레스에 대응되는 영역(예를 들어, 제1 비휘발성 메모리 셀)에 제1 데이터를 라이트할 때, 라이트 회로(220)는 버퍼 메모리(300)에 제1 데이터와, 제1 데이터에 대응되는 제1 어드레스를 같이 라이트한다. 그 후, 제1 비휘발성 메모리 셀(MC)에 저장된 제1 데이터를 리드하려 할 때, 리드 회로(210)는 메모리 어레이(190)보다 버퍼 메모리(300)에 먼저 억세스한다. 버퍼 메모리(300) 내에 제1 어드레스가 저장되어 있으면, 리드 회로(210)는 버퍼 메모리(300) 내의, 제1 어드레스에 대응되는 제1 데이터를 리드한다.
정리하면, 리드 동작시, 리드하고자 하는 어드레스와, 버퍼 메모리(300) 내에 저장되어 있는 다수의 어드레스를 서로 비교한다. 비교 결과, 히트(hit)되는(또는 매칭(matching)되는) 어드레스가 발견되면, 버퍼 메모리(300)로부터 히트된 어드레스에 대응되는 데이터를 리드한다. 반대로, 히트되는 어드레스가 없으면, 메모리 어레이(190)로부터 데이터를 리드한다.
버퍼 메모리(300)는 데이터와 어드레스를 모두 저장할 수 있도록, 예를 들어, CAM(Content Addressable Memory)일 수 있다.
또한, 버퍼 메모리(300)는 tWTRSC를 보장할 수 있을 정도의 사이즈를 가질 수 있다.
도 6에 도시된 것과 같이, 버퍼 메모리(300)는 예를 들어, n개(단, n은 자연수)의 영역(S1~Sn)을 포함할 수 있다. 각 영역(S1~Sn)에는, 유효성 플래그(validity flag)(V1~Vn), 데이터(DATA1~DATAn), 데이터(DATA1~DATAn)에 대응되는 어드레스(ADDR1~ADDRn) (즉, 메모리 어레이(190) 내에 데이터(DATA1~DATAn)가 라이트되는 어드레스(ADDR1~ADDRn))가 저장된다. 여기서, 유효성 플래그(예를 들어, V1)는 대응되는 영역(예를 들어, S1) 내에 새로운 데이터(예를 들어, DATA1) 및 어드레스(예를 들어, ADDR1)가 저장되면, 인에이블된다.
또한, 버퍼 메모리(300)는 FIFO(First In First Out) 버퍼일 수 있다.
도 7에 도시된 것과 같이, 버퍼 메모리(300) 내의 모든 영역(S1~Sn)에 데이터/어드레스가 채워져 있는 경우를 고려하자. 예를 들어, 모든 영역(S1~Sn)은 S1영역에서 Sn영역 순서로 데이터/어드레스가 채워져 있다고 하면, 가장 먼저 채워진 영역(S1)에 n+1번째 데이터/어드레스가 라이트된다. 즉, S1영역에 저장되어 있었던 첫번째 데이터/어드레스가 지워진다.
한편, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치(1)가 RWW 동작을 지원하기 때문에, 버퍼 메모리(300)도 역시 RWW 동작을 수행할 수 있다. 즉, 버퍼 메모리(300)에 데이터를 라이트하는 동안에, 버퍼 메모리(300)로부터 데이터를 리드할 수도 있다.
그런데, 만약, 모든 영역(S1~Sn)에 S1영역에서 Sn영역 순서로 데이터/어드레스가 채워져 있고, 버퍼 메모리(300)의 S1영역에 저장된 데이터를 리드하고 있는 동안, 버퍼 메모리(300)에 데이터를 라이트하라는 내부 라이트 명령이 발생될 수 있다. 이 때, 내부 라이트 명령에 따라서, 라이트 동작을 수행하면, 버퍼 메모리(300)의 S1영역에 데이터가 라이트된다. 즉, S1 영역에 리드 동작을 수행하고 있던 도중에, S1 영역에 저장되는 데이터가 바뀌게 된다. 리드 동작의 신뢰성이 떨어지게 된다.
리드 동작의 신뢰성을 높이기 위해서, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치(1)에 따르면, 버퍼 메모리(300)로부터 데이터를 리드하는 동안에, 버퍼 메모리(300)에 데이터를 라이트하라는 내부 라이트 명령이 발생되어도, 리드 동작이 종료된 후에, 내부 라이트 명령에 따른 라이트 동작을 수행한다. 반면, 리드 동작의 시작 전이나 리드 동작의 종료 후에, 내부 라이트 명령이 발생되면, 상기 내부 라이트 명령에 응답하여 바로 라이트 동작을 수행할 수 있다.
반대로, 버퍼 메모리(300)에 라이트 동작을 수행하는 동안, 버퍼 메모리(300)에 데이터를 리드하라는 내부 리드 명령이 발생되어도, 리드 회로는 상기 내부 리드 명령에 대응되는 리드 동작을 바로 수행할 수 있다.
이러한 동작을 수행하기 위해서, 예를 들어, 리드 회로(210)는 리드 동작이 수행됨을 나타내는 리드 포인터를 제공하고, 리드 포인터의 상태에 따라 라이트 동작을 바로 수행할지 여부(즉, 라이트 동작을 지연할지 여부)가 결정될 수 있다.
커맨드 생성부(240)는 외부 라이트 명령을 제공받고, 대응되는 내부 라이트 명령을 생성한다. 예를 들어, 커맨드 생성부(240)는 연속적인 10회 라이트를 수행하라는 외부 라이트 명령을 제공받으면, 제1 내부 라이트 명령(INP1)을 10번 연속적으로 생성할 수 있다.
RWW 제어부(230)는 리드 포인터(OUTPS, OUTPE)와 제1 내부 라이트 명령(INP1)을 제공받는다. RWW 제어부(230)는 리드 포인터(OUTPS, OUTPE)의 상태에 따라 제1 내부 라이트 명령(INP1)을 큐잉(queueing)하거나, 바로 제2 내부 라이트 명령(INP2)을 라이트 회로(220)에 제공할 수 있다. 즉, 리드 포인터(OUTPS, OUTPE)가 리드 동작 수행중임을 나타내면, RWW 제어부(230)는 제1 내부 라이트 명령(INP1)을 큐잉하고, 리드 동작이 종료되면 제2 내부 라이트 명령(INP2)을 라이트 회로(220)에 제공한다. 또한, 리드 포인터(OUTPS, OUTPE)가 리드 동작을 수행하지 않음을 나타내면, RWW 제어부(230)는 바로 제2 내부 라이트 명령(INP2)을 생성한다. 이러한 예시적 동작에 대해서는, 도 8 내지 도 11을 이용하여 자세히 후술한다.
또한, 리드 포인터(OUTPS, OUTPE)는 예를 들어, 리드 동작의 시작을 나타내는 리드 스타트 포인터(read start pointer)(OUTPS)와, 리드 동작의 종료를 나타내는 리드 엔드 포인터(read end pointer)(OUTPE)를 포함할 수 있다. 여기서, 리드 포인터(OUTPS, OUTPE)의 종류로써, 리드 스타트 포인터(OUTPS), 리드 엔드 포인터(OUTPE)를 예로 들었으나, 이에 한정되지 않는다. 예를 들어, 리드 포인터(OUTPS, OUTPE)는 리드 구간 내내 하이 레벨을 유지하는 신호로 구현할 수도 있다.
리드 회로(210)는 리드 동작 시작시 리드 스타트 포인터(OUTPS)를 인에이블하고, 리드 동작 종료시 리드 동작의 종료를 나타내는 리드 엔드 포인터(OUTE)를 인에이블할 수 있다.
도 8은 도 1의 RWW 제어부를 설명하기 위한 도면이다.
도 8을 참조하면, RWW 제어부(230)는 다수의 인버터(INV1~INV3), 다수의 앤드 연산자(AND1~AND2), 다수의 펄스 발생기(P1, P2), 전달부(G1), 먹스(M1) 등을 포함할 수 있다.
리드 스타트 포인터(OUTPS)는 제1 인버터(INV1)에 입력되고, 리드 엔드 포인터(OUTPE)는 제2 인버터(INV2)에 입력된다.
제2 앤드 연산자(AND2)의 출력값과, 리드 스타트 포인터(OUTPS)의 반전값이 제1 앤드 연산자(AND1)로 입력된다.
제1 앤드 연산자(AND1)의 출력값과, 리드 엔드 포인터(OUTPE)의 반전값이 제2 앤드 연산자(AND2)로 입력된다.
제1 앤드 연산자(AND1)의 출력값은 제3 인버터(INV3)으로 입력되고, 제3 인버터(INV3)의 출력값이 제2 펄스 발생기(P2)로 입력된다. 제1 내부 라이트 명령(INP1)은 전달부(G1)와 제1 펄스 발생기(P1)로 입력된다.
먹스(M1)는 전달부(G1)의 출력에 따라, 제1 펄스 발생기(P1)의 출력을 제2 내부 라이트 명령(INP2)으로 제공하거나, 제2 펄스 발생기(P2)의 출력을 제2 내부 라이트 명령(INP2)으로 제공할 수 있다.
도 9 내지 도 11은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 설명하기 위한 타이밍도이다.
우선, 도 9를 참조하면, 시간(t1)에서 리드 스타트 포인터(OUTPS)가 인에이블되고, 시간(t2)에서 리드 엔드 포인터(OUTPE)가 디스에이블된다. 즉, 리드 동작이 수행되는 구간은, 리드 스타트 포인터(OUTPS)의 인에이블 시점과, 리드 엔드 포인터(OUTPE)의 디스에이블 시점 사이이다.
제1 내부 라이트 명령(INP1)이 시간(t1)과 시간(t2) 사이에 입력되고, 이러한 사이 구간은 리드 동작이 수행되는 구간이기 때문에, RWW 제어부(230)는 바로 제2 내부 라이트 명령(INP2)을 발생시키지 않는다. 리드 동작이 종료된 후에(즉, 리드 엔드 포인터(OUTPE)의 디스에이블 시점 이후에), RWW 제어부(230)는 제2 내부 라이트 명령(INP2)을 라이트 회로(220)에 제공한다.
도 10을 참조하면, 시간(t1) 이전에(즉, 리드 스타트 포인터(OUTPS)가 발생하기 이전에), 제1 내부 라이트 명령(INP1)이 발생한다. 리드 동작이 시작되기 전이기 때문에, RWW 제어부(230)는 제1 내부 라이트 명령(INP1)을 받고 바로 제2 내부 라이트 명령(INP2)을 라이트 회로(220)에 제공한다.
도 11을 참조하면, 시간(t2) 이후에(즉, 리드 엔드 포인터(OUTPE)가 발생된 후에), 제1 내부 라이트 명령(INP1)이 발생한다. 리드 동작이 종료된 후이기 때문에, RWW 제어부(230)는 제1 내부 라이트 명령(INP1)을 받고 바로 제2 내부 라이트 명령(INP2)을 라이트 회로(220)에 제공한다.
도 12는 본 발명의 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 12를 참조하면, 메모리 시스템(1000)은 비휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.
비휘발성 메모리 장치(1100)는 도 1 내지 도 11을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다.
컨트롤러(1200)는 호스트(Host) 및 비휘발성 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 비휘발성 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 비휘발성 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 비휘발성 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 더 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 비휘발성 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 비휘발성 메모리 장치(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공된다. 오류 정정 블록은 비휘발성 메모리 장치(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(10)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적으로, 비휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 비휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 13은 도 12의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 13을 참조하면, 메모리 시스템(2000)은 비휘발성 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 비휘발성 메모리 장치(2100)는 복수의 비휘발성 메모리 칩들을 포함한다. 복수의 비휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 비휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 예를 들어, 복수의 비휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.
각 비휘발성 메모리 칩은 도 1 내지 도 11을 참조하여 설명된 비휘발성 메모리 장치(100)와 마찬가지로 구성된다.
도 13에서, 하나의 채널에 복수의 비휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 비휘발성 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 14은 도 13을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 14를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 14에서, 비휘발성 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 비휘발성 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 비휘발성 메모리 장치 190: 메모리 어레이
210: 리드 회로 220: 라이트 회로
230: RWW 제어부 240: 커맨드 생성부
300: 버퍼 메모리

Claims (10)

  1. 버퍼 메모리;
    상기 버퍼 메모리에 저장된 제1 데이터를 제1 리드하는 리드 회로;
    상기 제1 리드 동작 중에, 상기 버퍼 메모리에 제2 데이터를 제1 라이트하라는 제1 내부 라이트 명령이 발생되어도, 상기 제1 리드 동작이 종료된 후에, 상기 제1 라이트 동작을 수행하는 라이트 회로를 포함하는 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 제1 리드 동작의 시작 전이나, 상기 제1 리드 동작의 종료 후에, 상기 제1 내부 라이트 명령이 발생되는 경우, 상기 라이트 회로는 상기 제1 라이트 동작을 바로 진행하는 것을 더 포함하는 비휘발성 메모리 장치.
  3. 제 1항에 있어서,
    상기 라이트 회로는 상기 버퍼 메모리에 제3 데이터를 제2 라이트하고,
    상기 제2 라이트 동작 중에, 상기 버퍼 메모리에 저장된 제4 데이터를 제2 리드하라는 내부 리드 명령이 발생되는 경우, 상기 리드 회로는 상기 제2 리드 동작을 바로 진행하는 것을 더 포함하는 비휘발성 메모리 장치.
  4. 제 1항에 있어서,
    상기 리드 회로는 상기 제1 리드 동작이 수행됨을 나타내는 리드 포인터를 제공하고,
    상기 리드 포인터의 상태에 따라, 상기 제1 라이트 동작의 즉시 수행 여부가 결정되는 비휘발성 메모리 장치.
  5. 제 1항에 있어서, 상기 리드 회로는
    상기 제1 리드 동작 시작시, 상기 제1 리드 동작의 시작을 나타내는 리드 스타트 포인터(read start pointer)를 인에이블하고,
    상기 제1 리드 동작 종료시, 상기 제1 리드 동작의 종료를 나타내는 리드 엔드 포인터(read end pointer)를 디스에이블하는 비휘발성 메모리 장치.
  6. 제 5항에 있어서,
    상기 리드 스타트 포인터, 상기 리드 엔드 포인터 및 상기 제1 내부 명령어를 제공받되, 상기 리드 스타트 포인터가 인에이블하고 상기 리드 엔드 포인터가 디스에이블하기 전에, 상기 제1 내부 라이트 명령이 입력되면, 상기 제1 내부 라이트 명령을 큐잉시키는 RWW(Read While Write)제어부를 더 포함하는 비휘발성 메모리 장치.
  7. 제 1항에 있어서,
    상기 버퍼 메모리는 상기 제1 데이터와, 상기 제1 데이터에 대응되는 제1 어드레스를 저장하되,
    상기 제1 데이터는, 메모리 어레이의 상기 제1 어드레스에 대응되는 영역에도 저장되는 비휘발성 메모리 장치.
  8. 제 1항에 있어서,
    상기 버퍼 메모리는 FIFO(First In First Out) 버퍼인 비휘발성 메모리 장치.
  9. 저항체를 이용한 다수의 비휘발성 메모리 소자를 포함하는 메모리 어레이;
    상기 다수의 비휘발성 메모리 소자에 저장되는 데이터 및, 상기 데이터가 저장되는 상기 메모리 어레이 내의 어드레스를 저장하는 버퍼 메모리;
    상기 메모리 어레이 및 상기 버퍼 메모리에 전기적으로 연결되고, 상기 버퍼 메모리로부터 데이터를 리드하는 중인지를 나타내는 리드 포인터를 제공하는 리드 회로; 및
    상기 메모리 어레이 및 상기 버퍼 메모리에 전기적으로 연결되고, 상기 리드 포인터의 상태에 따라, 상기 버퍼 메모리에 데이터를 라이트하는 시점을 변경하는 라이트 회로를 포함하는 비휘발성 메모리 장치.
  10. RWW(Read While Write)를 지원하는 버퍼 메모리의 구동 방법에 있어서,
    상기 버퍼 메모리에 저장된 제1 데이터를 제1 리드하고,
    상기 제1 리드 동작 중에, 상기 버퍼 메모리에 제2 데이터를 제1 라이트하라는 제1 내부 라이트 명령이 발생되어도, 상기 제1 리드 동작이 종료된 후에, 상기 제1 라이트 동작을 수행하는 것을 포함하는 비휘발성 메모리 장치의 구동 방법.
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