TWI255465B - Semiconductor memory device capable of adjusting impedance of data output driver - Google Patents

Description

1255465 九、發明說明： [發明所屬之技術領域】 本發明係關於一種半導體記億裝置。更詳而言之’本 發明係關於一種能調整一資料輸出驅動器阻抗之半導體記 憶裝置。 【先前技術】 動態隨機存取記憶體（DRAM)之操作速度日漸增加，令 一內步時脈訊號與一外部時脈訊號同步即爲改善該速度的 方法之一，以此種同步方式操作之DRAM稱爲同步動態隨 機存取記憶體（SDRAM)。 SDRAM於外部時脈訊號之上升緣期間進行一資料存取 動作；亦即，同步動態隨機存取記憶體可於一外部時脈訊 號週期間進行一次資料存取動作。 此種一外部時脈訊號週期間執行一次資料存取動作之

同步動態隨機存取記憶體稱爲單一資料速率（SDR) SDRAM 〇 然就用於高速系統中而言，SDR SDRAM仍有再做改善 的必要，雙資料速率（DDR)SDRAM便因此開發爲用，其於 外部時脈訊號之上升緣及下降緣期間各進行一資料存取動 作；亦即，DDR SDRAM於一外部時脈訊號週期間進行兩次 資料存取動作。 雙資料速率同步動態隨機存取記憶體有其升級版，稱 爲雙資料速率2(DDR2)SDRAM。 爲DDR2 SDRAM之操作速度，國際電子標準機構聯合 1255465 電子裝置工程協調會（Joint EUctron Device Engineering Council (]EDEC))已提出數種新槪念達成該目的，一種晶片 外驅動器（OCD)之校準控制即爲該等新槪念之一。 OCD校準控制之意爲調整資料輸出驅動器之阻抗以得 一最佳資料輸出驅動器阻抗，該最佳値可由測量一由外部 裝置流至資料輸出驅動器之電流而得，該外部裝置可爲一 晶片組等；或可由測量該晶片組及該資料輸出驅動器間之 電壓而得。 因此，如上述之目的，DDR2 SDRAM應具備調整資料 輸出驅動器阻抗之能力。 第1圖爲一晶片組及一傳統DDR SDRAM之資料介面 的方塊圖。 第1圖中的資料介面槪略顯示資料存取動作進行之方 式。 如圖所示，傳統DDR SDRAM自該晶片組接收複數個 命令訊號如反晶片選擇訊號/CS、一反寫入致動訊號/ WE、 一時脈訊號CLK及一反時脈訊號/CLK，並接收複數個位址 訊號A0至A1 5。此外，傳統DDR SDRAM亦經由資料複數 個輸出腳DQ0至DQ15接收或輸出資料。 傳統DDR SDRAM接收或輸出一資料選通（strobe)訊號 D Q S及其反相訊號，該反相訊號即通過一資料選通輸入腳 之反資料選通訊號/DQS，其中該資料選通訊號DQS在該資 料存取動作進行之時週期性地反覆改變其邏輯位準。傳統 DDR SDRAM並利用該資料選通訊號DQS對一輸入資料做 1255465 對準動作，並將既對準之資料送至其內部。 第2圖爲一執行一 JEDEC所提之〇cD校準控制動作 之操作序列的流程圖，其中操作序列所爲之每一步驟標以 步驟數字10至21。 該操作序列大致分作兩步驟，即一用以測量一資料輸 出驅動器之輸出阻抗的第一步驟、及一用以調整該輸出阻 抗之第二步驟。 資料輸出驅動器包含一上拉（pull-up)驅動器及一下拉 (pull-down)驅動器，並致動該等驅動器之一者而輸出一資 料。亦即，該資料輸出驅動器經由上拉該驅動器而輸出一 高邏輯準位資料，並經由該下拉驅動器而輸出一低邏輯準 位訊號。因此，輸出阻抗應以測量上拉驅動器或之輸出阻 抗或下拉驅動器之輸出阻抗的方式測量之。在一第一驅動 模式DRIVE 1時，上拉驅動器之輸出阻抗被加測量；在一 第二驅動模式DRIVE 0時，下拉驅動器之輸出阻抗被加測 量 ° 0CD校準控制動作之操作序列將配合第2圖說明如下 〇 在一延長模式暫存器組（EMRS)進入OCD校準控制動作 時’ EMRS將一驅動模式設定成第一驅動模式DRIVE1。接 著’所有資料輸出腳（DQ腳）之輸出及資料選通訊號DQS變 成高邏輯準位，而反資料選通訊號/DQS變成低邏輯準位， 如步驟1 0所示。 在第一驅動模式D RI v E 1中，資料輸出驅動器的輸出 1255465 1沮抗在上ί、/.驅動器_出該資料成一商邏輯孽位時被測Μ。 E MRS用以控制傳統DDR SDRAM之各項動作。 其後，晶片組測量上拉驅動器之輸出阻抗。若測得之 輸出阻抗爲一電流系統狀態之最佳値，那麼EMRS將驅動 模式設成第二驅動模式DRIVEO，如步驟1 6所示。若測得 之輸出阻抗不爲該電流系統狀態之最佳値，那麼E M R S進 入一調整模式’用以gjf整上拉驅動器之經測得輸出阻ί/L， 如步驟1 2所示。 在該調整模式中，上拉驅動器之輸出阻抗藉由對一猝 發（burst)碼解碼而調整上拉驅動器輸出阻抗而上升或下降 。此處，一猝發長度（BL)設定成4位元，而猝發碼則由該 晶片組輸出。 在該調整模式中，上拉驅動器之輸出阻抗利用改變上 拉驅動器中所有上拉MOS電晶體之導通者數目而受調整。 其後，EMRS自0 CD校準控制模式離開，如步驟14所 示。接著，EMRS將驅動模式設成第一驅動模式DRIVE 1， 用以再測量上拉驅動器之輸出阻抗，如步驟1 0所示。 若上拉驅動器之輸出阻抗不爲最佳値，則其以上述方 式加以調整。 若上拉驅動器之輸出阻抗爲最佳値，EMRS之輸出模式 改變成第二驅動模式DRIVEO，如步驟16所示。 在第二驅動模式DRIVEO中，資料輸出驅動器之輸出 阻抗在下拉驅動器輸出資料成一低邏輯準位時被測量。 其後，晶片組測量下拉驅動器之輸出阻抗。若經測得 1255465 之輸出阻抗爲目前系統狀態之最佳値’則EMRS離開OCD 校準控制操作模式，如步驟2 1所示。 另一方面，若經測得之輸出阻抗不爲目前糸統狀態Z 最佳値，那麼EMRS進入調整模式，以調整下拉驅動器之 經測得輸出阻抗’如步驟1 8所示。接著’步驟1 9，2 0，1 6及 1 7連續執行，至下拉驅動器之經測得輸出阻抗變成最佳値 止。

第3A圖爲一測量操作時序圖，即在OCD校準控制動 作執行時測量資料輸出驅動器之輸出阻抗所得之時序圖。 第3 B圖爲一 0 C D校準控制執行操作表，即在一 3位 元控制訊號輸入至位址腳A7、A8及A9後執行OCD校準 控制動作所得之操作表。 資料輸出驅動器之輸出阻抗的測量操作將配合第3 A圖 及第3 B圖詳細說明之。

首先，晶片組輸入該3位元控制訊號至傳統DDR SDRAM 中，以使EMRS之輸出模式成爲第一驅動模式DRIVE1或 第二驅動模式DRIVEO。 此處，該3位元控制訊號如上所述般輸入至A7至A9 位址腳，一依該3位元控制訊號所爲之0 C D之校準控制動 作之操作狀態示於該操作表中。 舉例而言，若3位元控制訊號輸入成00 1或0 1 0，那麼 EMRS之輸出模式分別變成第一驅動模式DRIVEi或第二驅 動模式DRIVEO。若3位元控制訊號輸入成100，那麼EMRS 之輸出模式分別變成調整模式。若3位元控制訊號輸入成 -10- 1255465 1 1 l ’那麼資料輸出驅動器之輸出阻抗維持在一預設阻抗値 〇 在第一驅動模式DRIVE1中，資料輸出驅動器經由上 拉驅動器輸出資料成一高邏輯準位，而該上拉驅動器之輸 出阻抗被測量。 在第二驅動模式DRIVEO中，資料輸出驅動器經由下拉 驅動器輸出資料成一低邏輯準位，而該下拉驅動器之輸出 阻抗被測量。 弟4 A圖爲執行0 C D校準控制模式時一* gjS整資料輸出 驅動器之輸出阻抗的操作時序圖。 第4B圖爲依猝發碼進行OCD校準控制動作時之操作 表。 資料輸出驅動器之輸出阻抗的調整動作將配合第4A圖 及第4 B圖詳加說明。 在EMRS輸出模式變爲調整模式後，晶片組經由 DQ 腳輸入4位元猝發碼至傳統DDR SDRAM中。 第4 B圖所示之操作表說明依4位元猝發碼所爲之調整 模式動作。 調整模式中動作係由控制資料輸出驅動器中Μ 0 S電晶 體之導通與關閉爲之。 舉例而言，若猝發碼輸入爲1 0 0 0，則下拉驅動器中導 通之Μ 0 S電晶體被關閉，若猝發碼輸入爲1 〇 〇 1，則上拉驅 動器中導通之MOS電晶體數目增一，而關閉之MOS電晶 體數則減一。 1255465 在調整模式完成後，0 C D校準控制動作即完成。 然而，傳統D D R S D R A Μ不包含一執行0 C D校準控制 動作之裝置。因此，一種得執行OCD校準控制模式之新裝 置有其提出之必要。 【發明內容】 因此，本發明之一目的即在提供一種具有調整一資料 輸出驅動器之輸出阻抗能力的半導體記憶裝置。

在本發明之一態樣中，提出者爲一種半導體記憶裝置 ，其包含一資料輸入/輸出墊、一資料輸入單元、一資料對 位單元、一資料輸出驅動器及一晶片外驅動器（〇 CD)控制單 兀，其中該資料輸入單元用以在一資料存取動作時緩衝並 閂鎖一經由該資料輸入/輸出墊輸入之資料訊號，或用以在 0CD校準控制動作時緩衝及閂鎖一經由該資料輸入/輸出墊 輸入之0CD控制碼訊號；該資料對位單元用以對位被該資 料輸入單兀問鎖之資料訊號，並在資料存取動作時將該經 對位資料訊號傳送至一記憶核心，或對位及輸出該在〇 C D 校準控制動作時經該資料輸入單元閂鎖之〇 C D控制碼訊號 ;該資料輸出驅動器用以輸出及驅動該自該記憶核心輸出 之資料訊號；該〇 c D控制單元用以解碼該自該資料對位單 元輸出之0 C D控制碼，藉以調整該資料輸出驅動器之一輸 出阻抗。 【實施方式】 以下將對本發明之同步記憶裝置加以詳細說明，請逕 行配合圖式之相關說明。 -12- 1255465 第5圖爲本發閘一同步半導體記憶裝置較佳實施例之 方塊圖 ° 如圖所示，同步半導體記憶裝置包含一資料輸入/輸出 墊（DQ墊）、一資料輸入單元3 0 0、一資料對位單元4〇〇、 一資料輸出驅動器2 0 0、一晶片外驅動器（Ο C D )控制單元i 〇 〇 及一記憶核心5 0 0。 資料輸入單元300緩衝及閂鎖一在同步記億裝置執行 一資料存取動作時經由DQ墊輸入之資料訊號，或緩衝及 閂鎖一在同步記憶裝置執行一 OCD校準控制動作時經由dQ 墊輸入之4位元〇CD控制碼訊號。 資料對位單元400接收經資料輸入單元3 0 0閂鎖之資 料訊號’以對資料訊號加以對位及將該經對位資料訊號在 資料存取動作中當作一正常資料訊號傳送至記憶核心5 00 ; 或接收該經資料輸入單元3 00閂鎖之4位元OCD控制碼訊 號’以對該4位元OCD控制碼訊號加以對位並輸出該經對 位之4位元0CD控制碼訊號至該ocd控制單元1〇〇。 此處所指正常資料訊號爲一 4位元訊號，且其每一位 兀在弟5圖中標成doO、dol、deO及del。 資料輸出驅動器20 0輸出並驅動記億核心5 00輸出之 資料訊號至D Q墊。 0 C D控制單元丨〇 〇對資料對位單元4 0 0輸出之4位元 0CD控制碼訊號，藉以調整該資料輸出驅動器2〇〇之輸出 阻抗。 資料輸入單元3 0 0包含一資料輸入緩衝器310及一資 1255465 料閂鎖單元320。 資料輸入驅動器3 1 0用以緩衝資料訊號或d Q塾輸出 ， 之4位兀0 C D控制碼訊號，資料問鎖單元3 2 〇則用以問鎖 資料訊號或爲資料輸入緩衝器3 1 0緩衝之4位元〇 c D控制 碼訊號。 第6圖所不爲第5圖中同步半導體記憶裝置之詳細方 塊圖。 如圖所示，資料對位單元400包含一正常資料對位單 元4 1 0及一 Ο C D控制碼對位單元4 2 0。 % 正常資料對位單元410自資料閂鎖單元3 20接收資料 訊號，以對資料訊號對位並輸出該經對位訊號至記億核心 5 0 0。Ο C D控制碼對位單元4 2 0自該資料閂鎖單元3 2 0接收 該4位元Ο C D控制碼訊號，以對該4位元〇 C D控制碼訊 號對位並輸出該經對位之4位元OCD控制碼訊號至該記憶 核心5 0 0。

OCD控制單元100包含一 OCD控制邏輯單元110及一 OCD控制碼訊號解碼器120。 〇 CD控制碼訊號解碼器120對資料對位單元400輸出 之4位元O C D控制碼訊號加以解碼，藉以產生一上拉增加 訊號pU_inC、一下拉增加訊號pd_inc、一上拉減少訊號 pu_dec及一下拉減少訊號pd__dec。此處，上拉增加訊號 pu」nc及下拉增加訊號pd_inc用以增加資料輸出驅動器200 之輸出阻抗，上拉減少訊號pu_dec及下拉減少訊號pd_dec 用以減少資料輸出驅動器2 00之輸出阻抗。 -14- 1255465 〇c D控制邏輯單元Η 〇包含一上拉〇 c D控制邏輯單元 U〇a及--下拉OCD控制邏輯單元H〇b。 在上拉增加訊號pu_inc及上拉減少訊號pu_dec產生後 ，上拉0 C D控制邏輯單元1 1 0 a產生一第一至一第八上拉 驅動器阻抗調整訊號drV70u至dirvl40u，藉以調整一上拉 驅動器2 1 0之輸出阻抗。 在下拉增加訊號pd_inc及下拉減少訊號pd_dec產生後 下拉OCD控制邏輯單元11 〇b產生一第一至一第八下拉驅 動器阻抗調整訊號drV70d至drV140d，藉以調整一下拉驅 動器220之輸出阻抗。 資料輸出驅動器2 0 0具有複數個Μ Ο S電晶體，並在第 一至第八上拉驅動器阻抗調整訊號drv70u至drvl40u及第 一至第八下拉驅動器阻抗調整訊號drv70d至drvl40d產生 後，控制複數個MOS電晶體中導通的MOS電晶體數目。 資料輸出驅動器200包含上拉驅動器210及下拉驅動 器 220。 上拉驅動器210用以經由DQ墊輸出高邏輯準位資料 訊號upl及up2，而下拉驅動器220用以經由DQ墊輸出低 邏輯準位資料訊號dill及dn2。 記憶核心5 0 0包含一寫入資料驅動器5 1 0、一感測放大 器單元5 2 0及一記憶核心陣列5 3 0。 寫入資料驅動器5 1 0接收該正常資料訊號並將之送至 感測放大器單元5 20。感測放大器單元5 20用以放大該正常 資料訊號，而經放大之正常資料訊號則存於記憶胞陣列5 2 0 1255465 之一經選定之記憶核心φ。 同步半導體記憶裝置更包含一延長模式暫存器組 (EMRS)解碼器7 0 0、一命令訊號解碼器800及一.位址閂鎖 單元9 0 0。 位址閂鎖單元9 00經由位址腳ADD<9:7>n鎖一3位元 控制碼，而EMRS解碼器700接收及解碼該3位元控制碼 ，用以控制資料輸出驅動器600、資料對位單元400及OCD 控制單元1 〇 〇。

命令訊號解碼器8 0 0接收複數個命令訊號，如一反列 位址選通訊號/RAS、一反行位址選通訊號/CAS、一寫入致 能訊號/ WE、一反晶片選擇訊號/CS及一時脈致能訊號CKE ，以控制該EMRS解碼器700。 第7圖爲第6圖中上拉OCD控制邏輯單元ii〇a之方 塊圖。

如圖所示，上拉OCD控制邏輯單元11 0a包含一第一 至一第四高起始暫存器111至114及一第一至一第四低起 始暫存器1 15至1 1 8，用以在上拉增加訊號Pu__inc及上拉 減少訊號pu_dec輸出第一至第八上拉驅動器阻抗調整訊號 drv70u至dr*V140u，藉以調整上拉驅動器210之輸出阻抗 在動作起始時，一 0 C D控制邏輯單元1 1 0 a控制受致 動之驅動器阻抗調整訊號drV_70u至drvl40u產生後，上 拉0 C D控制邏輯單元1 1 〇 a致動並輸出第一至第八上拉驅 動器阻抗調整訊號drv70u至drV140u中預定之上拉驅動器 -16- 1255465 阻抗調整訊號，如第一至第四上拉驅動器阻沆調整訊號 d r v 7 0 u至d I* v :1 0 0 u。之後，在上拉增加訊號p u __ ι II c及上拉 減少訊號pu__dec產生後，上拉OCD控制邏輯單元1 10a控 制第一至第八上拉驅動器阻抗調整訊號drv70u至drvl40u 中受致動之上拉驅動器阻抗調整訊號數。 一啓動訊號P w r u p用以當作該第一至第四高起始暫存 器111至114及第一至第四低起始暫存器115至118之一 致能訊號。

第一高起始暫存器η 1之輸出訊號當作上拉驅動器阻 抗調整訊號di:v7()u，或一電源供應電壓VDD輸出作爲第一 上拉驅動器阻抗調整訊號dr v 7 Ou，端視一第一切換器SW1 及一第二切換器SW2之狀態而定。 第一至第八上拉驅動器阻抗調整訊號dr v 7 Ou至dr vl 40 u 中至少第一上拉驅動器阻抗調整訊號drV70u應被致動，故 第二切換器SW2輸出電源電壓VDD至drv70u中，藉以經 常致動drv70u。

第8圖爲上拉OCD控制邏輯單元110a中第一至第四 高起始暫存器之一者的電路示意圖。 同時，上拉0CD控制邏輯單元1 10a之一結構同於下 拉〇 C D控制邏輯1 1 〇 b者，故後者1 1 0 b之結構省略未顯示 如圖所示，第三高起始暫存器1 1 3包含一第一致能緩 衝器單元1 1 3 1、一第二致能緩衝器單元1 1 3 4、一第一訊號 輸入單元1132、一第二訊號輸入單元1133、一第一 RS正 -17- 1255465 反器單元1 1 3 5及一第一訊號輸出單元Π 3 6。 第一訊號輸入單元1132經由一預設輸入端DEFAULT 接收〇 c D預設控制訊號〇 C D — d e f a u 11，並在對其緩衝後輸 出OCD預設控制訊號OCD —default。第一訊號輸入單元]132 亦對上拉增加訊號p U _ i n c及一前一高起始暫存器之輸出訊 號執行一 N A N D邏輯運算，並接著輸出結果，其中該前一 高起始暫存器在本例中爲第二高起始暫存器。 第二訊號輸入單元1133對上拉減少訊號pu_dec之一 反相訊號及一下一個高起始暫存器一輸出訊號執行一 NAN D 邏輯運算，接著輸出結果，其中該下一高起始暫存器在本 例中爲第四高起始暫存器114。 第一 RS正反器單元1135接收第一及第二訊號輸入單 元1 132及1 133之輸出訊號作爲其輸入訊號，並爲電源起 動訊號p w r u p所致能。 第一訊號輸出單元1 136爲電源起動訊號pwrup所致能 ，並對第一 RS正反器單元1 135之一輸出訊號加以緩衝， 藉以輸出經緩衝訊號作爲第三高起始暫存器1 1 3之一輸出 訊號，其中該第三高起始暫存器1 1 3即爲該第三上拉驅動 器阻抗調整訊號drv90u。 第一及第二致能緩衝器單元1 1 3 1及1 1 3 4用以將電源 起動訊號pwr up分別傳送至第一 RS正反器單元1135及第 一訊號輸出單元1136。 第9圖爲上拉〇CD控制邏輯單元110a中第一至第四 低起始暫存器之一者的電路示意圖。 1255465 如圖所示，第三低起始暫存器 Η 7包含....-第三訊號輸 入單元1 1 7丨、一第四訊號輸入單元i 1 7 2、一第二r S正反 器單元1丨73、一第三致能緩衝器單元η 74及一第二訊號輸 出單元1 1 7 5。 第三訊號輸入單元1 1 7 1對上拉增加訊號p u _丨n c及--前一暫存器之一輸出訊號執行一 NAND邏輯運算，接著輸 出結果，其中該前一暫存器在本例中爲第二低起始暫存器 1 1 6 〇

第四訊號輸入單元1 172經由預設輸入端DEFAULT接 收0 C D預設控制訊號0 c D _ d e f a u 11，並在對其緩衝後輸出 該OCD預設控制訊號〇CD — default。第四訊號輸入單元1172 還對一經反相之上拉減少訊號pu_dec及下一暫存器之一輸 出訊號執行一 NOR邏輯運算，並輸出結果。 桌—RS正反器單元1173爲電源訊號pwrup所致能， 並接收第三及第四訊號輸入單元1171及1172之輸出訊號

桌—訊號輸出單兀1 1 7 5爲電源起動訊號p W r u p所致能 ，並對第二RS正反器單元1173之一輸出訊號加以緩衝， 藉以輸出該經緩衝訊號爲第三低起始暫存器1 1 7之一輸出 訊號’即該第七上拉驅動器阻抗調整訊號d r v 1 3 0 u。 第1〇圖爲第6圖中EMRS解碼器700之電路示意圖。 EMRS解碼器700經由位址腳<9: 7〉接收該3位元控制 碼’即一第一位址腳A D D < 7 >、一第二位址腳A D D < 8 >及一 第三位址腳 ADD <9〉，並解碼該3位元控制碼以輸出控制 -19- 1255465 訊號，即-—〇CD離開控制訊號OCD —exit、-- OCD第一驅 動模式控制訊號〇C D _cU丨v e 1、-一 〇C D第二驅動模式控制 訊號OCD —dhveO、一〇CD調整控制訊號〇CD —adjust及一-OCD預設控制訊號〇CD_default。 該OCD離開控制訊號OCD —exit、該OCD第一驅動模 式控制訊號 OCD_drivel、該0 C D第二驅動模式控制訊號 〇CD —driveO、該OCD調整控制訊號OCD_adjust及該OCD 預設控制訊號OCD_default控制同步半導體記憶裝置使成 可操作者，如第3 B圖所示。 該OCD離開控制訊號OCD_exit用以使同步半導體記 憶裝置離開該OCD校準控制動作，該OCD第一驅動模式 控制訊號OCDjrivel用以調整上拉驅動器210之輸出阻抗 、該OCD第二驅動模式控制訊號OCD — driveO用以調整下 拉驅動器220之輸出阻抗。 OCD調整控制訊號OCD_adjust用以使同步半導體記憶 裝置進入一阻抗調整模式，用以在OCD校準控制動作中調 整資料輸出驅動器2〇〇之輸出阻抗。 OCD預設控制訊號OCD_default設定資料輸出驅動器 之輸出阻抗成一預設値。 第1 1圖爲第6圖中OCD控制碼訊號解碼器120之電 路示意圖。 如上所述，OCD控制碼訊號解碼器120對資料對位單 元4 0 0輸出之4位元0 C D控制碼訊號加以解碼’以產生該 上拉增加訊號pu_inc、該下拉增加訊號pd_inc、該上拉減 -20- 1255465 少訊號pu —cUc及下拉減少訊號pd_det：，以使同步半導體記 憶裝置得以操作，如第4 B圖中所示。 請參閱第5圖至第11圖，其中所示爲依本發明較佳實 施例所爲之同步半導體記憶裝置之操作方式，以下將有說 明。 0 C D校準控制動作爲j E d E C所提槪念之一，其用以改 善資料輸入/輸出速度（如上所述）。

0 CD校準控制動作用以調整一資料輸出驅動器之輸出 阻抗，以使資料輸出驅動器可有最佳輸出阻抗。 因此，爲使一半導體記憶裝置得具體表現OCD校準控 制動作，其應具有一 〇 C D控制碼輸入腳、一 〇 C D控制碼 輸入單元及一解碼一 OCD控制碼訊號用之控制單元，以調 整資料輸出驅動器之輸出阻抗。 如第5圖所示，本發明之同步半導體記憶裝置不另包 含0 CD控制碼輸入單元，但以一資料輸入單元作爲該OCD 控制碼輸入單元。

同步半導體記憶裝置經由DQ墊接收資料訊號，並在 資料存取動作進行之期間傳送資料訊號至記憶核心5 0 0，或 經由DQ墊接收4位元OCD控制碼訊號而解碼該4位元OCD 控制碼訊號，以在OCD校準控制動作期間調整資料輸出驅 動器200之輸出阻抗。 在資料輸出驅動器200之輸出阻抗利用OCD校準控制 動作而最佳化之後，資料輸出驅動器2 0 0輸出記億核心5 0 0 輸出之資料訊號。 -21- 1255465 命令訊號解碼器S 0 0對複數個命令訊號加以解碼，以 通知EMRS解碼器700以同步半導體記憶裝置處於OCD校 準控制動作之資訊。 其後，EMRS解碼器700致動及輸出該OCD第一驅動 模式控制訊號OCD_di:ive_l，以在該3位元控制碼經由位 址ADD <9:7 >輸入爲001後調整上拉驅動器210之輸出阻抗 〇 在OCD第一驅動模式控制訊號OCD —drivel被致動後 ，上拉驅動器2 1 0輸出高邏輯準位資料訊號，且上拉驅動 器2 1 0之輸出阻抗在此時被測量。 其後，在該3位元控制碼經由腳ADD <9:7>以100輸入 後，EMRS解碼器 700致動並輸出 OCD調整控制訊號 OCD_adjust 〇 在OCD調整控制訊號OCD_adjust致動後，該4位元 0 CD控制碼訊號經由DQ墊輸入，並經由資料輸入單元300 及資料對位單元400被送至OCD控制碼訊號解碼器120。 其後，OCD控制碼訊號解碼器120對該4位元OCD控 制碼訊號解碼，以控制該上拉OCD控制邏輯單元1 10a。接 著，上拉OCD控制邏輯單元110a輸出第一至第八上拉驅 動器阻抗調整訊號drv70u至drvl40u。 在第一至第八上拉驅動器阻抗調整訊號 drV70u至 drvl40u後，上拉驅動器210即調整其輸出阻抗。調整上拉 驅動器2 1 0之輸出阻抗的工作係藉由控制上拉驅動器2 1 0 中所有MOS電晶體中導通MOS電晶體之個數所控制。 -22- 1255465 其後，上拉驅動器210輸出高邏輯準位資料訊號，且 該輸出訊號具有已經調整之輸出阻抗。 同樣地’下拉驅動器2 2 0亦以類似方式調整其輸出阻 抗。 如上所述’本發明之同步半導體記憶裝置不包含輸入 〇C D控制碼訊號所用之一外加輸入/輸出腳及一外加路徑， 但以D Q墊及資料輸入單元作爲輸入〇 ^ D控制碼訊號所用 。因此’本發明之〇 C D校準控制動作得使同步半導體記憶 裝置之尺寸達最小化。 本申請案包含與申請日爲2003年10月25日之韓國申 δ靑案2003-58733內相關的標的（subject matter)，該申請案 之所有內容引入本案中作爲本案之參考內容。 本發明已以數特定實施例描述於上，熟習該項技術者 得在不脫本發明精神及範圍的條件下加以改變或修改，本 發明之精神及範圍定義如後附之申請專利範圍中。 【圖式簡單說明】 在詳閱下述較佳實施例及圖式說明後，本發明之上述 及其它目的與特徵將更爲凸顯易懂，其中： 第 1圖爲一晶片組及一傳統DDR SDRAM間一資料介 面之方塊圖； 第2圖爲JEDEC所提之晶片外驅動器（〇CD)校準控芾[J 模組之操作順序流程圖； 第3 A圖爲測量一資料輸出驅動器之輸出阻抗的操作時 序圖； -23- 第一高起始暫存器 第二高起始暫存器 第三高起始暫存器 第四高起始暫存器 第一低起始暫存器 第二低起始暫存器 第三低起始暫存器 第四低起始暫存器 資料輸出驅動器 上拉驅動器 下拉驅動器 資料輸入單元 資料輸入驅動器 資料輸入緩衝器 資料對位單元 正常資料對位單元 晶片外控制碼對位單元 記憶核心 輸入資料驅動器 感測放大器單元 記憶核心陣列 延長模式暫存器組解碼器 命令訊號解碼器 位址閂鎖單元 -25- 1255465 113 1 第一致能緩衝器單元 1 132 第一訊號輸入單元 1133 第二訊號輸入單元 1134 第二致能緩衝器單元 1135 第RS正反器單元 113 6 第一訊號輸出單元 117 1 第三訊號輸入單元 117 2 第四訊號輸入單元 1173 第二RS正反器單元 1174 第三致能緩衝器單元 1175 第二訊號輸出單元 -26

Claims (1)

1255465 十、申請專利範圍： 1 . 一種半導體記憶裝置，具有藉執行一 〇 c D校準控制動作 而調整一資料輸出驅動器之阻抗的能力，其包含： 一貪料輸入/輸出墊； 一資料輸入單元，用以在一資料存取動作期間緩衝 及閂鎖一經由該資料輸入/輸出墊輸入資料訊號，或用以 在該OCD校準控制動作期間經由該資料輸入/輸出墊緩衝 及閂鎖一 〇 C D控制碼訊號； 一資料對位單元，用以對經由該資料輸入單元問鎖 之資料訊號加以對位，並在該資料存取動作期間傳送該 經對位資料訊號至一記憶核心，或用以在該0CD校準控 制動作期間對位及輸出該資料輸入單元閂鎖之該〇CD控 制碼訊號； 一資料輸出驅動器，用以輸出及驅動自該記憶核心 輸出之資料訊號；及 一 OCD控制單兀，用以解碼該自該資料對位單元輸 出之OCD控制碼訊號，以調整該資料輸出驅動器之一輸 出阻抗。 2.如申請專利範圍第1項所述之半導體記憶裝置，其中該 資料輸出驅動器經由該資料輸入/輸出墊輸出該資料訊號 〇 3 .如申請專利範圍第1項所述之半導體記憶裝置，其中該 資料輸入單元包含： 〜資料輸入緩衝器’用以緩衝該資料訊號或經由該 -27- 1255465 貸料_入/輸出墊輸入之〇 C D控制碼訊號；及 --資料閂鎖單元，用以閂鎖該資料訊號或經由資料 輸入/輸出墊緩衝之該〇 C D控制碼訊號。 4 ·如申請專利範圍第1項所述之半導體記憶裝置，其中該 資料對位單元包含： 一正常資料對位單元，用以對位該資料閂鎖單元所 閂鎖之資料訊號，用以輸出該經對位資料訊號至該記憶 核心；及 一 OCD碼對位單元，用以對位經該資料閂鎖單元閂 鎖之OCD碼訊號，以輸出該經對位之OCD碼訊號至該 OCD控制單元。 5 ·如申請專利範圍第1項所述之半導體記憶裝置，其中該 OCD控制單元包含： 一 OCD控制碼訊號解碼器，用以解碼自該資料對位 單元輸出之Ο C D控制碼訊號，用以輸出一增加控制訊號 ，以增加該資料輸出驅動器之輸出阻抗，或輸出一減少 控制訊號，用以減少該資料輸出驅動器輸出阻抗；及 一 OCD控制邏輯單元，用以產生複數個阻抗調整訊 號，用以調整該資料輸出驅動器之輸出阻抗，以在該增 加控制訊號或該減少控制訊號產生後即輸出該複數個阻 抗調整訊號至該資料輸出驅動器。 6.如申請專利範圍第5項所述之半導體記憶裝置，其中該 資料輸出驅動器具有複數個平行連接之Μ Ο S電晶體，並 在該複數個阻抗調整訊號自該OCD控制邏輯單元輸出後 -28- 1255465 控制該複數個Μ 0 S電晶體之導通Μ 0 S電晶體的數目。 7 .如申請專利範圍第5項所述之半導體記憶裝置，其中該 資料輸出驅動器包含： 一·上拉驅動器，用以在接收得該記憶核心輸出之一 第一準位資料訊號後即上拉驅動該資料輸入/輸出墊；及 一下拉驅動器，用以在接收得該記憶核心輸出之一 第二準位資料訊號後即下拉驅動該資料輸入/輸出墊。 8 ·如申請專利範圍第7項所述之半導體記憶裝置，其中該 OCD控制邏輯單元包含： 一上拉0 C D控制邏輯單元，用以在一第一增加控制 訊號及一第一減少控制訊號自該OCD控制碼訊號解碼器 輸出後即輸出複數個第一阻抗調整訊號至該上拉驅動器 ;及 一下拉0 C D控制邏輯單元，用以在一第二增加控制 訊號及一第二減少控制訊號自該0 C D控制碼訊號解碼器 輸出後即輸出複數個第二阻抗調整訊號至該下拉驅動器 -29-