TWI411919B - 在記憶體裝置中之類比路徑及數位路徑之間切換之記憶體裝置、固態驅動器及方法 - Google Patents

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Description

在記憶體裝置中之類比路徑及數位路徑之間切換之記憶體裝置、固態驅動器及方法
本發明大體上係關於半導體記憶體，且在一特定實施例中，本發明係關於固態非揮發性記憶體裝置。
電子裝置通常具有可應用於其的某一類型之大容量儲存裝置。普通實例為硬碟機(HDD)。HDD能夠以相對低成本儲存大量內容，當前可獲得具有超過一太位元組之容量的消費型HDD。
HDD通常將資料儲存於旋轉之磁性媒體或圓盤上。資料通常儲存為圓盤上之磁通反轉(magnetic flux reversal)之型樣。為了將資料寫入至典型HDD，高速旋轉圓盤，同時浮動於圓盤上方之寫入頭產生一系列磁性脈衝以對準圓盤上之磁性顆粒來表示資料。為了自典型HDD讀取資料，在磁阻讀取頭浮動於以高速旋轉之圓盤上方時在磁阻讀取頭中誘發電阻改變。實務上，所得資料信號為一類比信號，該類比信號之峰值及谷值為資料型樣之磁通反轉的結果。稱為部分回應最大似然(PRML)之數位信號處理技術接著用於對類比資料信號進行取樣以確定負責產生資料信號之可能的資料型樣。
HDD歸因於其機械性質而具有某些缺點。HDD歸因於衝擊、振動或強磁場而易受損壞或過多讀取/寫入誤差。此外，其為攜帶型電子裝置中之功率的相對大之使用者。
大容量儲存裝置之另一實例為固態驅動器(SSD)。代替在旋轉媒體上儲存資料，SSD利用半導體記憶體裝置來儲存其資料，但包括一界面及形狀因素，使其對於其主機系統而言好像為典型HDD。SSD之記憶體裝置通常為非揮發性快閃記憶體裝置。
快閃記憶體裝置已發展成用於廣泛範圍的電子應用之風行的非揮發性記憶體來源。快閃記憶體裝置通常使用允許高記憶體密度、高可靠性，及低功率消耗之單電晶體(one-transistor)記憶體單元。單元之臨限電壓之改變經由對電荷儲存或捕集層之程式化或其他實體現象來判定每一單元之資料值。快閃記憶體及其他非揮發性記憶體之一般用途包括個人電腦、個人數位助理(PDA)、數位相機、數位媒體播放器、數位記錄器、遊戲、電氣設備、車輛、無線裝置、蜂巢式電話，及抽取式記憶體模組，且非揮發性記憶體之用途繼續擴展。
不同於HDD，SSD之操作通常歸因於其固態性質而不受振動、衝擊或磁場問題的影響。類似地，由於無移動零件，SSD具有比HDD低的功率要求。然而，SSD與具有相同形狀因數之HDD相比當前具有更加低之儲存容量及顯著更高之每位元之成本。
出於上文所敍述之原因，且出於對於熟習此項技術者而言在閱讀且理解本說明書後便將變得顯而易見的其他原因，在此項技術中存在針對替代性大容量儲存選項之需要。
在所呈現之實施例之以下詳細描述中，參看隨附圖式，該等圖式形成本文之一部分且在其中以說明方式展示可實踐該等實施例之特定實施例。以足夠細節來描述此等實施例以使熟習此項技術者能夠實踐本發明，且應理解，可利用其他實施例，且可在不脫離本發明之範疇的情況下進行過程、電氣或機械改變。因此，以下詳細描述不應在限制意義上加以理解。
傳統固態記憶體裝置以二進位信號之形式來傳遞資料。通常，接地電位表示資料位元之第一邏輯位準(例如，「0」資料值)，而電源電位表示資料位元之第二邏輯位準(例如，「1」資料值)。多級單元(MLC)可經指派(例如)四個不同臨限電壓(Vt)範圍(每一範圍為200mV)，其中每一範圍對應於相異資料狀態，藉此表示四個資料值或位元型樣。通常，在每一範圍之間存在0.2V至0.4V之死空間(dead space)或裕度以使Vt分布不重疊。若單元之Vt在第一範圍內，則單元可被認為儲存邏輯11狀態且通常被看作單元之經擦除狀態。若Vt在第二範圍內，則單元可被認為儲存邏輯10狀態。若Vt在第三範圍內，則單元可被認為儲存邏輯00狀態。且，若Vt在第四範圍內，則單元可被認為儲存邏輯01狀態。
當程式化如上文所描述之傳統MLC裝置時，通常首先將單元作為區塊進行擦除以對應於經擦除狀態。在單元區塊之擦除之後，必要時，首先程式化每一單元之最低有效位元(LSB)。舉例而言，若LSB為1，則程式化為不必要的，但若LSB為0，則使目標記憶體單元之Vt自對應於11邏輯狀態之Vt範圍移動至對應於10邏輯狀態之Vt範圍。在LSB之程式化之後，以類似方式來程式化每一單元之最高有效位元(MSB)，從而在必要時使Vt移位。當讀取傳統記憶體裝置之MLC時，一或多個讀取操作通常判定單元電壓之Vt落在該等範圍中之哪一者中。舉例而言，第一讀取操作可判定目標記憶體單元之Vt指示MSB為1或是0，而第二讀取操作可判定目標記憶體單元之Vt指示LSB為1或是0。然而，在每一情況下，不管在每一單元上儲存多少位元，自目標記憶體單元之讀取操作皆傳回單一位元。隨著在每一MLC上儲存更多位元，多個程式化及讀取操作之此問題變得愈加麻煩。因為每一該程式化或讀取操作為二進位操作(亦即，每一操作程式化或傳回每單元之單一資訊位元)，故在每一MLC上儲存更多位元會導致較長操作時間。
說明性實施例之記憶體裝置將資料作為Vt範圍而儲存於記憶體單元上。然而，與傳統記憶體裝置對比，程式化及讀取操作能夠將資料信號不用作MLC資料值之離散位元，而將資料信號用作MLC資料值之完整表示(諸如，MLC資料值之完整位元型樣)。舉例而言，在兩位元MLC裝置中，代替程式化單元之LSB且隨後程式化彼單元之MSB，可程式化表示彼等兩個位元之位元型樣的目標臨限電壓。亦即，可將一系列程式化及驗證操作應用於記憶體單元，直至彼記憶體單元獲得其目標臨限電壓，而非程式化至第一位元之第一臨限電壓、移位至第二位元之第二臨限電壓，等等。類似地，代替利用多個讀取操作來判定儲存於單元上之每一位元，可判定單元之臨限電壓且將其作為表示單元之完整資料值或位元型樣之單一信號進行傳遞。各種實施例之記憶體裝置不僅僅注意記憶體單元是否具有高於或低於某標稱臨限電壓之臨限電壓，如在傳統記憶體裝置中所進行的操作。實情為，產生表示彼記憶體單元跨越可能臨限電壓之連續區之實際臨限電壓的電壓信號。此方法之優點隨著每單元之位元計數增加而變得更顯著。舉例而言，若記憶體單元將儲存入個資訊位元，則單一讀取操作可傳回表示八個資訊位元之單一類比資料信號。
圖1為根據本發明之一實施例之記憶體裝置101的簡化方塊圖。記憶體裝置101包括以列及行而排列之記憶體單元陣列104。雖然將主要參考NAND記憶體陣列來描述各種實施例，但各種實施例不限於記憶體陣列104之特定架構。適於所呈現之實施例之其他陣列架構之一些實例包括NOR陣列、AND陣列及虛接地陣列。然而，一般而言，本文中所描述之實施例可適於允許產生指示每一記憶體單元之臨限電壓之資料信號的任何陣列架構。
提供列解碼電路108及行解碼電路110以解碼提供至記憶體裝置101之位址信號。接收及解碼位址信號以存取記憶體陣列104。記憶體裝置101亦包括輸入/輸出(I/O)控制電路112以管理命令、位址及資料至記憶體裝置101之輸入以及資料及狀態資訊自記憶體裝置101之輸出。位址暫存器114耦接於I/O控制電路112與列解碼電路108及行解碼電路110之間以在解碼之前鎖存位址信號。命令暫存器124耦接於I/O控制電路112與控制邏輯116之間以鎖存傳入命令。控制邏輯116回應於命令而控制對記憶體陣列104之存取且產生狀態資訊以用於外部處理器130。控制邏輯116耦接至列解碼電路108及行解碼電路110以回應於位址而控制列解碼電路108及行解碼電路110。
控制邏輯116亦耦接至取樣及保持電路118。取樣及保持電路118以類比電壓位準之形式來鎖存傳入或傳出資料。舉例而言，取樣及保持電路可含有用於對表示待寫入至記憶體單元之資料之傳入電壓信號或指示自記憶體單元所感測之臨限電壓之傳出電壓信號進行取樣的電容器或其他類比儲存裝置。取樣及保持電路118可進一步提供對經取樣電壓之放大及/或緩衝以將較強資料信號提供至外部裝置。
類比電壓信號之處置可採取類似於CMOS成像器技術之領域中所熟知之方法的方法，其中將回應於入射照明而產生於成像器之像素處的電荷位準儲存於電容器上。接著使用具有參考電容器之差動放大器將此等電荷位準轉換至電壓信號以作為至差動放大器之第二輸入。接著將差動放大器之輸出傳遞至類比至數位轉換(ADC)裝置以獲得表示照明之強度的數位值。在所呈現之實施例中，可回應於使電容器經受指示分別用於讀取或程式化記憶體單元的記憶體單元之實際或目標臨限電壓之電壓位準而將電荷儲存於電容器上。可接著使用具有接地輸入或其他參考信號作為第二輸入之差動放大器而將此電荷轉換至類比電壓。可接著將差動放大器之輸出傳遞至I/O控制電路112以用於在讀取操作之情況下自記憶體裝置輸出，或用於在程式化記憶體裝置時之一或多個驗證操作期間進行比較。注意，I/O控制電路112可視情況包括類比至數位轉換功能性及數位至類比轉換(DAC)功能性以將來自類比信號之讀取資料轉換至數位位元型樣且將來自數位位元型樣之寫入資料轉換至類比信號，使得記憶體裝置101可經調適用於與類比或數位資料界面之通信。
在寫入操作期間，程式化記憶體陣列104之目標記憶體單元，直至指示其Vt位準之電壓匹配於取樣及保持電路118中所保持之位準。作為一實例，此可使用差動感測裝置來比較經保持電壓位準與目標記憶體單元之臨限電壓而得以實現。非常類似於傳統記憶體程式化，可將程式化脈衝施加至目標記憶體單元以增加其臨限電壓，直至達到或超過所要值。在讀取操作中，視在記憶體裝置外部或是在其內提供ADC/DAC功能性而定，將目標記憶體單元之Vt位準傳遞至取樣及保持電路118以用於直接作為類比信號或作為類比信號之數位化表示而轉移至外部處理器(圖1中未圖示)。
可以多種方式來判定單元之臨限電壓。舉例而言，可在目標記憶體單元經啟動之時間點對字線電壓進行取樣。或者，可將升壓電壓施加至目標記憶體單元之第一源極/汲極側，且可將臨限電壓視作其控制閘極電壓與其其他源極/汲極側處之電壓之間的差。藉由將電壓耦合至電容器，將與電容器共用電荷以儲存經取樣電壓。注意，經取樣電壓不需要等於臨限電壓，而僅指示彼電壓。舉例而言，在將升壓電壓施加至記憶體單元之第一源極/汲極側且將已知電壓施加至其控制閘極的情況下，可將記憶體單元之第二源極/汲極側處所形成之電壓視作資料信號，因為所形成電壓指示記憶體單元之臨限電壓。
取樣及保持電路118可包括快取(亦即，用於每一資料值之多個儲存位置)，使得記憶體裝置101可在將第一資料值傳遞至外部處理器的同時讀取下一資料值，或在將第一資料值寫入至記憶體陣列104的同時接收下一資料值。狀態暫存器122耦接於I/O控制電路112與控制邏輯116之間以鎖存狀態資訊以用於輸出至外部處理器。
記憶體裝置101經由控制鏈路132而在控制邏輯116處接收控制信號。控制信號可包括晶片賦能CE#、命令鎖存賦能CLE、位址鎖存賦能ALE及寫入賦能WE#。記憶體裝置101可經由經多工輸入/輸出(I/O)匯流排134而自外部處理器接收命令(以命令信號之形式)、位址(以位址信號之形式)及資料(以資料信號之形式)且經由I/O匯流排134而將資料輸出至外部處理器。
在一特定實例中，經由I/O匯流排134之輸入/輸出(I/O)接腳[7:0]而在I/O控制電路112處接收命令且將命令寫入至命令暫存器124中。經由匯流排134之輸入/輸出(I/O)接腳[7:0]而在I/O控制電路112處接收位址且將位址寫入至位址暫存器114中。可經由用於能夠接收八個並行信號之裝置的輸入/輸出(I/O)接腳[7:0]或用於能夠接收十六個並行信號之裝置的輸入/輸出(I/O)接腳[15:0]而在I/O控制電路112處接收資料且將資料轉移至取樣及保持電路118。亦可經由用於能夠傳輸入個並行信號之裝置的輸入/輸出(I/O)接腳[7:0]或用於能夠傳輸十六個並行信號之裝置的輸入/輸出(I/O)接腳[15:0]而輸出資料。熟習此項技術者應瞭解，可提供額外電路及信號，且已簡化圖1之記憶體裝置以幫助集中於本發明之實施例。另外，儘管已根據用於各種信號之接收及輸出的風行慣例而描述圖1之記憶體裝置，但注意，除非本文中明確地說明，否則各種實施例不受所描述之特定信號及I/O組態限制。舉例而言，可在與接收資料信號之輸入獨立的輸入處接收命令及位址信號，或可經由I/O匯流排134之單一I/O線而串行地傳輸資料信號。因為資料信號表示位元型樣而非個別位元，故8位元資料信號之串行通信可與表示個別位元之八個信號之並行通信一樣有效。
圖2為如可能在圖1之記憶體陣列104中發現的實例NAND記憶體陣列200之一部分的示意圖。如圖2所示，記憶體陣列200包括字線2021 至202N 及交叉位元線2041 至204M 。為了易於在數位環境中進行定址，字線202之數目及位元線204之數目通常各自為2的某冪。
記憶體陣列200包括NAND串2061 至206M 。每一NAND串包括電晶體2081 至208N ，每一電晶體位於字線202與位元線204之交叉處。電晶體208(在圖2中被描繪為浮動閘極電晶體)表示用於資料儲存之非揮發性記憶體單元。每一NAND串206之浮動閘極電晶體208以源極至汲極串聯之形式連接於一或多個源極選擇閘210(例如，場效電晶體(FET))與一或多個汲極選擇閘212(例如，FET)之間。每一源極選擇閘210位於區域位元線204與源極選擇線214之交叉處，而每一汲極選擇閘212位於區域位元線204與汲極選擇線215之交叉處。
每一源極選擇閘210之源極連接至共同源極線216。每一源極選擇閘210之汲極連接至對應NAND串206之第一浮動閘極電晶體208之源極。舉例而言，源極選擇閘2101 之汲極連接至對應NAND串2061 之浮動閘極電晶體2081 之源極。每一源極選擇閘210之控制閘極連接至源極選擇線214。若將多個源極選擇閘210用於給定NAND串206，則源極選擇閘210可串聯地耦接於共同源極線216與彼NAND串206之第一浮動閘極電晶體208之間。
每一汲極選擇閘212之汲極在汲極接點處連接至對應NAND串之區域位元線204。舉例而言，汲極選擇閘2121 之汲極在汲極接點處連接至對應NAND串2061 之區域位元線2041 。每一汲極選擇閘212之源極連接至對應NAND串206之最後浮動閘極電晶體208之汲極。舉例而言，汲極選擇閘2121 之源極連接至對應NAND串2061 之浮動閘極電晶體208N 之汲極。若將多個汲極選擇閘212用於給定NAND串206，則汲極選擇閘212可串聯地耦接於對應位元線204與彼NAND串206之最後浮動閘極電晶體208N 之間。
如圖2所示，浮動閘極電晶體208之典型構造包括源極230及汲極232、浮動閘極234及控制閘極236。浮動閘極電晶體208使其控制閘極236耦接至字線202。浮動閘極電晶體208之行為耦接至給定區域位元線204之彼等NAND串206。浮動閘極電晶體208之列為共同地耦接至給定字線202之彼等電晶體。電晶體208之其他形式亦可用於本發明之實施例，諸如，NROM、磁性或鐵電電晶體及能夠經程式化以採用兩個或兩個以上臨限電壓範圍中之一者的其他電晶體。
各種實施例之記憶體裝置可有利地用於大容量儲存裝置中。對於各種實施例而言，此等大容量儲存裝置可採取傳統HDD之相同形狀因數及通信匯流排界面，因此允許其在多種應用中替換該等磁碟機。HDD之一些普通形狀因數包括通常用於當前個人電腦及較大數位媒體記錄器之3.5"、2.5"及PCMCIA(國際個人電腦記憶卡協會)形狀因數，以及通常用於諸如行動電話、個人數位助理(PDA)及數位媒體播放器之較小個人電氣設備中之1.8"及1"形狀因數。一些普通匯流排界面包括通用串行匯流排(USB)、AT附接界面(ATA)[亦被稱為積體驅動電子儀器或IDE]、串行ATA(SATA)、小型電腦系統界面(SCSI)及電子電機工程師學會(IEEE)1394標準。儘管列出多種形狀因數及通信界面，但實施例不限於特定形狀因數或通信標準。此外，實施例不需要符合HDD形狀因數或通信界面。圖3為根據本發明之一實施例之固態大容量儲存裝置300的方塊示意圖。
大容量儲存裝置300包括根據本發明之一實施例的記憶體裝置301、讀取/寫入通道305及控制器310。讀取/寫入通道305提供自記憶體裝置301所接收之資料信號之類比至數位轉換以及自控制器310所接收之資料信號之數位至類比轉換。控制器310提供大容量儲存裝置300與外部處理器(圖3中未圖示)之間經由匯流排界面315的通信。注意，讀取/寫入通道305可伺服一或多個額外記憶體裝置，如由虛線中之記憶體裝置301'所描繪。可經由多位元晶片賦能信號或其他多工方案而處置用於通信之單一記憶體裝置301之選擇。
記憶體裝置301經由類比界面320及數位界面325而耦接至讀取/寫入通道305。類比界面320提供類比資料信號在記憶體裝置301與讀取/寫入通道305之間的通路，而數位界面325提供控制信號、命令信號及位址信號自讀取/寫入通道305至記憶體裝置301的通路。數位界面325可進一步提供狀態信號自記憶體裝置301至讀取/寫入通道305的通路。如關於圖1之記憶體裝置101所說明，類比界面320與數位界面325可共用信號線。雖然圖3之實施例描繪至記憶體裝置之雙類比/數位界面，但讀取/寫入通道305之功能性可視情況併入記憶體裝置301中(如關於圖1所論述)，使得記憶體裝置301僅使用用於控制信號、命令信號、狀態信號、位址信號及資料信號之通路的數位界面而直接與控制器310通信。
讀取/寫入通道305經由諸如資料界面330及控制界面335之一或多個界面而耦接至控制器310。資料界面330提供數位資料信號在讀取/寫入通道305與控制器310之間的通路。控制界面335提供控制信號、命令信號及位址信號自控制器310至讀取/寫入通道305的通路。控制界面335可進一步提供狀態信號自讀取/寫入通道305至控制器310的通路。狀態及命令/控制信號亦可直接在控制器310與記憶體裝置301之間傳遞，如由將控制界面335連接至數位界面325之虛線所描繪。
雖然在圖3中被描繪為兩個相異裝置，但讀取/寫入通道305及控制器310之功能性可替代地由單一積體電路裝置執行。且，儘管將記憶體裝置301維持為獨立裝置可在將實施例調適至不同形狀因數及通信界面中提供更多靈活性，但因為記憶體裝置301亦為積體電路裝置，故整個大容量儲存裝置300可被製造為單一積體電路裝置。
讀取/寫入通道305為經調適以至少提供數位資料流至類比資料流之轉換(且反之亦然)的信號處理器。數位資料流以二進位電壓位準(亦即，指示具有第一二進位資料值(例如，0)之位元的第一電壓位準，及指示具有第二二進位資料值(例如，1)之位元的第二電壓位準)之形式來提供資料信號。類比資料流以具有兩個以上位準之類比電壓之形式來提供資料信號，其中不同電壓位準或範圍對應於兩個或兩個以上位元之不同位元型樣。舉例而言，在經調適以在每記憶體單元儲存兩個位元之系統中，類比資料流之電壓位準之第一電壓位準或範圍可對應於位元型樣11，類比資料流之電壓位準之第二電壓位準或範圍可對應於位元型樣10，類比資料流之電壓位準之第三電壓位準或範圍可對應於位元型樣00，且類比資料流之電壓位準之第四電壓位準或範圍可對應於位元型樣01。因此，可將根據各種實施例之一類比資料信號轉換至兩個或兩個以上數位資料信號，且反之亦然。
實務上，在匯流排界面315處接收控制及命令信號以用於經由控制器310而存取記憶體裝置301。視需要哪一存取類型(例如，寫入、讀取、格式化，等等)而定，亦可在匯流排界面315處接收位址及資料值。在共用匯流排系統中，匯流排界面315可連同多種其他裝置一起耦接至一匯流排。為了將通信引導至特定裝置，可將指示匯流排上之哪一裝置將遵照後續命令而行動的識別值置放於匯流排上。若識別值匹配於由大容量儲存裝置300所採取之值，則控制器310將接著在匯流排界面315處接受後續命令。若識別值不匹配，則控制器310可忽略後續通信。類似地，為了避免匯流排上之碰撞，共用匯流排上之各種裝置可在其個別地控制匯流排的同時指示其他裝置停止出埠通信。用於匯流排共用及碰撞避免之協定為熟知的且本文中將不再詳述。控制器310接著將命令、位址及資料信號傳遞至讀取/寫入通道305上以供處理。注意，自控制器310傳遞至讀取/寫入通道305之命令、位址及資料信號不需要為匯流排界面315處所接收之相同信號。舉例而言，匯流排界面315之通信標準可不同於讀取/寫入通道305或記憶體裝置301之通信標準。在此情形下，控制器310可在存取記憶體裝置301之前轉譯命令及/或定址方案。另外，控制器310可提供一或多個記憶體裝置301內之負載調平，使得記憶體裝置301之實體位址可針對給定邏輯位址而隨時間改變。因此，控制器310可將來自外部裝置之邏輯位址映射至目標記憶體裝置301之實體位址。
對於寫入請求而言，除了命令及位址信號之外，控制器310可將數位資料信號傳遞至讀取/寫入通道305。舉例而言，對於16位元資料字，控制器310可傳遞具有第一或第二二進位邏輯位準之16個個別信號。讀取/寫入通道305可接著將數位資料信號轉換至表示數位資料信號之位元型樣之類比資料信號。為了繼續前述實例，讀取/寫入通道305可使用數位至類比轉換以將16個個別數位資料信號轉換至具有指示所要16位元資料型樣之電位位準之單一類比信號。對於一實施例而言，表示數位資料信號之位元型樣之類比資料信號指示目標記憶體單元之所要臨限電壓。然而，在程式化單電晶體記憶體單元時，情況常常是，相鄰記憶體單元之程式化將增加先前經程式化記憶體單元之臨限電壓。因此，對於另一實施例而言，讀取/寫入通道305可考慮臨限電壓之此等類型之預期改變，且調整類比資料信號以指示低於最終所要臨限電壓之臨限電壓。在轉換來自控制器310之數位資料信號之後，讀取/寫入通道305可接著將寫入命令及位址信號連同類比資料信號一起傳遞至記憶體裝置301以用於程式化個別記憶體單元。程式化可在逐單元之基礎上發生，但通常每操作針對一資料頁而加以執行。對於典型記憶體陣列架構而言，一資料頁包括耦接至字線之每隔一個記憶體單元。
對於讀取請求而言，控制器可將命令及位址信號傳遞至讀取/寫入通道305。讀取/寫入通道305可將讀取命令及位址信號傳遞至記憶體裝置301。作為回應，在執行讀取操作之後，記憶體裝置301可傳回指示記憶體單元之由位址信號及讀取命令所界定之臨限電壓的類比資料信號。記憶體裝置301可以並行或串行方式來轉移其類比資料信號。
類比資料信號亦可不作為離散電壓脈衝來轉移，而作為類比信號之大體上連續流來轉移。在此情形下，讀取/寫入通道305可使用類似於HDD存取中所使用之被稱為PRML或部分回應最大似然之信號處理的信號處理。在傳統HDD之PRML處理中，HDD之讀取頭輸出表示在HDD圓盤之讀取操作期間所遭遇之通量反轉的類比信號流。並非試圖俘獲回應於由讀取頭所遭遇之通量反轉而產生的此類比信號之真實峰值及谷值，而是週期性地對信號進行取樣以產生信號型樣之數位表示。可接著分析此數位表示以判定負責產生類比信號型樣之通量反轉之可能型樣。此相同類型之處理可用於本發明之實施例。藉由對來自記憶體裝置301之類比信號進行取樣，可使用PRML處理來判定負責產生類比信號之臨限電壓之可能型樣。
圖4為波形之描繪，其概念性地展示根據本發明之一實施例的如可能藉由讀取/寫入通道305而自記憶體裝置301所接收之資料信號450。可週期性地對資料信號450進行取樣，且可根據經取樣電壓位準之振幅來產生資料信號450之數位表示。對於一實施例而言，可使取樣與資料輸出同步，使得取樣在資料信號450之穩態部分期間發生。藉由如由在時間t1、t2、t3及t4之虛線所指示之取樣來描繪該實施例。然而，若經同步取樣變得未對準，則資料樣本之值可能顯著地不同於穩態值。在一替代實施例中，可增加取樣率以允許判定何處可能發生穩態值，諸如，藉由觀測由資料樣本所指示之斜率改變。藉由如由在時間t5、t6、t7及t8之虛線所指示之取樣來描繪該實施例，其中在時間t6與t7之資料樣本之間的斜率可指示穩態條件。在該實施例中，在取樣率與表示之精確度之間進行取捨。更高取樣率導致更精確表示，但亦增加處理時間。不管是使取樣與資料輸出同步或是使用更頻繁取樣，皆可接著將數位表示用以預測哪些傳入電壓位準可能負責產生類比信號型樣。又，可自傳入電壓位準之此預期型樣預測經讀取之個別記憶體單元之可能資料值。
認識到在自記憶體裝置301讀取資料值時將發生錯誤，讀取/寫入通道305可包括錯誤校正。錯誤校正通常用於記憶體裝置以及HDD中，以恢復預期錯誤。通常，記憶體裝置將使用者資料儲存於第一組位置中且將錯誤校正碼(ECC)儲存於第二組位置中。在讀取操作期間，回應於使用者資料之讀取請求而讀取使用者資料及ECC兩者。藉由使用已知演算法，比較自讀取操作所傳回之使用者資料與ECC。若錯誤在ECC之限度內，則將校正錯誤。
圖5為根據本發明之一實施例之電子系統的方塊示意圖。實例電子系統可包括個人電腦、PDA、數位相機、數位媒體播放器、數位記錄器、電子遊戲、電氣設備、車輛、無線裝置、行動電話及其類似者。
電子系統包括主機處理器500，其可包括快取記憶體502以增加處理器500之效率。處理器500耦接至通信匯流排504。多種其他裝置可在處理器500之控制下耦接至通信匯流排504。舉例而言，電子系統可包括：隨機存取記憶體(RAM)506；一或多個輸入裝置508，諸如，鍵盤、觸控墊、指標裝置，等等；音訊控制器510；視訊控制器512；及一或多個大容量儲存裝置514。至少一大容量儲存裝置514包括：用於與匯流排504通信之數位匯流排界面515；根據本發明之一實施例的一或多個記憶體裝置，其具有用於轉移表示兩個或兩個以上資料位元之資料型樣之資料信號的類比界面；及信號處理器，其經調適以執行自匯流排界面515所接收之數位資料信號之數位至類比轉換及自其記憶體裝置所接收之類比資料信號之類比至數位轉換。
由於額外功能添加至積體電路，所以更多I/O接腳通常經添加以存取彼等功能。此情形違背使得電子總成更小且更輕之趨勢。類比/數位I/O界面實施例在不增加積體電路之接腳計數情況下提供對記憶體裝置之類比及數位存取兩者。
圖6說明一記憶體裝置之方塊圖，該記憶體裝置包含一使用具有數位路徑及類比路徑兩者之I/O墊的獨立控制電路。如先前所描述，時脈同步與I/O組態控制電路603在此記憶體裝置中與記憶體陣列620分離。此區塊之功能為同步操作行多工、第二位準取樣/保持電路及輸出I/O。其亦控制I/0組態；作為輸入或輸出、數位或類比而操作。
記憶體裝置600由諸如在圖2中說明且先前描述之陣列的記憶體單元之陣列620組成。雖然陣列描述且展示為具有具NAND結構之記憶體單元的串聯串，但所呈現之實施例並不限於任一記憶體架構。
行取樣及保持電路624(隨後稱為取樣/保持)耦接至記憶體陣列620。取樣/保持電路624以類比電壓位準之形式來鎖存傳入或傳出之資料。舉例而言，取樣/保持電路624可含有用於對表示待寫入至記憶體單元之資料之傳入電壓信號或指示自記憶體單元所感測之臨限電壓之傳出電壓信號進行取樣的電容器或其他類比儲存裝置。取樣/保持電路624可進一步提供對經取樣電壓之放大及/或緩衝以將較強資料信號提供至外部裝置。
多工器(MUX)621將行取樣/保持電路624界面連接至第二位準取樣/保持及鎖存電路604。多工器621負責將記憶體陣列620之數千個行而向下轉譯至8位元寬的第二位準取樣/保持及鎖存電路604。多工器621可藉由控制電路603或產生用於多工器621之選擇信號的某一其他電路來控制。多工器在其間轉譯之不同匯流排之寬度係僅為了說明目的，此係因為所呈現之實施例並不限於任何特定寬度。
第二位準取樣/保持及鎖存電路604耦接於多工器621與DQx墊601(亦即，DQ0至DQ7)之間。取樣/保持及鎖存電路604由多個取樣/保持及鎖存電路606組成，一取樣/保持及鎖存電路606對應於每一DQx墊601。說明於圖6中之實施例展示8個位元之I/O寬度(亦即，8個DQx墊及8個取樣/保持及鎖存電路)。替代實施例可使用其他I/O寬度。每一第二位準取樣/保持及鎖存電路606之一實施例說明於圖7中，且隨後加以描述。
第二位準取樣/保持及鎖存電路604在一實施例中由與多工器621與記憶體陣列620之間的取樣/保持電路624相同之元件組成。在第二位準取樣/保持及鎖存電路604與行取樣/保持電路624之間可存在一些差異，諸如，行取樣/保持電路624具有高於第二位準取樣/保持及鎖存電路604之增益的增益。舉例而言，行取樣/保持電路624可具有為4之增益，而第二位準取樣/保持及鎖存電路604可能具有單位增益。
第二位準取樣/保持功能在接收及傳輸類比I/O資料信號時用於類比信號路徑。此等信號可包括指示自陣列620之記憶體單元讀取或待儲存於陣列620之記憶體單元中的臨限電壓之電壓位準。
DQ0至DQ7墊601將記憶體裝置600界面連接至諸如系統控制器電路的外部電路。此等墊601為可組態的以將類比信號(例如，待儲存之臨限電壓)或數位信號(例如，位址信號)界面連接至記憶體裝置600。DQx墊602之一實例在圖8中說明，且隨後加以論述。圖8展示DQ7墊602。然而，DQ0至DQ7墊中之每一者實質上為相同的。
在一實施例中，記憶體裝置600為與時脈信號同步的同步記憶體裝置。專用雙向時脈通道DQS 630在外部控制電路(例如，處理器)與記憶體裝置600之間提供一界面。DQS區塊630在一實施例中除用於DQx墊602中之單位增益放大器外與DQx墊602相同。與非同步記憶體裝置相比較，記憶體裝置600之同步功能可提供較高資料轉移速率以及類比資料轉移之較好精度。可傳輸/自外部電路接收時脈連同資料信號。
第二位準取樣/保持及鎖存電路604、DQx墊601、控制匯流排605及DQS 630專用雙向時脈界面耦接至控制電路603以用於處理並產生記憶體裝置控制信號。在一實施例中，控制電路603提供同步時脈產生及I/O組態控制。
控制電路603經由控制匯流排605自外部控制電路接收控制信號。此匯流排由CLE輸入、ALE輸入、CK(時脈)輸入及寫入/讀取輸入組成。CLE輸入為在輸入命令信號為有效時指導控制電路603的命令鎖存賦能輸入。ALE輸入為在輸入位址為有效時指導控制電路603的位址鎖存賦能輸入。CK輸入為用於操作控制電路603的時脈信號。CK輸入為獨立於與資料一起輸入/輸出之雙向同步時脈的時脈。W/R輸入通知控制電路603何時將資料寫入至記憶體陣列或何時記憶體陣列讀取資料。
圖7說明根據圖6之記憶體裝置之取樣/保持及鎖存電路606的方塊圖。電路由用於數位路徑之鎖存器701及用於類比路徑之取樣/保持電路703組成。鎖存區塊701包括數位信號之輸入及將數位信號鎖存至鎖存器701中的時脈輸入。在已藉由時脈信號將數位資料鎖存至鎖存器701中之後，數位資料在鎖存器輸出(Q)處為可用的。
取樣/保持電路703具有用於類比信號之輸入/輸出，及使類比資料與之同步的輸入取樣/保持時脈。取樣/保持時脈判定類比資料何時為有效的(例如，時脈之前導邊緣或下降邊緣)。在一實施例中，取樣/保持電路703由用於儲存類比信號之一或多個電容器以及儲存如藉由取樣/保持時脈判定之類比信號的時序電路組成。取樣/保持電路之一實例在圖9中說明，且隨後加以論述。
圖8說明根據圖6之記憶體裝置之DQ墊602的一實施例。DQ墊由一類比路徑801及一數位路徑804組成。每一路徑801、804具有一藉由圖6之控制電路603控制的賦能信號。類比及數位賦能信號提供組態DQ墊602以接受數位信號或類比信號之能力，因此減小記憶體積體電路之所要求的接腳計數。
數位路徑804由一對反相緩衝器810、811組成。當正使用數位路徑時，數位賦能信號將緩衝器810、811置於低阻抗狀態。當使用類比路徑時，數位賦能信號將緩衝器810、811置於高阻抗狀態，因此去能數位路徑。
類比路徑801由一對以負反饋模式導線連接的運算放大器820、821組成。當使用類比路徑時，運算放大器820、821回應於類比賦能信號而處於低阻抗狀態。當使用數位路徑804時，類比賦能信號將運算放大器820、821置於高阻抗狀態，因此去能類比路徑。
圖9展示可用於圖7中之第二位準取樣/保持電路703之取樣/保持電路624之一實施例的示意圖。在取樣階段期間，開關910、912及915閉合，且將輸入信號取樣至電容器C3 913上。在保持階段期間，開關911、916閉合，且儲存於電容器C3 913上之電荷現轉移至電容器C2 914。輸出電壓在增益因數C3/C2情況下等於輸入樣本電壓。
在圖10中說明用於在類比資料路徑與數位資料路徑之間進行切換1000之方法的一實施例。當圖6之記憶體裝置600將要自外部電路(例如，處理器)接收類比資料(作為寫入操作之一部分)時，ALE及CLE信號為邏輯低以指導記憶體控制電路將DQ墊組態為類比。W/R信號斷定為高以指導記憶體控制電路將DQ墊組態為類比輸入緩衝器。接著藉由第二位準取樣/保持電路來對輸入類比資料進行取樣。在一實施例中，取樣發生於與類比資料一起接收到之資料選通時脈(DQS)的上升邊緣上。
當記憶體裝置將要向外部電路傳輸類比資料(作為讀取操作之一部分)時，ALE及CLE控制信號斷定為低，且W/R信號為低(1003、1005、1009)。此指導記憶體控制電路將DQ墊組態為類比輸出緩衝器。類比資料將接著藉由外部電路側上之取樣/保持電路(未圖示)來取樣。輸出類比資料取樣在DQS信號之上升邊緣上實現。
當記憶體裝置將要接收位址(亦即，數位資料)時，ALE及CLE信號斷定為高(1002、1004、1008)。DQ墊藉由高W/R信號組態為數位輸入緩衝器。藉由來自外部電路之CK時脈信號之上升邊緣將位址鎖存至取樣/保持電路的鎖存電路中。
當記憶體裝置將要接收命令(亦即，數位資料)時，CLE信號斷定為高(1002、1004、1006)。DQ墊藉由高W/R信號組態為數位輸入緩衝器。藉由來自外部電路之CK時脈信號之上升邊緣將命令鎖存至取樣/保持電路的鎖存電路中。若記憶體裝置將要輸出數位資料，則W/R信號係處於邏輯低以將I/O緩衝器組態為輸出。
結論
本發明之實施例藉由在I/O界面上之類比路徑與數位路徑之間進行切換而提供記憶體裝置中之減小的接腳計數。當接收到數位命令或位址時，將界面切換至數位路徑。當輸入類比信號(例如，數位位元型樣之表示)時，賦能類比路徑。
雖然已在本文中說明且描述特定實施例，但一般熟習此項技術者應瞭解，經計算以達成相同目的之任何配置可取代所展示之特定實施例。本發明之許多更改對於一般熟習此項技術者而言係顯而易見的。因此，本申請案意欲涵蓋本發明之任何更改或變化。
101．．．記憶體裝置
104．．．記憶體陣列
108．．．列解碼電路
110．．．行解碼電路
112．．．輸入/輸出(I/O)控制電路
114．．．位址暫存器
116．．．控制邏輯
118．．．取樣及保持電路
122．．．狀態暫存器
124．．．命令暫存器
130．．．外部處理器
132．．．控制鏈路
134．．．輸入/輸出(I/O)匯流排
200．．．NAND記憶體陣列
2021 ．．．字線
202N ．．．字線
2041 ．．．位元線
204M ．．．位元線
2061 ．．．NAND串
206M ．．．NAND串
2081 ．．．電晶體
208N ．．．電晶體
2101 ．．．源極選擇閘
210M ．．．源極選擇閘
2121 ．．．汲極選擇閘
212M ．．．汲極選擇閘
214．．．源極選擇線
215．．．汲極選擇線
216．．．共同源極線
230．．．源極
232．．．汲極
234．．．浮動閘極
236．．．控制閘極
300．．．大容量儲存裝置
301．．．記憶體裝置
301'．．．記憶體裝置
305．．．讀取/寫入通道
310．．．控制器
315．．．匯流排界面
320．．．類比界面
325．．．數位界面
330．．．資料界面
335．．．控制界面
450．．．資料信號
500．．．主機處理器
502．．．快取記憶體
504．．．通信匯流排
506．．．隨機存取記憶體(RAM)
508．．．輸入裝置
510．．．音訊控制器
512．．．視訊控制器
514．．．大容量儲存裝置
515．．．數位匯流排界面
600．．．記憶體裝置
601．．．DQx墊
602．．．DQ7墊
603．．．時脈同步與I/O組態控制電路
604．．．第二位準取樣/保持及鎖存電路
605．．．控制匯流排
606．．．取樣/保持及鎖存電路
620．．．記憶體陣列/記憶體單元之陣列
621．．．多工器(MUX)
624．．．行取樣及保持電路
630．．．專用雙向時脈通道DQS
701．．．鎖存器
703．．．取樣/保持電路
801．．．類比路徑
804．．．數位路徑
810．．．反相緩衝器
811．．．反相緩衝器
820．．．運算放大器
821．．．運算放大器
910．．．開關
911．．．開關
912．．．開關
913．．．電容器C3
914．．．電容器C2
915．．．開關
916．．．開關
圖1為根據本發明之一實施例之記憶體裝置的簡化方塊圖；
圖2為如可能在圖1之記憶體裝置中發現的實例NAND記憶體陣列之一部分的示意圖；
圖3為根據本發明之一實施例之固態大容量儲存系統的方塊示意圖；
圖4為波形之描繪，其概念性地展示根據本發明之一實施例的如可由讀取/寫入通道自記憶體裝置接收之資料信號；
圖5為根據本發明之一實施例之電子系統的方塊示意圖；
圖6為具有一具類比路徑及數位路徑兩者之I/O界面之記憶體裝置之一實施例的方塊圖；
圖7為根據圖6之記憶體裝置之取樣及保持以及鎖存電路之一實施例的方塊圖；
圖8為根據圖6之記憶體裝置之類比/數位I/O界面之一實施例的方塊圖；
圖9為根據圖7之實施例之行取樣/保持電路之一實施例的示意圖；及
圖10為用於於記憶體裝置中在類比I/O路徑與數位I/O路徑之間進行切換之方法的一實施例之流程圖。
600‧‧‧記憶體裝置
601‧‧‧DQx墊
602‧‧‧DQ7墊
603‧‧‧時脈同步與I/O組態控制電路
604‧‧‧第二位準取樣/保持及鎖存電路
605‧‧‧控制匯流排
606‧‧‧取樣/保持及鎖存電路
620‧‧‧記憶體陣列/記憶體單元之陣列
621‧‧‧多工器(MUX)
624‧‧‧行取樣及保持電路
630‧‧‧專用雙向時脈通道DQS

Claims (20)

  1. 一種記憶體裝置，其包含：一記憶體控制器(310)，其用於控制該記憶體裝置之操作；及一可組態輸入/輸出界面(601)，其耦接至該記憶體控制器，該輸入/輸出界面包含複數個輸入/輸出墊；其中每一輸入/輸出墊(602)包含一用於數位信號之數位路徑及一用於類比信號的類比路徑，每一路徑可由該記憶體控制器選擇；且其中每一輸入/輸出墊包含一共同地耦接至該數位路徑及該類比路徑之單一第一輸入/輸出、一耦接至該類比路徑之第二輸入/輸出及一耦接至該數位路徑之第三輸入/輸出。
  2. 如請求項1之記憶體裝置，且進一步包括一耦接至該記憶體控制器之雙向時脈輸入/輸出緩衝器，該雙向時脈輸入/輸出緩衝器用於接收及傳輸一伴隨該等類比信號的同步時脈。
  3. 如請求項1之記憶體裝置，且進一步包括一耦接至該記憶體控制器之控制匯流排(132)，其中該控制匯流排上之控制信號判定選擇該數位路徑或是該類比路徑。
  4. 如請求項1之記憶體裝置，其中每一輸入/輸出墊之該單一第一輸入/輸出經組態以耦接至一外部電路。
  5. 如請求項1之記憶體裝置，其中該等數位信號包含記憶體裝置命令及位址信號，且該等類比信號包含待儲存於 該記憶體裝置中的資料。
  6. 如請求項1之記憶體裝置，其中該數位路徑包含具有一高阻抗模式之緩衝器(804)，且該類比路徑包含具有一高阻抗模式的運算放大器(801)。
  7. 如請求項1之記憶體裝置，且進一步包含：一記憶體陣列(104)，其包含複數個記憶體單元；及複數個取樣/保持電路(606)，其耦接至該記憶體陣列，每一取樣/保持電路包含一用於鎖存數位資料之數位路徑及一用於儲存類比資料的類比路徑；其中每一取樣/保持電路之該數位路徑耦接至該等輸入/輸出墊之分別一者之該第三輸入/輸出，且每一取樣/保持電路之該類比路徑耦接至該等輸入/輸出墊之分別一者之該第二輸入/輸出；及其中該記憶體控制器耦接至該複數個取樣/保持電路及該複數個輸入/輸出墊，該記憶體控制器經組態以至少部分回應於至該記憶體裝置之控制輸入而控制選擇該數位路徑或該類比路徑中的一者。
  8. 如請求項7之記憶體裝置，其中該複數個取樣/保持電路中之每一者中的每一類比路徑經組態以儲存一指示一待儲存於該複數個記憶體單元中之一所選擇記憶體單元中的臨限電壓之電壓。
  9. 如請求項8之記憶體裝置，其中該複數個取樣/保持電路中之每一者中的每一數位路徑經組態以鎖存一指示一記憶體裝置命令或該所選擇記憶體單元之一記憶體位址中 之一者的數位輸入信號。
  10. 如請求項7之記憶體裝置，其中至該記憶體裝置之該等控制輸入包含一位址鎖存賦能信號、一命令鎖存賦能信號及一寫入/讀取信號。
  11. 如請求項7之記憶體裝置，且進一步包括：一多工器(621)，其耦接至該複數個取樣/保持電路；及複數個行取樣/保持電路(624)，其耦接於該記憶體陣列與該多工器之間，其中該多工器經組態以在該複數個行取樣/保持電路與該複數個取樣/保持電路之間轉譯。
  12. 一種固態驅動器，其包含：非揮發性記憶體單元之一陣列(104)，每一記憶體單元經組態以儲存一臨限電壓；複數個輸入/輸出墊(602)，其用於界面連接外部電路與該固態驅動器；及控制電路(310)，其用於控制非揮發性記憶體單元之該陣列的操作；其中每一輸入/輸出墊包含一用於多個數位信號之數位資料路徑及一用於多個類比信號之類比資料路徑，一共同地耦接至該數位資料路徑及該類比資料路徑之單一第一輸入/輸出、一耦接至該類比資料路徑之第二輸入/輸出及一耦接至該數位資料路徑之第三輸入/輸出；且其中該控制電路經組態以回應於至該控制電路之一控制信號輸入而選擇每一輸入/輸出墊的該類比資料路徑或該數位資料路徑中的一者。
  13. 如請求項12之固態驅動器，其中該控制電路進一步包含自該等記憶體單元讀取類比資料信號且產生指示該等經讀取之類比資料信號之數位信號的電路。
  14. 如請求項12之固態驅動器，其中該控制電路進一步包含接收一指示一記憶體狀態之數位資料信號且將該數位資料信號轉換為一指示該記憶體狀態之一臨限電壓的類比資料信號之電路。
  15. 如請求項12之固態驅動器，其中每一輸入/輸出墊之該類比資料路徑耦接至經組態以允許該類比資料路徑之雙向操作之一取樣/保持電路及一對運算放大器。
  16. 如請求項12之固態驅動器，其中每一輸入/輸出墊之該數位資料路徑耦接至一鎖存器及一對緩衝器，其中該鎖存器經組態以鎖存一來自該鎖存器耦接至之該輸入/輸出墊的數位信號輸入。
  17. 一種用於在一記憶體裝置中在一類比路徑與一數位路徑之間進行切換的方法，該方法包含：判定一信號為類比信號或是數位信號(1000)；在該信號為類比信號情況下，賦能該類比路徑且去能該數位路徑(1003)使得該類比信號在該類比路徑上傳輸；及在該信號為數位信號情況下，賦能該數位路徑且去能該類比路徑(1001)使得該數位信號在該數位路徑上傳輸；其中該類比信號及該數位信號共同地耦接至一輸入/輸 出墊之一單一第一輸入/輸出，該類比路徑耦接至該輸入/輸出墊之一第二輸入/輸出，且該數位路徑耦接至該輸入/輸出墊之一第三輸入/輸出。
  18. 如請求項17之方法，其中在該信號為數位信號情況下，進一步包括回應於接收到之控制信號來判定該信號為一命令或是一位址(1004)。
  19. 如請求項17之方法，其中在該信號為數位信號情況下，將該數位信號鎖存於一耦接至該數位路徑的一鎖存器中(1006、1008)。
  20. 如請求項17之方法，其中在該信號為類比信號情況下，將該類比信號儲存於一耦接至該類比路徑的一取樣/保持電路中(1007)。
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