JP2008256527A - 半導体集積回路 - Google Patents
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Abstract
【課題】機能ブロックの数が多くても、各機能ブロックに対してテストできるように、機能ブロックにテスト信号を入力するために必要なテスト入力用の外部端子を確保することを目的とする。
【解決手段】本発明に係る半導体集積回路1は、外部端子11と、通常動作時に外部端子11から信号を受ける機能ブロック14aと、テスト動作時に外部端子11に代わり機能ブロック14aに信号を与えるCPUレジスタ12と、テスト動作時に外部端子11からテスト信号を受ける機能ブロック14bとを備える。
【選択図】図1
【解決手段】本発明に係る半導体集積回路1は、外部端子11と、通常動作時に外部端子11から信号を受ける機能ブロック14aと、テスト動作時に外部端子11に代わり機能ブロック14aに信号を与えるCPUレジスタ12と、テスト動作時に外部端子11からテスト信号を受ける機能ブロック14bとを備える。
【選択図】図1
Description
本発明は、機能ブロックおよびCPUを内蔵する半導体集積回路に関し、特に機能ブロックにテスト信号を入力する外部端子を備える半導体集積回路に関するものである。
一般に、半導体集積回路内において論理回路で実現される機能ブロックが複数設けられる場合、各機能ブロックごとにテスト信号を入力する必要がある。しかし、機能ブロック同士間が半導体集積回路内で結線されている場合、各機能ブロックごとにテスト信号を入力することは困難であった。
この問題を解決するため、特許文献1に記載の半導体集積回路は、機能ブロックにテスト信号を入力するためのテスト入力用の外部端子を、機能ブロックごとに割り当てている。
しかしながら、従来の半導体集積回路では、機能ブロックの数が多くなると、半導体集積回路が備えるテスト入力用の外部端子数が不足し、全てのテスト動作を実現することができないという問題点があった。
本発明は、上記のような問題点を解決するためになされたものであり、機能ブロックにテスト信号を入力するために必要なテスト入力用の外部端子を確保することを目的とする。
本発明の請求項1に係る半導体集積回路は、外部端子と、通常動作時に前記外部端子から信号を受ける第1の機能ブロックと、テスト動作時に前記外部端子に代わり前記第1の機能ブロックに信号を与えるデータ保持手段と、テスト動作時に前記外部端子から信号を受ける第2の機能ブロックとを備える。
本発明の半導体集積回路によれば、機能ブロックにテスト信号を入力するために必要なテスト入力用の外部端子を確保することができる。
<実施の形態1>
図1は、本実施の形態に係る半導体集積回路1の構成を示すブロック図である。本実施の形態に係る半導体集積回路1は、外部端子11と、CPUレジスタ12と、マルチプレクサ13a〜13cと、機能ブロック14a〜14cと、テストモード制御ブロック15と、CPU16とを備える。
図1は、本実施の形態に係る半導体集積回路1の構成を示すブロック図である。本実施の形態に係る半導体集積回路1は、外部端子11と、CPUレジスタ12と、マルチプレクサ13a〜13cと、機能ブロック14a〜14cと、テストモード制御ブロック15と、CPU16とを備える。
以下、通常動作とは、機能ブロック14bが、機能ブロック14cからの信号に応じて所望の演算を行うことをいうものとする。また、テスト動作とは、機能ブロック14bが、外部端子11からの信号、例えば、テスト信号に応じて所望の演算を行うことをいうものする。
図1に示すように、機能ブロック14a〜14cと、テストモード制御ブロック15と、CPU16とは、それぞれ互いにバス17で接続されている。本実施の形態では、信号ビット幅は全て1ビットであるものとする。
外部端子11は、本実施の形態では、入力バッファ18と出力バッファ19とを備える双方向端子である。マルチプレクサ13cから出力される信号に応じて、例えば、外部端子11の出力バッファ19が制御されることにより、外部端子11の入出力状態は制御される。この外部端子11の入出力状態を制御する信号を、以下、入出力制御信号と呼ぶ。
外部端子11は、マルチプレクサ13cからの入出力制御信号が”0”のときに、半導体集積回路1内部から外部に信号を出力する出力状態となり、マルチプレクサ13cからの入出力制御信号が”1”のときに、半導体集積回路1外部から内部に信号を入力する入力状態となる。
第1の機能ブロックである機能ブロック14aは、通常動作時に外部端子11から信号を受ける。本実施の形態では、機能ブロック14aは、通常動作時に外部端子11からの信号を入力値X(Xは”0”または”1”)として認識する。一方、機能ブロック14aは、テスト動作時に、後述するCPUレジスタ12から信号を受ける。
機能ブロック14aは、通常動作時に、外部端子11の出力バッファ19に2つの信号を出力する。そのうちの1つの信号は、マルチプレクサ14cを介して出力され、外部端子11の入出力状態を制御する入出力制御信号である。機能ブロック14aは、入出力制御信号”0”を出力して、外部端子11を出力状態にし、入出力制御信号”1”を出力して、外部端子11を出力不可、つまり、入力状態にする制御を行う。
残りの1つの信号は、マルチプレクサを介さず、つまり、マルチプレクサによって切り換えられることなく、機能ブロック14aから出力バッファ19に直接出力され、半導体集積回路1外部に出力される信号である。
データ保持手段であるCPUレジスタ12は、テスト動作時に外部端子11に代わり機能ブロック14aに信号を与える。CPUレジスタ12は、バス17に接続されている機能ブロックであれば、いずれの機能ブロック内に設けられていてもよい。
CPUレジスタ12は、本実施の形態では、所定の値Y(Yは”0”または”1”)を保持し、その所定の値Yに応じた信号を機能ブロック14aに与える。機能ブロック14aは、CPUレジスタ12から与えられた信号に応じて、所定の値Yを認識する。CPUレジスタ12は、後述するように、CPU16からリード/ライトアクセス可能となっている。
機能ブロック14bは、通常動作時に、後述する機能ブロック14cから信号を受ける。一方、第2の機能ブロックである機能ブロック14bは、テスト動作時に外部端子11から信号を受ける。本実施の形態では、機能ブロック14bは、パラメータが保持されたレジスタ20を備える。
機能ブロック14bは、レジスタ20に保持されたパラメータと、マルチプレクサ13bからの出力に応じて所望の演算を行う。本実施の形態では、マルチプレクサ13bからの出力は、外部端子11からの信号、または、機能ブロック14cからの信号のいずれか一方が該当する。機能ブロック14bは、所望の演算の結果を、所定の出力先、例えば、いずれも図示しない、後段の機能ブロック、あるいは、ステータスレジスタ、あるいは、外部出力端子に出力する。
第3の機能ブロックである機能ブロック14cは、機能ブロック14bの前段に設けられた機能ブロックであり、通常動作時に機能ブロック14bに信号を与える。
第1の信号切換手段であるマルチプレクサ13aは、外部端子11およびCPUレジスタ12と機能ブロック14aとの間に配置される。本実施の形態では、マルチプレクサ13aは、後述するテストモード制御ブロック15からの制御信号が”0”である場合に、外部端子11からの信号を機能ブロック14aに出力する。一方、マルチプレクサ13aは、同上の制御信号が”1”である場合に、CPUレジスタ12からの信号を機能ブロック14aに出力する。
第2の信号切換手段であるマルチプレクサ13bは、外部端子11および機能ブロック14cと機能ブロック14bとの間に配置される。本実施の形態では、マルチプレクサ13bは、後述するテストモード制御ブロック15からの制御信号が”0”である場合に、機能ブロック14cからの信号を機能ブロック14bに出力する。一方、マルチプレクサ13bは、同上の制御信号が”1”である場合に、外部端子11からの信号を機能ブロック14bに出力する。
マルチプレクサ13cは、後述するテストモード制御ブロック15からの制御信号が”0”である場合に、機能ブロック14aからの入出力制御信号を外部端子11の出力バッファ19に出力する。一方、マルチプレクサ13cは、同上の制御信号が”1”である場合に、固定値”1”の信号を入出力制御信号として外部端子11の出力バッファ19に出力する。なお、図1に示される「1’b1」は、1ビット信号において”1”に固定されていることを示す。
切換制御手段であるテストモード制御ブロック15は、マルチプレクサ13a,13bを制御する。本実施の形態では、テストモード制御ブロック15は、モード設定用の情報に基づいて、通常動作時には”0”、テスト動作時には”1”の制御信号を、マルチプレクサ13a,13bそれぞれに送信することにより制御を行う。同様に、テストモード制御ブロック15は、通常動作時には”0”、テスト動作時には”1”の制御信号を、マルチプレクサ13cにも送信することにより、マルチプレクサ13cも制御する。モード設定用の情報は、例えば、図示しない特定の外部端子やCPUレジスタの状態に対応する情報である。
CPU16は、バス17を介して機能ブロック14aにアクセスする。そして、CPU16は、外部端子11からの入力値X、または、CPUレジスタ12からの所定の値Yが機能ブロック14aにおいて認識されたことを確認する。
CPU16は、機能ブロック14aが、入力値X、または、所定の値Yを認識したことを確認した場合に、入力値X、または、所定の値Yを読み込む。そして、CPU16は、読み込んだ入力値X、または、所定の値Yに応じて設定変更が必要か否かを判断する。それから、CPU16は、設定変更が必要であると判断した場合に、機能ブロック14bのレジスタ20にライトアクセスし、レジスタ20に保持されたパラメータを変更する。また、CPU16は、CPUレジスタ12にリード/ライトアクセス可能であり、テスト動作開始前に、CPUレジスタ12に所定の値Yを予め書き込み可能であるものとする。
<通常動作時>
本実施の形態に係る半導体集積回路1の通常動作について説明する。テストモード制御ブロック15は、マルチプレクサ13a,13b,13cそれぞれに”0”の制御信号を送信する。
本実施の形態に係る半導体集積回路1の通常動作について説明する。テストモード制御ブロック15は、マルチプレクサ13a,13b,13cそれぞれに”0”の制御信号を送信する。
そうすると、マルチプレクサ13aは、外部端子11からの信号を機能ブロック14aに出力する。マルチプレクサ13bは、機能ブロック14cからの信号を機能ブロック14bに出力する。マルチプレクサ13cは、機能ブロック14aからの入出力制御信号を外部端子11の出力バッファ19に出力する。
機能ブロック14aが、外部端子11の出力バッファ19に、入出力制御信号”1”を出力すると、双方向端子である外部端子11は、半導体集積回路1の外部から内部に信号を入力する入力状態となる。
機能ブロック14aが、外部端子11の出力バッファ19に、入出力制御信号”0”を出力すると、双方向端子である外部端子11は、半導体集積回路1の内部から外部に信号を出力する出力状態となる。
以下、外部端子11は入力状態であるものとして説明する。この場合、機能ブロック14aは、外部端子11からの信号を入力値Xとして認識する。CPU16は、機能ブロック14aにおいて、入力値Xが認識されている場合、入力値Xを読み込み、入力値Xに応じて設定変更が必要か否かを判断する。そして、CPU16は、設定変更が必要であると判断した場合に、機能ブロック14bのレジスタ20にライトアクセスし、レジスタ20に保持されたパラメータを変更する。
機能ブロック14bは、レジスタ20に保持されたパラメータと、機能ブロック14cからの信号に応じて所望の演算を行い、その演算結果を所定の出力先に出力する。こうして、本実施の形態に係る半導体集積回路1は、通常動作を行う。
<テスト動作時>
本実施の形態に係る半導体集積回路1のテスト動作について説明する。テストモード制御ブロック15は、マルチプレクサ13a,13b,13cそれぞれに”1”の制御信号を送信する。
本実施の形態に係る半導体集積回路1のテスト動作について説明する。テストモード制御ブロック15は、マルチプレクサ13a,13b,13cそれぞれに”1”の制御信号を送信する。
そうすると、マルチプレクサ13aは、CPUレジスタ12からの信号を機能ブロック14aに出力する。マルチプレクサ13bは、外部端子11からの信号を機能ブロック14bに出力する。マルチプレクサ13cは、固定値”1”の入出力制御信号を外部端子11の出力バッファ19に出力する。
機能ブロック14aは、CPUレジスタ12からの信号を所定の値Yとして認識する。CPU16は、機能ブロック14aにおいて、所定の値Yが認識されている場合、所定の値Yを読み込み、所定の値Yに応じて設定変更が必要か否かを判断する。そして、CPU16は、設定変更が必要であると判断した場合に、機能ブロック14bのレジスタ20にライトアクセスし、レジスタ20に保持されたパラメータを変更する。
双方向端子である外部端子11は、マルチプレクサ13cから固定値”1”の入出力制御信号を受けると、半導体集積回路1の外部から内部に信号を入力する入力状態を維持する。機能ブロック14bは、レジスタ20に保持されたパラメータと、外部端子11からの信号に応じて所望の演算を行い、その演算結果を所定の出力先に出力する。こうして、本実施の形態に係る半導体集積回路1は、テスト動作を行う。
以上のような動作を行う本実施の形態に係る半導体集積回路1によれば、テスト動作時に、外部端子11の信号に代わりCPUレジスタ12の信号を機能ブロック14aに与えることができる。そのため、テスト動作時にCPUレジスタ12からの信号により機能ブロック14aを継続して動作させることができる。また、通常動作時に機能ブロック14aに使用されていた外部端子11に、テスト動作時において機能ブロック14bをテストするためのテスト信号を入力することができる。こうして、機能ブロック14bにテスト信号を入力するために必要な外部端子を確保することができる。
なお、本実施の形態では、外部端子11を双方向端子であるとして説明を行ったが、入力専用端子であっても構わない。その場合、マルチプレクサ13cは不要となる。
<実施の形態2>
図2は、本実施の形態に係る半導体集積回路2の構成を示すブロック図である。図に示すように、本実施の形態に係る半導体集積回路2は、実施の形態1に係る半導体集積回路1の機能ブロック14aの代わりに、汎用入出力モジュール24を用いている。なお、本実施の形態において、実施の形態1と同様の部分については同一符号を付している。
図2は、本実施の形態に係る半導体集積回路2の構成を示すブロック図である。図に示すように、本実施の形態に係る半導体集積回路2は、実施の形態1に係る半導体集積回路1の機能ブロック14aの代わりに、汎用入出力モジュール24を用いている。なお、本実施の形態において、実施の形態1と同様の部分については同一符号を付している。
汎用入出力モジュール24は、一般にGPIO(Genearl Purpose I/O)と呼ばれているものであり、CPU16を内蔵する多くの半導体集積回路に搭載される。汎用入出力モジュール24は、双方向に入出力可能な外部端子11と合わせて設けられ、CPU16から汎用入出力モジュール24内部に設けられた図示しない設定レジスタを変更することにより、外部端子11の入出力状態を制御することができる。
以上のように構成される本実施の形態に係る半導体集積回路2によれば、実施の形態1と同様に、機能ブロック14bをテストするためのテスト信号の入力に必要なテスト入力用の外部端子を確保することができる。なお、汎用入出力モジュール24のテストについては、外部端子11から直接、テスト信号を入力すればよく、新たな外部端子は不要である。
<実施の形態3>
図3は、本実施の形態に係る半導体集積回路3の構成を示すブロック図である。本実施の形態では、テストモード制御ブロック15は、内部に一のCPUレジスタ12を備える。また、図示していないが、これまでの実施の形態においてテスト対象であった機能ブロック14bは、複数設けられている。
図3は、本実施の形態に係る半導体集積回路3の構成を示すブロック図である。本実施の形態では、テストモード制御ブロック15は、内部に一のCPUレジスタ12を備える。また、図示していないが、これまでの実施の形態においてテスト対象であった機能ブロック14bは、複数設けられている。
実施の形態1では、CPUレジスタ12は、バス17に接続されている機能ブロックであれば、いずれの機能ブロックで設けてもよいとしていた。本実施の形態では、実施の形態1と異なり、CPUレジスタ12は、テストモード制御ブロック15の内部に設けられている。そして、CPUレジスタ12は、バス17を介して、複数の機能ブロック14bのテスト専用レジスタとして共通に使用される。なお、本実施の形態において、実施の形態1と同様の部分については同一符号を付している。
以上のように構成される本実施の形態に係る半導体集積回路3によれば、テスト対象である複数の機能ブロック14bに対してテストを行う場合に、一のCPUレジスタ12にアクセスすることで共通使用することができる。そのため、機能ブロックごとにCPUレジスタ12を備えたものよりも、回路規模を削減することができる。
1,2,3 半導体集積回路、11 外部端子、12 CPUレジスタ、13a〜13c マルチプレクサ、14a〜14c 機能ブロック、15 テストモード制御ブロック、16 CPU、17 バス、18 入力バッファ、19 出力バッファ、20 レジスタ、24 汎用入出力モジュール。
Claims (4)
- 外部端子と、
通常動作時に前記外部端子から信号を受ける第1の機能ブロックと、
テスト動作時に前記外部端子に代わり前記第1の機能ブロックに信号を与えるデータ保持手段と、
テスト動作時に前記外部端子から信号を受ける第2の機能ブロックとを備える、
半導体集積回路。 - 通常動作時に前記第2の機能ブロックに信号を与える第3の機能ブロックと、
前記外部端子および前記データ保持手段と前記第1の機能ブロックとの間に配置される第1の信号切換手段と、
前記外部端子および前記第3の機能ブロックと前記第2の機能ブロックとの間に配置される第2の信号切換手段と、
前記第1,第2の信号切換手段を制御する切換制御手段とをさらに備える、
請求項1に記載の半導体集積回路。 - 前記第1の機能ブロックは、汎用入出力モジュールを含む、
請求項1または請求項2に記載の半導体集積回路。 - 前記第2の機能ブロックは複数設けられ、
前記切換制御手段は、内部に一の前記データ保持手段を備え、
前記一のデータ保持手段は、複数の前記第2の機能ブロックに共通に使用される、
請求項2に記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007098949A JP2008256527A (ja) | 2007-04-05 | 2007-04-05 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007098949A JP2008256527A (ja) | 2007-04-05 | 2007-04-05 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008256527A true JP2008256527A (ja) | 2008-10-23 |
Family
ID=39980234
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007098949A Pending JP2008256527A (ja) | 2007-04-05 | 2007-04-05 | 半導体集積回路 |
Country Status (1)
Country | Link |
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2007
- 2007-04-05 JP JP2007098949A patent/JP2008256527A/ja active Pending
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