JPH0555489A - 入力回路 - Google Patents
入力回路Info
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- JPH0555489A JPH0555489A JP3213411A JP21341191A JPH0555489A JP H0555489 A JPH0555489 A JP H0555489A JP 3213411 A JP3213411 A JP 3213411A JP 21341191 A JP21341191 A JP 21341191A JP H0555489 A JPH0555489 A JP H0555489A
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Abstract
(57)【要約】
【目的】ノイズによる誤動作を無くし入力回路の高信頼
性化を計る。 【構成】レベル回路と差動回路から成る製造条件変動お
よび電源電圧変動の少ないロジックレベルを持つ入力回
路と入力回路の出力を入力するロジックレベルの高いイ
ンバ−タ２０とインバ−タ２０の出力を入力するインバ
−タ２１と入力回路の出力点Ｊと接地電位との間に配置
されインバ−タ２０の出力をゲ−ト入力するＮチャネル
型ＭＯＳトランジスタＮ１５により構成する。
性化を計る。 【構成】レベル回路と差動回路から成る製造条件変動お
よび電源電圧変動の少ないロジックレベルを持つ入力回
路と入力回路の出力を入力するロジックレベルの高いイ
ンバ−タ２０とインバ−タ２０の出力を入力するインバ
−タ２１と入力回路の出力点Ｊと接地電位との間に配置
されインバ−タ２０の出力をゲ−ト入力するＮチャネル
型ＭＯＳトランジスタＮ１５により構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置等の
半導体装置に使用されＴＴＬ論理の信号レベルをＭＯＳ
論理の信号レベル変換する機能を有する入力回路に関す
る。
半導体装置に使用されＴＴＬ論理の信号レベルをＭＯＳ
論理の信号レベル変換する機能を有する入力回路に関す
る。
【０００２】
【従来の技術】従来の入力回路の回路図を図２に示す。
Ｐ１０・Ｐ１１はＰチャネル型ＭＯＳトランジスタ、Ｎ
１０・Ｎ１１・Ｎ１２・Ｎ１３・Ｎ１４はＮチャネル型
ＭＯＳトランジスタ、Ｇ・Ｈ・Ｉは各端子接点を表しＧ
は入力端子、Ｈは出力端子に対応している。ＶＤＤは電
源電位、ＶＳＳは接地電位である。レベル回路はＮチャ
ネル型ＭＯＳトランジスタＮ１２・Ｎ１３・Ｎ１４から
成り、差動回路はカレントミラ−型電流源を成すＰチャ
ネル型ＭＯＳトランジスタＰ１０・Ｐ１１とＮチャネル
型ＭＯＳトランジスタＮ１０・Ｎ１１から成る。Ｐチャ
ネル型ＭＯＳトランジスタＰ１０とＮチャネル型ＭＯＳ
トランジスタＮ１０のトランジスタ利得係数βＰ１０・
βＮ１０の関係は、入力回路のロジックレベルをＴＴＬ
論理信号レベルの中間電位１．５Ｖ近傍に設定するため
βＰ１０＜βＮ１０としている。
Ｐ１０・Ｐ１１はＰチャネル型ＭＯＳトランジスタ、Ｎ
１０・Ｎ１１・Ｎ１２・Ｎ１３・Ｎ１４はＮチャネル型
ＭＯＳトランジスタ、Ｇ・Ｈ・Ｉは各端子接点を表しＧ
は入力端子、Ｈは出力端子に対応している。ＶＤＤは電
源電位、ＶＳＳは接地電位である。レベル回路はＮチャ
ネル型ＭＯＳトランジスタＮ１２・Ｎ１３・Ｎ１４から
成り、差動回路はカレントミラ−型電流源を成すＰチャ
ネル型ＭＯＳトランジスタＰ１０・Ｐ１１とＮチャネル
型ＭＯＳトランジスタＮ１０・Ｎ１１から成る。Ｐチャ
ネル型ＭＯＳトランジスタＰ１０とＮチャネル型ＭＯＳ
トランジスタＮ１０のトランジスタ利得係数βＰ１０・
βＮ１０の関係は、入力回路のロジックレベルをＴＴＬ
論理信号レベルの中間電位１．５Ｖ近傍に設定するため
βＰ１０＜βＮ１０としている。
【０００３】以下に、従来の入力回路の動作説明をす
る。図３にレベル回路の接点Ｉの電位の電源電圧特性を
示す。図３からわかるようにレベル回路の接点Ｉの電位
の変化は、ある電源電位ＶＤＤを境に極端に抑えられ
る。この特性は、Ｎチャネル型ＭＯＳトランジスタＮ１
２・Ｎ１３に比べ高いしきい値電圧（Ｖｔｈ）を持つＮ
チャネル型ＭＯＳトランジスタＮ１４により得られる。
そのためレベル回路の接点Ｉをゲ−ト入力とするＮチャ
ネル型ＭＯＳトランジスタＮ１１を含む差動回路の片方
を成すＰチャネル型ＭＯＳトランジスタＰ１１とＮチャ
ネル型ＭＯＳトランジスタＮ１１に流れる電流の変化も
抑えられる。更に差動回路の片方を成すＰチャネル型Ｍ
ＯＳトランジスタＰ１０とＮチャネル型ＭＯＳトランジ
スタＮ１０に流れる電流の変化も同様に抑えられる。そ
の結果、入力回路の出力端子Ｈの電位変化は少なくな
る。従って、従来の入力回路は電源電圧変動の少ないロ
ジックレベルを提供するものであった。
る。図３にレベル回路の接点Ｉの電位の電源電圧特性を
示す。図３からわかるようにレベル回路の接点Ｉの電位
の変化は、ある電源電位ＶＤＤを境に極端に抑えられ
る。この特性は、Ｎチャネル型ＭＯＳトランジスタＮ１
２・Ｎ１３に比べ高いしきい値電圧（Ｖｔｈ）を持つＮ
チャネル型ＭＯＳトランジスタＮ１４により得られる。
そのためレベル回路の接点Ｉをゲ−ト入力とするＮチャ
ネル型ＭＯＳトランジスタＮ１１を含む差動回路の片方
を成すＰチャネル型ＭＯＳトランジスタＰ１１とＮチャ
ネル型ＭＯＳトランジスタＮ１１に流れる電流の変化も
抑えられる。更に差動回路の片方を成すＰチャネル型Ｍ
ＯＳトランジスタＰ１０とＮチャネル型ＭＯＳトランジ
スタＮ１０に流れる電流の変化も同様に抑えられる。そ
の結果、入力回路の出力端子Ｈの電位変化は少なくな
る。従って、従来の入力回路は電源電圧変動の少ないロ
ジックレベルを提供するものであった。
【０００４】
【発明が解決しようとする課題】一般的に半導体メモリ
装置におけるノイズの発生は、半導体メモリ装置外にデ
−タを出力する出力回路のスイッチング時に生ずる。こ
のスイッチング時に生ずるノイズは出力回路の構成上、
主に接地電位を振らせる。そのために接地電位を共有し
アドレス信号を入力する入力回路にまでノイズの影響が
及ぶ。
装置におけるノイズの発生は、半導体メモリ装置外にデ
−タを出力する出力回路のスイッチング時に生ずる。こ
のスイッチング時に生ずるノイズは出力回路の構成上、
主に接地電位を振らせる。そのために接地電位を共有し
アドレス信号を入力する入力回路にまでノイズの影響が
及ぶ。
【０００５】ここで入力端子Ｇが論理１レベルのときに
はＮチャネル型ＭＯＳトランジスタＮ１０はオンし出力
端子Ｈは論理０レベルになる。このときノイズにより接
地電位ＶＳＳが振られた場合、接地電位ＶＳＳにソ−ス
が接続しているＮチャネル型ＭＯＳトランジスタＮ１０
のトランジスタ利得係数は見かけ上大きくなる。その結
果、出力端子Ｈはより強く論理０レベルに保たれる。ま
た、入力端子Ｇが論理０レベルのときにはＮチャネル型
ＭＯＳトランジスタＮ１０はオフし出力端子ＨはＰチャ
ネル型ＭＯＳトランジスタＰ１０により論理１レベルに
なる。このときノイズにより接地電位ＶＳＳが振られた
場合、Ｎチャネル型ＭＯＳトランジスタＮ１０はオフ状
態を保てずある期間オン状態が生ずる。このときも同様
にＮチャネル型ＭＯＳトランジスタＮ１０のトランジス
タ利得係数は見かけ上大きくなる。その結果、出力端子
Ｈは論理１レベルを維持できなくなりＮチャネル型ＭＯ
ＳトランジスタＮ１０がオンの期間出力端子Ｈの電位は
下がり誤動作を起こす。従って、従来の入力回路は電源
電位ＶＤＤが高電位側にあるほどノイズの影響を受け易
く、そのために誤動作を起こすという問題点を有する。
はＮチャネル型ＭＯＳトランジスタＮ１０はオンし出力
端子Ｈは論理０レベルになる。このときノイズにより接
地電位ＶＳＳが振られた場合、接地電位ＶＳＳにソ−ス
が接続しているＮチャネル型ＭＯＳトランジスタＮ１０
のトランジスタ利得係数は見かけ上大きくなる。その結
果、出力端子Ｈはより強く論理０レベルに保たれる。ま
た、入力端子Ｇが論理０レベルのときにはＮチャネル型
ＭＯＳトランジスタＮ１０はオフし出力端子ＨはＰチャ
ネル型ＭＯＳトランジスタＰ１０により論理１レベルに
なる。このときノイズにより接地電位ＶＳＳが振られた
場合、Ｎチャネル型ＭＯＳトランジスタＮ１０はオフ状
態を保てずある期間オン状態が生ずる。このときも同様
にＮチャネル型ＭＯＳトランジスタＮ１０のトランジス
タ利得係数は見かけ上大きくなる。その結果、出力端子
Ｈは論理１レベルを維持できなくなりＮチャネル型ＭＯ
ＳトランジスタＮ１０がオンの期間出力端子Ｈの電位は
下がり誤動作を起こす。従って、従来の入力回路は電源
電位ＶＤＤが高電位側にあるほどノイズの影響を受け易
く、そのために誤動作を起こすという問題点を有する。
【０００６】そこで本発明は、このような問題点を解決
するものでその目的とするところは、ノイズによる入力
回路の誤動作を防ぐことにある。
するものでその目的とするところは、ノイズによる入力
回路の誤動作を防ぐことにある。
【０００７】
【課題を解決するための手段】本発明の入力回路は、第
１の電源電位と出力点との間にゲ−トとドレインを接続
したＮチャネル型ＭＯＳトランジスタを少なくとも１つ
以上備え、前記出力点と第２の電源電位との間に前記Ｎ
チャネル型ＭＯＳトランジスタの持つトランジスタ利得
係数より十分低いトランジスタ利得係数を持つＮチャネ
ル型ＭＯＳトランジスタを備え、前記出力点と第２の電
源電位との間に他のＮチャネル型ＭＯＳトランジスタよ
り高いしきい値電圧を持つＮチャネル型ＭＯＳトランジ
スタを備えたレベル回路と、前記第１の電源電位と前記
第２の電源電位との間に配置され入力信号と前記レベル
回路の出力信号を入力とした差動回路から成り製造条件
変動および電源電圧変動の少ないロジックレベルを持つ
入力回路において、前記入力回路の第１の出力点の出力
信号を入力するロジックレベルの高い第１のインバ−タ
回路と前記第１のインバ−タ回路の出力を入力する第２
のインバ−タ回路を設け、前記入力回路の第２の出力点
と前記第２の電源電位との間に配置され前記第２のイン
バ−タ回路の出力をゲ−ト入力するＮチャネル型ＭＯＳ
トランジスタを備えたことを特徴とする。
１の電源電位と出力点との間にゲ−トとドレインを接続
したＮチャネル型ＭＯＳトランジスタを少なくとも１つ
以上備え、前記出力点と第２の電源電位との間に前記Ｎ
チャネル型ＭＯＳトランジスタの持つトランジスタ利得
係数より十分低いトランジスタ利得係数を持つＮチャネ
ル型ＭＯＳトランジスタを備え、前記出力点と第２の電
源電位との間に他のＮチャネル型ＭＯＳトランジスタよ
り高いしきい値電圧を持つＮチャネル型ＭＯＳトランジ
スタを備えたレベル回路と、前記第１の電源電位と前記
第２の電源電位との間に配置され入力信号と前記レベル
回路の出力信号を入力とした差動回路から成り製造条件
変動および電源電圧変動の少ないロジックレベルを持つ
入力回路において、前記入力回路の第１の出力点の出力
信号を入力するロジックレベルの高い第１のインバ−タ
回路と前記第１のインバ−タ回路の出力を入力する第２
のインバ−タ回路を設け、前記入力回路の第２の出力点
と前記第２の電源電位との間に配置され前記第２のイン
バ−タ回路の出力をゲ−ト入力するＮチャネル型ＭＯＳ
トランジスタを備えたことを特徴とする。
【０００８】
【作用】入力回路の第１の出力点の出力信号を入力する
ロジックレベルの高い第１のインバ−タ回路と第１のイ
ンバ−タ回路の出力を入力する第２のインバ−タ回路
と、入力回路の第２の出力点と接地電位との間に配置さ
れ第２のインバ−タ回路の出力をゲ−ト入力するＮチャ
ネル型ＭＯＳトランジスタを設けることによって、入力
回路の第２の出力点と接地電位間に配置されるトランジ
スタのトランジスタ利得係数を所定の期間だけ大きく設
定できる。そのため、接地電位に重畳するノイズによっ
ておこる入力回路の出力電位の降下を無くし誤動作を防
ぐ。
ロジックレベルの高い第１のインバ−タ回路と第１のイ
ンバ−タ回路の出力を入力する第２のインバ−タ回路
と、入力回路の第２の出力点と接地電位との間に配置さ
れ第２のインバ−タ回路の出力をゲ−ト入力するＮチャ
ネル型ＭＯＳトランジスタを設けることによって、入力
回路の第２の出力点と接地電位間に配置されるトランジ
スタのトランジスタ利得係数を所定の期間だけ大きく設
定できる。そのため、接地電位に重畳するノイズによっ
ておこる入力回路の出力電位の降下を無くし誤動作を防
ぐ。
【０００９】
【実施例】本発明の入力回路の回路図を図１に示す。図
１において、Ｐ１０・Ｐ１１はＰチャネル型ＭＯＳトラ
ンジスタ、Ｎ１０・Ｎ１１・Ｎ１２・Ｎ１３・Ｎ１４は
Ｎチャネル型ＭＯＳトランジスタ、Ｇ・Ｈ・Ｉ・Ｊは各
端子接点を表しＧは入力端子、Ｈは出力端子に対応して
いる。ＶＤＤは電源電位、ＶＳＳは接地電位である。レ
ベル回路はＮチャネル型ＭＯＳトランジスタＮ１２・Ｎ
１３・Ｎ１４から成り、差動回路はＰチャネル型ＭＯＳ
トランジスタＰ１０・Ｐ１１とＮチャネル型ＭＯＳトラ
ンジスタＮ１０・Ｎ１１から成る。差動回路を成すＰチ
ャネル型ＭＯＳトランジスタＰ１０とＮチャネル型ＭＯ
ＳトランジスタＮ１０のトランジスタ利得係数βＰ１０
・βＮ１０の関係は、βＰ１０＜βＮ１０としている。
入力回路の出力端子Ｈの出力信号を入力するロジックレ
ベルが高いインバ−タ２０とインバ−タ２０の出力を入
力するインバ−タ２１とインバ−タ２１の出力をゲ−ト
入力するＮチャネル型ＭＯＳトランジスタＮ１５は本発
明の主を成すものである。
１において、Ｐ１０・Ｐ１１はＰチャネル型ＭＯＳトラ
ンジスタ、Ｎ１０・Ｎ１１・Ｎ１２・Ｎ１３・Ｎ１４は
Ｎチャネル型ＭＯＳトランジスタ、Ｇ・Ｈ・Ｉ・Ｊは各
端子接点を表しＧは入力端子、Ｈは出力端子に対応して
いる。ＶＤＤは電源電位、ＶＳＳは接地電位である。レ
ベル回路はＮチャネル型ＭＯＳトランジスタＮ１２・Ｎ
１３・Ｎ１４から成り、差動回路はＰチャネル型ＭＯＳ
トランジスタＰ１０・Ｐ１１とＮチャネル型ＭＯＳトラ
ンジスタＮ１０・Ｎ１１から成る。差動回路を成すＰチ
ャネル型ＭＯＳトランジスタＰ１０とＮチャネル型ＭＯ
ＳトランジスタＮ１０のトランジスタ利得係数βＰ１０
・βＮ１０の関係は、βＰ１０＜βＮ１０としている。
入力回路の出力端子Ｈの出力信号を入力するロジックレ
ベルが高いインバ−タ２０とインバ−タ２０の出力を入
力するインバ−タ２１とインバ−タ２１の出力をゲ−ト
入力するＮチャネル型ＭＯＳトランジスタＮ１５は本発
明の主を成すものである。
【００１０】以下に、本発明の入力回路の動作を説明す
る。図１において、入力端子Ｇが論理１レベルのときに
はＮチャネル型ＭＯＳトランジスタＮ１０はオンし出力
端子Ｈは論理０レベルになる。一方、入力回路の出力端
子Ｈの出力信号を入力するインバ−タ２０の出力は論理
１レベルに、その出力を入力するインバ−タ２１の出力
は論理０レベルに、更にその出力をゲ−ト入力するＮチ
ャネル型ＭＯＳトランジスタＮ１５はオフする。このと
きノイズにより接地電位ＶＳＳが振られた場合、接地電
位ＶＳＳにソ−スが接続しているＮチャネル型ＭＯＳト
ランジスタＮ１０のトランジスタ利得係数は見かけ上大
きくなる。その結果、出力端子ＨはＮチャネル型ＭＯＳ
トランジスタＮ１０によってさらに論理０レベルに保た
れる。また、入力端子Ｇが論理０レベルのときにはＮチ
ャネル型ＭＯＳトランジスタＮ１０はオフし出力端子Ｈ
はＰチャネル型ＭＯＳトランジスタＰ１０により論理１
レベルになる。一方、入力回路の出力端子Ｈの出力信号
を入力するインバ−タ２０の出力は論理０レベルに、そ
の出力を入力するインバ−タ２１の出力は論理１レベル
に、更にその出力をゲ−ト入力するＮチャネル型ＭＯＳ
トランジスタＮ１５はオンする。そのため差動回路の出
力端子Ｊの電位は下がり出力端子Ｊに接続されるＰチャ
ネル型ＭＯＳトランジスタＰ１０・Ｐ１１のトランジス
タ利得係数は大きくなり出力端子Ｈは論理１レベルに保
持される。このときノイズにより接地電位ＶＳＳが振ら
れた場合、Ｎチャネル型ＭＯＳトランジスタＮ１０はオ
フ状態を保てずある期間オン状態が生ずる。このときも
同様にＮチャネル型ＭＯＳトランジスタＮ１０のトラン
ジスタ利得係数は見かけ上大きくなる。この結果、出力
端子Ｈはすでにトランジスタ利得係数が大きいＰチャネ
ル型ＭＯＳトランジスタＰ１０によって論理１レベルを
保持しているため、ノイズによりトランジスタ利得係数
が見かけ上大きくなったＮチャネル型ＭＯＳトランジス
タＮ１０が動作しても出力端子Ｈの電位の降下は起きな
い。
る。図１において、入力端子Ｇが論理１レベルのときに
はＮチャネル型ＭＯＳトランジスタＮ１０はオンし出力
端子Ｈは論理０レベルになる。一方、入力回路の出力端
子Ｈの出力信号を入力するインバ−タ２０の出力は論理
１レベルに、その出力を入力するインバ−タ２１の出力
は論理０レベルに、更にその出力をゲ−ト入力するＮチ
ャネル型ＭＯＳトランジスタＮ１５はオフする。このと
きノイズにより接地電位ＶＳＳが振られた場合、接地電
位ＶＳＳにソ−スが接続しているＮチャネル型ＭＯＳト
ランジスタＮ１０のトランジスタ利得係数は見かけ上大
きくなる。その結果、出力端子ＨはＮチャネル型ＭＯＳ
トランジスタＮ１０によってさらに論理０レベルに保た
れる。また、入力端子Ｇが論理０レベルのときにはＮチ
ャネル型ＭＯＳトランジスタＮ１０はオフし出力端子Ｈ
はＰチャネル型ＭＯＳトランジスタＰ１０により論理１
レベルになる。一方、入力回路の出力端子Ｈの出力信号
を入力するインバ−タ２０の出力は論理０レベルに、そ
の出力を入力するインバ−タ２１の出力は論理１レベル
に、更にその出力をゲ−ト入力するＮチャネル型ＭＯＳ
トランジスタＮ１５はオンする。そのため差動回路の出
力端子Ｊの電位は下がり出力端子Ｊに接続されるＰチャ
ネル型ＭＯＳトランジスタＰ１０・Ｐ１１のトランジス
タ利得係数は大きくなり出力端子Ｈは論理１レベルに保
持される。このときノイズにより接地電位ＶＳＳが振ら
れた場合、Ｎチャネル型ＭＯＳトランジスタＮ１０はオ
フ状態を保てずある期間オン状態が生ずる。このときも
同様にＮチャネル型ＭＯＳトランジスタＮ１０のトラン
ジスタ利得係数は見かけ上大きくなる。この結果、出力
端子Ｈはすでにトランジスタ利得係数が大きいＰチャネ
ル型ＭＯＳトランジスタＰ１０によって論理１レベルを
保持しているため、ノイズによりトランジスタ利得係数
が見かけ上大きくなったＮチャネル型ＭＯＳトランジス
タＮ１０が動作しても出力端子Ｈの電位の降下は起きな
い。
【００１１】図４は本発明の入力回路の波形応答特性で
ある。４０・４１は入力端子Ｇに入力されるＴＴＬ論理
レベルの入力波形、５０・５１は出力端子Ｈから出力さ
れる出力波形、６０は入力回路の出力を入力するインバ
−タ２０のロジックレベル電位である。入力波形に対す
る出力波形はそれぞれ４０・５０、４１・５１に対応す
る。上記、入力回路の動作説明で述べたようにＮチャネ
ル型ＭＯＳトランジスタＮ１５は、出力端子Ｈの電位が
インバ−タ２０のロジックレベル電位６０以上のときに
動作する。そのため入力端子Ｇに入力波形４０が入力さ
れた場合、出力波形５０に示すようにＮチャネル型ＭＯ
ＳトランジスタＮ１５が動作している間、出力端子Ｈの
電位が電源電位ＶＤＤからインバ−タ２０のロジックレ
ベル電位６０に達するまでの応答速度は遅くなる。また
入力端子Ｇに入力波形４１が入力された場合、出力波形
５１に示すようにＮチャネル型ＭＯＳトランジスタＮ１
５の動作により、出力端子Ｈの電位がインバ−タ２０の
ロジックレベル電位６０から電源電位ＶＤＤに達するま
での応答速度は速くなる。これより入力端子Ｇに入力波
形４０が入力され出力端子Ｈに出力波形５０が出力する
場合、Ｎチャネル型ＭＯＳトランジスタＮ１５を設ける
ことによって入力回路の出力応答速度は遅くなりアクセ
スタイムに影響を及ぼす。その影響を極力少なくするた
めにＮチャネル型ＭＯＳトランジスタＮ１５の動作期間
を制御する信号を出力するインバ−タ２０のロジックレ
ベルを高く設定した。
ある。４０・４１は入力端子Ｇに入力されるＴＴＬ論理
レベルの入力波形、５０・５１は出力端子Ｈから出力さ
れる出力波形、６０は入力回路の出力を入力するインバ
−タ２０のロジックレベル電位である。入力波形に対す
る出力波形はそれぞれ４０・５０、４１・５１に対応す
る。上記、入力回路の動作説明で述べたようにＮチャネ
ル型ＭＯＳトランジスタＮ１５は、出力端子Ｈの電位が
インバ−タ２０のロジックレベル電位６０以上のときに
動作する。そのため入力端子Ｇに入力波形４０が入力さ
れた場合、出力波形５０に示すようにＮチャネル型ＭＯ
ＳトランジスタＮ１５が動作している間、出力端子Ｈの
電位が電源電位ＶＤＤからインバ−タ２０のロジックレ
ベル電位６０に達するまでの応答速度は遅くなる。また
入力端子Ｇに入力波形４１が入力された場合、出力波形
５１に示すようにＮチャネル型ＭＯＳトランジスタＮ１
５の動作により、出力端子Ｈの電位がインバ−タ２０の
ロジックレベル電位６０から電源電位ＶＤＤに達するま
での応答速度は速くなる。これより入力端子Ｇに入力波
形４０が入力され出力端子Ｈに出力波形５０が出力する
場合、Ｎチャネル型ＭＯＳトランジスタＮ１５を設ける
ことによって入力回路の出力応答速度は遅くなりアクセ
スタイムに影響を及ぼす。その影響を極力少なくするた
めにＮチャネル型ＭＯＳトランジスタＮ１５の動作期間
を制御する信号を出力するインバ−タ２０のロジックレ
ベルを高く設定した。
【００１２】従って、入力回路の出力端子Ｊと接地電位
ＶＳＳとの間にＮチャネル型ＭＯＳトランジスタＮ１５
を設けることによって、ノイズによる入力回路の出力端
子Ｈの論理１レベルの電位の降下を無くすことができ、
更にＮチャネル型ＭＯＳトランジスタＮ１５の動作期間
を制御する信号を出力するインバ−タ２０のロジックレ
ベルを高く設定することによって、アクセスタイムへの
影響を極力少なくすることができる。
ＶＳＳとの間にＮチャネル型ＭＯＳトランジスタＮ１５
を設けることによって、ノイズによる入力回路の出力端
子Ｈの論理１レベルの電位の降下を無くすことができ、
更にＮチャネル型ＭＯＳトランジスタＮ１５の動作期間
を制御する信号を出力するインバ−タ２０のロジックレ
ベルを高く設定することによって、アクセスタイムへの
影響を極力少なくすることができる。
【００１３】
【発明の効果】以上説明してきたように、入力回路の第
１の出力点の出力信号を入力とするロジックレベルの高
い第１のインバ−タ回路と第１のインバ−タ回路の出力
を入力する第２のインバ−タ回路と、入力回路の第２の
出力点と電源電位との間に配置されインバ−タ回路の出
力をゲ−ト入力とするＰチャネル型ＭＯＳトランジスタ
を設けることによって、高電源電位側での接地電位に重
畳するノイズによる誤動作を無くすことができ信頼性の
高い入力回路を提供できる。
１の出力点の出力信号を入力とするロジックレベルの高
い第１のインバ−タ回路と第１のインバ−タ回路の出力
を入力する第２のインバ−タ回路と、入力回路の第２の
出力点と電源電位との間に配置されインバ−タ回路の出
力をゲ−ト入力とするＰチャネル型ＭＯＳトランジスタ
を設けることによって、高電源電位側での接地電位に重
畳するノイズによる誤動作を無くすことができ信頼性の
高い入力回路を提供できる。
【図１】本発明の入力回路の実施例を示す回路図。
【図２】入力回路の従来例を示す回路図。
【図３】レベル回路の接点Ｉの電位の電源電圧特性図。
【図４】入力回路の波形応答特性図。
Ｐ１０〜Ｐ１１ Ｐチャネル型ＭＯＳトランジスタ Ｎ１０〜Ｎ１５ Ｎチャネル型ＭＯＳトランジスタ ２０，２１ インバ−タ ３０ レベル回路の接点Ｉの電位の電源電圧
特性 ４０，４１ 入力回路の入力波形 ５０，５１ 入力回路の出力波形 ６０ インバ−タ２０のロジックレベル電位 Ｇ 入力端子 Ｈ 出力端子 Ｉ 接点 ＶＤＤ 電源電位 ＶＳＳ 接地電位
特性 ４０，４１ 入力回路の入力波形 ５０，５１ 入力回路の出力波形 ６０ インバ−タ２０のロジックレベル電位 Ｇ 入力端子 Ｈ 出力端子 Ｉ 接点 ＶＤＤ 電源電位 ＶＳＳ 接地電位
Claims (1)
- 【請求項１】 第１の電源電位と出力点との間にゲ−ト
とドレインを接続したＮチャネル型ＭＯＳトランジスタ
を少なくとも１つ以上備え、前記出力点と第２の電源電
位との間に前記Ｎチャネル型ＭＯＳトランジスタの持つ
トランジスタ利得係数より十分低いトランジスタ利得係
数を持つＮチャネル型ＭＯＳトランジスタを備え、前記
出力点と第２の電源電位との間に他のＮチャネル型ＭＯ
Ｓトランジスタより高いしきい値電圧を持つＮチャネル
型ＭＯＳトランジスタを備えたレベル回路と、前記第１
の電源電位と前記第２の電源電位との間に配置され入力
信号と前記レベル回路の出力信号を入力とした差動回路
から成り製造条件変動および電源電圧変動の少ないロジ
ックレベルを持つ入力回路において、前記入力回路の第
１の出力点の出力信号を入力するロジックレベルの高い
第１のインバ−タ回路と前記第１のインバ−タ回路の出
力を入力する第２のインバ−タ回路を設け、前記入力回
路の第２の出力点と前記第２の電源電位との間に配置さ
れ前記第２のインバ−タ回路の出力をゲ−ト入力するＮ
チャネル型ＭＯＳトランジスタを備えたことを特徴とす
る入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3213411A JPH0555489A (ja) | 1991-08-26 | 1991-08-26 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3213411A JPH0555489A (ja) | 1991-08-26 | 1991-08-26 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555489A true JPH0555489A (ja) | 1993-03-05 |
Family
ID=16638786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3213411A Pending JPH0555489A (ja) | 1991-08-26 | 1991-08-26 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555489A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6414420B1 (en) | 1999-01-21 | 2002-07-02 | Ngk Spark Plug Co., Ltd. | Spark plug and method of manufacturing the same |
| US7230369B2 (en) | 2003-11-28 | 2007-06-12 | Denso Corporation | Spark plug |
| US7234429B2 (en) | 2004-08-31 | 2007-06-26 | Denso Corporation | Spark plug with increased durability |
-
1991
- 1991-08-26 JP JP3213411A patent/JPH0555489A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6414420B1 (en) | 1999-01-21 | 2002-07-02 | Ngk Spark Plug Co., Ltd. | Spark plug and method of manufacturing the same |
| US7230369B2 (en) | 2003-11-28 | 2007-06-12 | Denso Corporation | Spark plug |
| US7234429B2 (en) | 2004-08-31 | 2007-06-26 | Denso Corporation | Spark plug with increased durability |
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