JPH07142983A - 半導体集積回路の入力回路 - Google Patents
半導体集積回路の入力回路Info
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- JPH07142983A JPH07142983A JP5150816A JP15081693A JPH07142983A JP H07142983 A JPH07142983 A JP H07142983A JP 5150816 A JP5150816 A JP 5150816A JP 15081693 A JP15081693 A JP 15081693A JP H07142983 A JPH07142983 A JP H07142983A
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Abstract
(57)【要約】
【目的】本発明は、外部から入力された入力信号Ｈレベ
ルもしくはＬレベルの二値に判別して半導体集積回路の
内部信号に変換する半導体集積回路の入力回路に関し、
電源電圧が異なっても入力信号を正しく判別する。 【構成】入力信号の電圧がそれぞれＨレベルおよびＬレ
ベルにあると判定するためのしきい値電圧が互いに異な
る電源電圧毎に調整された複数の入力信号弁別回路を備
え、電源電圧に応じて前記複数の入力信号弁別回路の中
から１つの入力信号弁別回路を選択する。
ルもしくはＬレベルの二値に判別して半導体集積回路の
内部信号に変換する半導体集積回路の入力回路に関し、
電源電圧が異なっても入力信号を正しく判別する。 【構成】入力信号の電圧がそれぞれＨレベルおよびＬレ
ベルにあると判定するためのしきい値電圧が互いに異な
る電源電圧毎に調整された複数の入力信号弁別回路を備
え、電源電圧に応じて前記複数の入力信号弁別回路の中
から１つの入力信号弁別回路を選択する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に入力
される外部信号をチップ内部信号に変換する入力回路に
関する。
される外部信号をチップ内部信号に変換する入力回路に
関する。
【０００２】
【従来の技術】従来より、システムは複数個のチップに
より形成され、しかもチップ間のインターフェイスでは
チップ内部とは異なった信号レベルが用いられている場
合がある。例えば、ＴＴＬレベルとＣＭＯＳレベル等が
あり、外部から入力されたＴＴＬレベル信号がＨレベル
の信号であるかＬレベルの信号であるかを判定して半導
体集積回路の内部信号の“Ｈ”または“Ｌ”に変換する
入力回路が備えられている。
より形成され、しかもチップ間のインターフェイスでは
チップ内部とは異なった信号レベルが用いられている場
合がある。例えば、ＴＴＬレベルとＣＭＯＳレベル等が
あり、外部から入力されたＴＴＬレベル信号がＨレベル
の信号であるかＬレベルの信号であるかを判定して半導
体集積回路の内部信号の“Ｈ”または“Ｌ”に変換する
入力回路が備えられている。
【０００３】図５は半導体集積回路の入力回路の特性を
説明するための図である。その半導体集積回路に電源電
圧として５Ｖが印加されており、図５（Ａ）に示すよう
に外部からの入力信号Ｖi としてＴＴＬレベルを例にと
り、２．４Ｖ以上をＨレベル（ＶiH）、０．８Ｖ以下を
Ｌレベル（ＶiL）として認識するものとする。
説明するための図である。その半導体集積回路に電源電
圧として５Ｖが印加されており、図５（Ａ）に示すよう
に外部からの入力信号Ｖi としてＴＴＬレベルを例にと
り、２．４Ｖ以上をＨレベル（ＶiH）、０．８Ｖ以下を
Ｌレベル（ＶiL）として認識するものとする。
【０００４】図５（Ｂ）は入力回路の特性を表わしてお
り、入力信号Ｖi の電圧を横軸、その外部信号Ｖi が入
力されたときに入力回路がその入力信号Ｖi をＨレベル
ないしＬレベルに判別するために要する動作時間ｔを縦
軸にとったグラフである。動作時間の規格限界ｔc 以内
で動作させる必要があり、このため、ノイズあるいは製
造プロセスの変動を加味し、Ｈレベル側、Ｌレベル側に
それぞれマージン電圧ΔＶ1 ，ΔＶ2 をとり、“Ｈ”と
認識するレベルが２．４Ｖ−ΔＶ1 ，“Ｌ”を認識する
レベルが０．８Ｖ＋ΔＶ2 と設定されるように、この入
力回路を構成するＰチャンネルトランジスタやＮチャン
ネルトランジスタ（図示せず）の寸法を調整し相互コン
ダクタンスｇm 比等を最適化した設計がなされる。
り、入力信号Ｖi の電圧を横軸、その外部信号Ｖi が入
力されたときに入力回路がその入力信号Ｖi をＨレベル
ないしＬレベルに判別するために要する動作時間ｔを縦
軸にとったグラフである。動作時間の規格限界ｔc 以内
で動作させる必要があり、このため、ノイズあるいは製
造プロセスの変動を加味し、Ｈレベル側、Ｌレベル側に
それぞれマージン電圧ΔＶ1 ，ΔＶ2 をとり、“Ｈ”と
認識するレベルが２．４Ｖ−ΔＶ1 ，“Ｌ”を認識する
レベルが０．８Ｖ＋ΔＶ2 と設定されるように、この入
力回路を構成するＰチャンネルトランジスタやＮチャン
ネルトランジスタ（図示せず）の寸法を調整し相互コン
ダクタンスｇm 比等を最適化した設計がなされる。
【０００５】
【発明が解決しようとする課題】図６は、上述のように
して電源電圧が５Ｖのときを基準として入力回路の設計
を行った場合において、電源電圧が３Ｖに低下した時の
特性を表わした図である。電源電圧が例えば３Ｖに低下
した場合において、図６（Ａ）に示すように、例えば、
２．４Ｖ以上がＨレベルＶiH、０．８Ｖ以下がＬレベル
ＶiLであるとする入力信号Ｖi の規格が同一であった場
合、図６（Ｂ）に示すように、Ｈレベル側では正常動作
が期待できるがＬレベル側では規格限界ｔc を越えてし
まい誤動作の原因となる。
して電源電圧が５Ｖのときを基準として入力回路の設計
を行った場合において、電源電圧が３Ｖに低下した時の
特性を表わした図である。電源電圧が例えば３Ｖに低下
した場合において、図６（Ａ）に示すように、例えば、
２．４Ｖ以上がＨレベルＶiH、０．８Ｖ以下がＬレベル
ＶiLであるとする入力信号Ｖi の規格が同一であった場
合、図６（Ｂ）に示すように、Ｈレベル側では正常動作
が期待できるがＬレベル側では規格限界ｔc を越えてし
まい誤動作の原因となる。
【０００６】本発明は、上記事情に鑑み、電源電圧が異
なっても入力信号を正しく判別して内部に取り込むこと
のできる半導体集積回路の入力回路を提供することを目
的とする。
なっても入力信号を正しく判別して内部に取り込むこと
のできる半導体集積回路の入力回路を提供することを目
的とする。
【０００７】
【課題を解決するための手段】上記目的を達成する本発
明の半導体集積回路の入力回路は、外部から入力された
入力信号をＨレベルもしくはＬレベルの二値に判別して
半導体集積回路の内部信号に変換する半導体集積回路の
入力回路において、 （１）入力信号の電圧がそれぞれＨレベルおよびＬレベ
ルにあると判定するためのしきい値電圧が互いに異なる
電源電圧毎に調整された複数の入力信号判別回路 （２）電源電圧に応じて上記複数の入力信号判別回路の
中から１つの入力信号判別回路を選択する選択回路 を備えたことを特徴とするものである。
明の半導体集積回路の入力回路は、外部から入力された
入力信号をＨレベルもしくはＬレベルの二値に判別して
半導体集積回路の内部信号に変換する半導体集積回路の
入力回路において、 （１）入力信号の電圧がそれぞれＨレベルおよびＬレベ
ルにあると判定するためのしきい値電圧が互いに異なる
電源電圧毎に調整された複数の入力信号判別回路 （２）電源電圧に応じて上記複数の入力信号判別回路の
中から１つの入力信号判別回路を選択する選択回路 を備えたことを特徴とするものである。
【０００８】ここで、上記本発明において、電源電圧を
複数に判別する電源電圧判別回路を備え、上記選択回路
により、電源電圧判別回路で判別された電源電圧に応じ
て上記入力信号判別回路を選択される構成とすることが
好ましい。
複数に判別する電源電圧判別回路を備え、上記選択回路
により、電源電圧判別回路で判別された電源電圧に応じ
て上記入力信号判別回路を選択される構成とすることが
好ましい。
【０００９】
【作用】本発明の半導体集積回路の入力回路は、上記複
数の電圧判別回路を備え、これ等の中から電源電圧に応
じた１つを選択して使用する構成としたため、電源電圧
が変化しても入力信号が常に正しく判別されて内部に取
り込まれる。ここで、使用する電源電圧に応じて外部か
ら制御信号を入力し、その制御信号により入力信号判別
回路を選択してもよいが、上記電源電圧判別回路を備え
ると所望の電源電圧を印加しただけで自動的に適切な入
力信号判別回路が選択されることになる。
数の電圧判別回路を備え、これ等の中から電源電圧に応
じた１つを選択して使用する構成としたため、電源電圧
が変化しても入力信号が常に正しく判別されて内部に取
り込まれる。ここで、使用する電源電圧に応じて外部か
ら制御信号を入力し、その制御信号により入力信号判別
回路を選択してもよいが、上記電源電圧判別回路を備え
ると所望の電源電圧を印加しただけで自動的に適切な入
力信号判別回路が選択されることになる。
【００１０】
【実施例】以下、本発明の実施例について説明する。図
１は本発明の入力回路の一実施例の回路図である。この
入力回路１０は入力保護回路１１と、複数の信号電圧判
別回路１２_ １，１２_ ２，…，１２_ ｎと、それら複
数の信号電圧判別回路１２_ １，１２_ ２，…，１２_
ｎのうちの１つを選択するためのトランジスタ１３_
１，１３_ ２，…，１３_ ｎと、共通回路、例えばここ
ではアドレスバッファ１４から構成されている。
１は本発明の入力回路の一実施例の回路図である。この
入力回路１０は入力保護回路１１と、複数の信号電圧判
別回路１２_ １，１２_ ２，…，１２_ ｎと、それら複
数の信号電圧判別回路１２_ １，１２_ ２，…，１２_
ｎのうちの１つを選択するためのトランジスタ１３_
１，１３_ ２，…，１３_ ｎと、共通回路、例えばここ
ではアドレスバッファ１４から構成されている。
【００１１】図１（Ｂ），（Ｃ），（Ｄ）は、それぞ
れ、図１（Ａ）の入力保護回路１１，信号電圧判別回路
１２_ １，１２_ ２，…，１２_ ｎの１つ、およびアド
レスバッファ１４の回路図である。信号電圧判別回路１
２_ １，１２_ ２，…，１２_ｎは記号で表わすと図１
（Ｃ）のように表わされるが、それらを構成するトラン
ジスタの相互コンダクタンス比は各信号電圧判別回路１
２_ １，１２_ ２，…，１２_ ｎそれぞれで異なってお
り、これにより互いに異なる電源電圧でそれぞれ最適化
されている。
れ、図１（Ａ）の入力保護回路１１，信号電圧判別回路
１２_ １，１２_ ２，…，１２_ ｎの１つ、およびアド
レスバッファ１４の回路図である。信号電圧判別回路１
２_ １，１２_ ２，…，１２_ｎは記号で表わすと図１
（Ｃ）のように表わされるが、それらを構成するトラン
ジスタの相互コンダクタンス比は各信号電圧判別回路１
２_ １，１２_ ２，…，１２_ ｎそれぞれで異なってお
り、これにより互いに異なる電源電圧でそれぞれ最適化
されている。
【００１２】ここで、制御信号Ｓ１，Ｓ２，…，ＳＮの
うちの１つ、ここでは例えば制御信号Ｓ１をＨレベルと
し他の制御信号Ｓ２，…，ＳＮを全てＬレベルとする
と、複数の入力信号判別回路１２_ １，１２_ ２，…，
１２_ ｎのうち入力信号判別回路１２_ １が選択され、
図１（Ｂ）に示す入力パッド２０，入力保護回路１１を
経由して入力された入力信号（ここでは一例としてアド
レス信号）Ａi1が入力信号判別回路１２_ １に入力さ
れ、そのアドレス信号Ａi1に応じてＨレベルないしＬレ
ベルに変換され、入力信号判別回路１２_ １の出力Ｂi1
は、パストトランジスタ１３_ １を経由し信号Ｂi とし
てアドレスバッファ１４に入力され、内部アドレスａ
i ，ａi _ が生成される。尚、他の入力信号判別回路１
２_ ２，…，１２_ ｎは、制御信号Ｓ２，…，ＳＮがＬ
レベルであることから、図示のようにそれらの入力側と
出力側との双方で信号の伝達が遮断されている。
うちの１つ、ここでは例えば制御信号Ｓ１をＨレベルと
し他の制御信号Ｓ２，…，ＳＮを全てＬレベルとする
と、複数の入力信号判別回路１２_ １，１２_ ２，…，
１２_ ｎのうち入力信号判別回路１２_ １が選択され、
図１（Ｂ）に示す入力パッド２０，入力保護回路１１を
経由して入力された入力信号（ここでは一例としてアド
レス信号）Ａi1が入力信号判別回路１２_ １に入力さ
れ、そのアドレス信号Ａi1に応じてＨレベルないしＬレ
ベルに変換され、入力信号判別回路１２_ １の出力Ｂi1
は、パストトランジスタ１３_ １を経由し信号Ｂi とし
てアドレスバッファ１４に入力され、内部アドレスａ
i ，ａi _ が生成される。尚、他の入力信号判別回路１
２_ ２，…，１２_ ｎは、制御信号Ｓ２，…，ＳＮがＬ
レベルであることから、図示のようにそれらの入力側と
出力側との双方で信号の伝達が遮断されている。
【００１３】図１に示す入力回路は、互いに異なる電源
電圧で最適となるように設計された複数の入力信号判別
回路１２_ １，１２_ ２，…，１２_ ｎを備え、制御信
号Ｓ１，Ｓ２，…，ＳＮでどの入力信号判別回路を使用
するかを選択する構成であるため、電源電圧に応じてそ
れらの制御信号Ｓ１，Ｓ２，…，ＳＮを制御することに
より電源電圧が異なっても入力信号を常に正しく取り込
むことができる。
電圧で最適となるように設計された複数の入力信号判別
回路１２_ １，１２_ ２，…，１２_ ｎを備え、制御信
号Ｓ１，Ｓ２，…，ＳＮでどの入力信号判別回路を使用
するかを選択する構成であるため、電源電圧に応じてそ
れらの制御信号Ｓ１，Ｓ２，…，ＳＮを制御することに
より電源電圧が異なっても入力信号を常に正しく取り込
むことができる。
【００１４】図２は、制御信号を設定するための回路例
を表わした回路図である。この回路例では外部アドレス
端子Ａ１，…，ＡＮを、電源電圧に応じて、それぞれ電
源電位もしくはグラウンド電位に保った状態でクロック
φL を１クロックパルスだけ印加すると、それらの信号
がラッチ回路５０にラッチされ、それらのラッチ回路５
０の出力を制御信号Ｓ１，…，ＳＮとして用いることが
できる。
を表わした回路図である。この回路例では外部アドレス
端子Ａ１，…，ＡＮを、電源電圧に応じて、それぞれ電
源電位もしくはグラウンド電位に保った状態でクロック
φL を１クロックパルスだけ印加すると、それらの信号
がラッチ回路５０にラッチされ、それらのラッチ回路５
０の出力を制御信号Ｓ１，…，ＳＮとして用いることが
できる。
【００１５】図３は、電源電圧判別回路の一例を示した
回路図、図４は、図３の電源電圧判別回路の、電源電圧
変化に対する各ノードの電源電圧依存性を示したグラフ
である。図３に示す電源電圧判別回路６０において、電
源電圧Ｖccが低電圧側から上昇していくと、その途中
で、差動増幅回路を構成する２つのＮチャンネルトラン
ジスタ６１，６２の各ゲート電圧ＶＲ１，ＶＴ１が図４
に示すように逆転し、そのときの電源電圧Ｖccで出力信
号Ｓ１が反転する。ＶＲ１，ＶＴ１は作動増幅回路の入
力信号となり、このリファレンスレベルの設定値によっ
て反転電位を調整できる。このように、出力信号Ｓ１が
ＬレベルかＨレベルかに応じて電源電圧Ｖccが２段階に
判別される。電源電圧をさらに多段階に判別する必要が
ある時は、図３に示す電源電圧判別回路６０における２
つの抵抗Ｒ１，Ｒ２の抵抗比及びＴ1，Ｔ2 のトランジ
スタ寸法比あるいはトランジスタ数の異なる複数の電源
電圧判別回路を備えればよい。このように、図３に示す
ような電源電圧判別回路を１つもしくは複数備え、その
電源電圧判別回路の出力信号、もしくは複数の出力信号
の組合わせから制御信号Ｓ１，Ｓ２，…ＳＮを生成し、
それらの制御信号Ｓ１，Ｓ２，…ＳＮを用いて例えば図
１に示す入力回路における複数の入力信号判別回路１２
_ １，１２_ ２，…，１２_ ｎのうちの１つを選択する
ように構成してもよい。
回路図、図４は、図３の電源電圧判別回路の、電源電圧
変化に対する各ノードの電源電圧依存性を示したグラフ
である。図３に示す電源電圧判別回路６０において、電
源電圧Ｖccが低電圧側から上昇していくと、その途中
で、差動増幅回路を構成する２つのＮチャンネルトラン
ジスタ６１，６２の各ゲート電圧ＶＲ１，ＶＴ１が図４
に示すように逆転し、そのときの電源電圧Ｖccで出力信
号Ｓ１が反転する。ＶＲ１，ＶＴ１は作動増幅回路の入
力信号となり、このリファレンスレベルの設定値によっ
て反転電位を調整できる。このように、出力信号Ｓ１が
ＬレベルかＨレベルかに応じて電源電圧Ｖccが２段階に
判別される。電源電圧をさらに多段階に判別する必要が
ある時は、図３に示す電源電圧判別回路６０における２
つの抵抗Ｒ１，Ｒ２の抵抗比及びＴ1，Ｔ2 のトランジ
スタ寸法比あるいはトランジスタ数の異なる複数の電源
電圧判別回路を備えればよい。このように、図３に示す
ような電源電圧判別回路を１つもしくは複数備え、その
電源電圧判別回路の出力信号、もしくは複数の出力信号
の組合わせから制御信号Ｓ１，Ｓ２，…ＳＮを生成し、
それらの制御信号Ｓ１，Ｓ２，…ＳＮを用いて例えば図
１に示す入力回路における複数の入力信号判別回路１２
_ １，１２_ ２，…，１２_ ｎのうちの１つを選択する
ように構成してもよい。
【００１６】
【発明の効果】以上説明したように、本発明の半導体集
積回路の入力回路は、入力信号の電圧がそれぞれＨレベ
ルおよびＬレベルにあると判定するためのしきい値電圧
が、互いに異なる電源電圧毎に調整された複数の入力信
号判別回路を備え、電源電圧に応じて、複数の入力信号
判別回路の中から１つの入力信号判別回路を選択するよ
う構成したため、電源電圧が異なっても入力信号が正し
く判別されて内部に取り込まれる。また、電源電圧判別
回路を備えた場合は、所望の電源電圧を印加しただけで
自動的に適切な入力信号判別回路が選択されることにな
る。
積回路の入力回路は、入力信号の電圧がそれぞれＨレベ
ルおよびＬレベルにあると判定するためのしきい値電圧
が、互いに異なる電源電圧毎に調整された複数の入力信
号判別回路を備え、電源電圧に応じて、複数の入力信号
判別回路の中から１つの入力信号判別回路を選択するよ
う構成したため、電源電圧が異なっても入力信号が正し
く判別されて内部に取り込まれる。また、電源電圧判別
回路を備えた場合は、所望の電源電圧を印加しただけで
自動的に適切な入力信号判別回路が選択されることにな
る。
【図１】本発明の入力回路の一実施例の回路図である。
【図２】制御信号を設定するための回路図である。
【図３】電源電圧判別回路の一例を示した回路図であ
る。
る。
【図４】図３の電源電圧判別回路の、電源電圧変化に対
する各ノードの電源電圧依存性を示したグラフである。
する各ノードの電源電圧依存性を示したグラフである。
【図５】半導体集積回路の入力回路の特性を説明するた
めの図である。
めの図である。
【図６】電源電圧が５Ｖのときを基準として入力回路の
設計を行った場合において、電源電圧が３Ｖに低下した
時の特性を表わした図である。
設計を行った場合において、電源電圧が３Ｖに低下した
時の特性を表わした図である。
１０ 入力回路 １１ 入力保護回路 １２_ １，１２_ ２，…，１２_ ｎ 入力信号判別回路 １３_ １，１３_ ２，…，１３_ ｎ トランジスタ １４ アドレスバッファ ６０ 電源電圧判別回路
Claims (2)
- 【請求項１】 外部から入力された入力信号をＨレベル
もしくはＬレベルの二値に判別して半導体集積回路の内
部信号に変換する半導体集積回路の入力回路において、 入力信号の電圧がそれぞれＨレベルおよびＬレベルにあ
ると判定するためのしきい値電圧が互いに異なる電源電
圧毎に調整された複数の入力信号弁別回路と、 電源電圧に応じて前記複数の入力信号弁別回路の中から
１つの入力信号弁別回路を選択する選択回路とを備えた
ことを特徴とする半導体集積回路の入力回路。 - 【請求項２】 電源電圧を複数に弁別する電源電圧弁別
回路を備え、前記選択回路が、前記電源電圧弁別回路で
弁別された電源電圧に応じて前記入力信号弁別回路を選
択するものであることを特徴とする請求項１記載の半導
体集積回路の入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5150816A JPH07142983A (ja) | 1993-06-22 | 1993-06-22 | 半導体集積回路の入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5150816A JPH07142983A (ja) | 1993-06-22 | 1993-06-22 | 半導体集積回路の入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07142983A true JPH07142983A (ja) | 1995-06-02 |
Family
ID=15505046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5150816A Pending JPH07142983A (ja) | 1993-06-22 | 1993-06-22 | 半導体集積回路の入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07142983A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998020613A1 (en) * | 1996-11-04 | 1998-05-14 | Xilinx, Inc. | Fpga with a plurality of i/o voltage levels |
| US5877632A (en) * | 1997-04-11 | 1999-03-02 | Xilinx, Inc. | FPGA with a plurality of I/O voltage levels |
| US5958026A (en) * | 1997-04-11 | 1999-09-28 | Xilinx, Inc. | Input/output buffer supporting multiple I/O standards |
-
1993
- 1993-06-22 JP JP5150816A patent/JPH07142983A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998020613A1 (en) * | 1996-11-04 | 1998-05-14 | Xilinx, Inc. | Fpga with a plurality of i/o voltage levels |
| US5877632A (en) * | 1997-04-11 | 1999-03-02 | Xilinx, Inc. | FPGA with a plurality of I/O voltage levels |
| US5958026A (en) * | 1997-04-11 | 1999-09-28 | Xilinx, Inc. | Input/output buffer supporting multiple I/O standards |
| US6049227A (en) * | 1997-04-11 | 2000-04-11 | Xilinx, Inc. | FPGA with a plurality of I/O voltage levels |
| US6204691B1 (en) | 1997-04-11 | 2001-03-20 | Xilinx, Inc. | FPGA with a plurality of input reference voltage levels grouped into sets |
| US6294930B1 (en) | 1997-04-11 | 2001-09-25 | Xilinx, Inc. | FPGA with a plurality of input reference voltage levels |
| US6448809B2 (en) | 1997-04-11 | 2002-09-10 | Xilinx, Inc. | FPGA with a plurality of input reference voltage levels |
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