KR20040080433A - 외부 집적회로 단자들의 임피던스를 제어하는 능동 종단회로 및 방법 - Google Patents

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Abstract

능동 종단 회로(90)는 복수의 입력단자들의 입력 임피던스를 설정하는데 사용된다. 각각의 입력단자들은 적어도 한 PMOS 트랜지스터를 통해 공급전압에, 그리고 적어도 한 NMOS 트랜지스터를 통해 접지에 결합된다. 트랜지스터들의 임피던스들은 또 다른 PMOS 트랜지스터(134)의 임피던스를 제1 소정의 저항과 동일해지도록 설정하기 위해 제1 제어신호를 발생하며 또 다른 NMOS 트랜지스터(144)의 임피던스를 제2 소정의 저항과 동일해지도록 설정하기 위해 제2 제어신호를 발생하는 제어회로(110)에 의해 제어된다. 제1 제어신호는 모든 PMOS 트랜지스터들을 제어하는데 사용되고 제2 제어신호는 모든 NMOS 트랜지스터들을 제어하는데 사용된다. 결국, 각각의 입력단자에 결합된 PMOS 및 NMOS 트랜지스터들은 제1 및 제2 저항들에 대응하는 임피던스를 각각 갖는다.

Description

외부 집적회로 단자들의 임피던스를 제어하는 능동 종단 회로 및 방법{Active termination circuit and method for controlling the impedance of external integrated circuit terminals}
집적회로들은 외부에서 액세스할 수 있는 다양하게 설계된 입력단자들을 통해 신호들을 수신한다. 일부 집적회로들에서, 입력단자들의 입력 임피던스의 크기는 중요하지 않다. 이외의 집적회로들, 특히 고속으로 동작하는 메모리 디바이스 들에서 입력단자의 적어도 일부의 입력 임피던스는 최적 수행을 위해 제어되어야 한다.
도 1은 본 발명에 따른 능동 종단 회로의 하나 이상의 실시예들을 잇점을 갖고 사용할 수 있는 종래의 메모리 디바이스를 도시한 것이다. 도 1에 도시된 메모리 디바이스는, 동기식 다이내믹 랜덤 액세스 메모리("SDRAM")(10)이지만, 이외 다른 메모리 디바이스들 및 다른 집적회로들에 능동 종단 회로가 사용될 수도 있다. SDRAM(10)은 어드레스 입력 버퍼(16)를 통해 어드레스 버스(14)에 어드레스에 행어드레스 혹은 열 어드레스를 수신하는 어드레스 레지스터(12)를 포함한다. 어드레스 버스(14)는 일반적으로 메모리 제어기(도시생략)에 결합된다. 전형적으로, 행 어드레스는 초기엔 어드레스 레지스터(12)에 의해 수신되어 행 어드레스 멀티플렉서(18)에 인가된다. 행 어드레스 멀티플렉서(18)는 행 어드레스의 뱅크 어드레스 비트 형성부의 상태에 따라 두 개의 메모리 뱅크들(20, 22) 중 어느 하나에 연관된 다수의 성분들에 행 어드레스를 결합한다. 메모리 뱅크들(20, 22)의 각각에는 행 어드레스를 저장하는 각각의 행 어드레스 래치(26), 및 저장된 행 어드레스의 함수로서 각각의 메모리 뱅크(20 혹은 22)에 각종의 신호들을 인가하는 행 디코더(28)가 결합된다. 행 어드레스 멀티플렉서(18)는 메모리 뱅크들(20, 22) 내 메모리 셀들을 리프레시하기 위해서 행 어드레스들을 행 어드레스 래치들(26)에 결합한다. 행 어드레스들은, 리프레시 제어기(32)에 의해 제어되는 리프레시 카운터(30)에 의해서 리프레시 목적으로 발생된다.
행 어드레스가 어드레스 레지스터(12)에 인가되어 행 어드레스 래치들(26) 중 하나에 저장된 후에, 열 어드레스가 어드레스 레지스터(12)에 인가된다. 어드레스 레지스터(12)는 열 어드레스를 열 어드레스 래치(40)에 결합한다. SDRAM(10)의 동작 모드에 따라서, 열 어드레스는 버스트(burst) 카운트(42)를 열 어드레스 버퍼(44)에, 혹은 어드레스 레지스터(12)에 의해 출력되는 열 어드레스에서 시작하는 열 어드레스 버퍼(44)에 일련의 열 어드레스들을 인가하는 버스트 카운터(42)에 결합된다. 어느 경우이든, 열 어드레스 버퍼(44)는 열 어드레스를 열 디코더(48)에 공급하여 열 디코더(48)는 각종의 열 신호들을 각각의 메모리 뱅크들(20, 22)용의각각의 센스 증폭기들 및 연관된 열 회로(50, 52)에 인가한다.
메모리 뱅크들(20, 22) 중 하나로부터 독출되는 데이터는 메모리 뱅크들(20, 22) 중 하나를 위한 열 회로(50, 52)에 각각 결합된다. 이어서, 데이터는 데이터를 데이터 입력 버퍼(59) 및 데이터 출력 버퍼(60)를 통해 데이터 버스에 인가하는 데이터 출력 레지스터(56)에 결합된다. 메모리 뱅크들(20, 22) 중 하나에 기입할 데이터는 데이터 버스(58)에서 데이터 입력 레지스터(62)를 통해 열 회로(50, 52)에 결합된 후 열 회로(50, 52) 내 워드라인 구동기 회로들을 통해 메모리 뱅크들(20, 22) 중 하나에 각각 전송된다. 마스크 레지스터(64)는, 예를 들면 메모리 뱅크들(20, 22)로부터 독출할 데이터를 선택적으로 마스킹함으로써, 열 회로(50, 52)에 및 이로부터 데이터의 흐름을 선택적으로 변경하는데 사용될 수 있다.
SDRAM(10)의 전술한 동작은 제어 버스(70)로 수신되는 하이 레벨 코맨드에 응답하며 코맨드 입력 버퍼(72)를 통해 코맨드 디코더에 결합된 코맨드 디코더(68)에 의해 제어된다. 통상 메모리 제어기(도 1에 도시없음)에 의해 발생되는 이들 하이 레벨 코맨드 신호들은 클럭 인에이블 신호 CKE*, 클럭 신호 CLK, 칩 선택 신호 CS*, 기입 인에이블 신호 WE*, 열 어드레스 스트로브 신호 CAS*, 및 열 어드레스 스트로브 신호 RAS*이며, "*"는 활성 로우 혹은 보수로서의 신호를 나타낸다. 코맨드 디코더(68)는 하이 레벨 코맨드 신호들에 응답하여 하이 레벨 코맨드 신호들 각각에 의해 지정된 기능(예를 들면, 독출 혹은 기입)을 실행하는 일련의 코맨드 신호들을 발생한다. 이들 코맨드 신호들, 및 이들이 이들 각각의 기능들을 달성하는 방법은 통상적인 것이다. 그러므로, 간결하게 하기 위해서, 이들 제어신호들의 더이상의 설명은 생략한다.
입력버퍼들(16, 59, 72) 각각은, 각각의 외부에서 액세스가능한 입력단자에 결합되고 입력버퍼의 입력 임피던스를 결정하는 각각의 종단 회로(90)를 포함한다. 종래의 종단 회로들(90)은 예를 들면, 온 상태로 바이어스되는 NMOS 및 PMOS 트랜지스터들만이 아니라, 저항기들을 포함한다. 종래에, 입력단자들의 입력 임피던스를 효율적으로 제어하기는 어려웠다. 트랜지스터들 및 이외 다른 성분들에 의해 제공되는 저항은 공정변동 및 동작온도에 따라 다를 수 있고, 이에 따라 입력 임피던스를 정밀하게 제어하는 것이 어렵다. 공정변동은 가용성 링크(fusible link)들등을 사용하여 제조시 회로 토폴로지를 변경함으로써 어느 정도는 보상될 수 있다. 그러나, 이러한 식으로 가공변동을 보상하는 것은 종단 회로에 포함된 성분들의 수를 증가시키며 제조단계들의 수를 증가시킬 수 있다. 더구나, 공정변동을 보상하는 것이, 온도 변동을 보상하지는 않는다. 그러므로, 입력 임피던스는 온도변화에 따라 달라질 수 있다. PMOS 혹은 NMOS 트랜지스터들을 사용하는 종래의 종단 회로들에 있어서의 또 다른 문제는 트랜지스터의 유효 임피던스가 소스-드레인 전압에 따라 달라진다는 것이고, 이에 따라 트랜지스터의 임피던스가 공급전압 변동에 민감해진다.
입력 임피던스를 정밀하게 제어하는 능동 종단 회로(90)의 구현에 비교적 복잡한 회로(도시생략)가 사용될 수 있다. 그러나, SDRMA(10)과 같은 종래의 집적회로의 많은 입력 단자들 각각마다 비교적 복잡한 종단 회로(90)를 제공하는 것은 집적회로의 회로 량을 크게 증가시킨다.
그러므로, 비교적 작은 회로를 사용하면서도 공정, 온도 및 공급전압 변동들에도 입력 단자의 입력 임피던스를 정밀하게 제어할 수 있는 회로 및 방법에 대한 필요성이 존재한다.
＜발명의 요약＞
능동 종단 회로 및 방법은 메모리 디바이스와 같은 집적회로 내 복수의 외부에서 액세스가능한 입력단자들의 입력 임피던스를 제어한다. 외부에서 액세스가능한 입력단자들 각각은 각각의 제1 가변 임피던스 디바이스 및 각각의 제2 가변 임피던스 디바이스에 결합된다. 제1 가변 임피던스 디바이스들 중 한 디바이스의 임피던스는, 적합한 수단, 예를 들면, 제1 가변 임피던스 디바이스 및 제1 소정의 임피던스에 의해 형성된 전압 분할기로부터 피드백 신호를 도출하는 것에 의해, 제1 소정의 임피던스와 비교된다. 유사하게, 제2 가변 임피던스 디바이스들 중 한 디바이스의 임피던스는 적합한 수단, 예를 들면, 제2 가변 임피던스 디바이스 및 제2 소정의 임피던스에 의해 형성된 전압 분할기로부터 피드백 신호를 도출하는 것에 의해, 제2 소정의 임피던스와 비교된다. 이들 비교들에 근거하여, 모든 제1 가변 임피던스 디바이스들 및 모든 제2 가변 임피던스 디바이스들의 임피던스들이 조정된다. 구체적으로, 모든 제1 가변 임피던스 디바이스들의 임피던스들은 이들이 제1 소정의 임피던스와의 소정의 관계를 갖도록 조정되고, 모든 제2 가변 임피던스 디바이스의 임피던스들은 이들이 제2 소정의 임피던스와의 소정의 관계를 갖도록 조정된다. 가변 임피던스들은 각각 연속적으로 가변되는 임피던스 디바이스, 서로 병렬로 선택적으로 결합되는 복수의 고정된 임피던스 디바이스, 혹은 이외 어떤 다른가변 임피던스 디바이스일 수 있다.
본 발명은 집적회로들에 관한 것으로, 특히 외부에서 액세스가 가능한 집적회로 단자들의 입력 임피던스를 효율적으로 제어하기 위한 방법 및 회로에 관한 것이다.
도 1은 입력단자의 입력 임피던스를 제어하기 위해 각각의 입력단자에 결합된 종단 회로를 구비한 종래의 SDRAM 집적회로의 블록도이다.
도 2는 도 1의 SDRAM 혹은 또 다른 집적회로에 사용될 수도 는 발명의 일 실시예에 따른 종단 회로의 개략도이다.
도 3은 공급전압 레벨의 변동에 반응하는 도 2의 종단 회로 내 여러 노드들에서의 전압들을 도시한 파형도이다.
도 4는 도 1의 SDRAM 혹은 또 다른 집적회로에서 사용될 수 있는 본 발명의 또 다른 실시예에 따른 종단 회로의 개략도이다.
도 5는 도 2 혹은 도 3의 능동 종단 회로를 포함하는 도 1의 메모리 디바이스를 사용한 컴퓨터 시스템의 블록도이다.
능동 종단 회로(100)의 일 실시예를 도 2에 도시하였다. 능동 종단 회로(100)는 도 1의 SDRAM(10)과 같은 집적회로의 몇 개의 입력단자들(108a-n) 각각에 결합된 PMOS 트랜지스터(102a-n) 및 NMOS 트랜지스터(104a-n)를 포함하는 아날로그 회로이다. 모든 PMOS 트랜지스터들(102a-n)의 게이트들은 서로 결합되고 제1 출력전압(V01)을 제공하는 제어회로(110)의 제1 출력에 결합된다. 유사하게, 모든 NMOS 트랜지스터들(104a-n)의 게이트들은 서로 결합되고 제1 출력전압(V02)을 제공하는 제어회로(110)의 제2 출력에 결합된다. 각각의 입력단자(108a-n)에 대해 단지 두 개의 트랜지스터들(102a-n, 104a-n)과 모든 트랜지스터들(102a-n, 104a-n)에 신호들을 제공하는 단일의 제어회로(110)를 사용함으로써, 모든 입력단자들(108a-n)의 입력 임피던스를 제공하는데 비교적 작은 회로가 필요하다. 공정변동 및 온도 및 공급전압(VCC)의 변동에도, 입력단자들(108a-n)에 일정한 입력 임피던스를 유지하기 위해 출력전압들(V01, V02)을 조정하는 방법을 제어회로(110)의 설명과 함께 설명하도록 하겠다.
제어회로(110)는 한 쌍의 NMOS 입력 트랜지스터들(120, 122)에 의해 형성된 차동 증폭기(112), 전류 미러로서 결합된 한 쌍의 PMOS 부하 트랜지스터들(126, 128), 및 입력 트랜지스터들(120, 122)를 통해 일정한 전류를 총괄적으로 끌어내는 NMOS 트랜지스터(130)를 포함한다. 차동 증폭기(112)의 출력은 PMOS 트랜지스터(134)의 게이트 및 버퍼(136)의 입력에 결합된다. 버퍼(136)의 출력은 전술한 바와 같이, 각각의 PMOS 트랜지스터(102a-n)의 게이트에 결합된다.
PMOS 트랜지스터(134)는 공급 전압(VCC)과 접지 사이에 저항기(138)와 직렬로 결합된다. PMOS 트랜지스터(134) 및 저항기(138)는 입력 트랜지스터(122)의 게이트에 인가되는 피드백 전압(VF)를 발생하는 전압 분할기를 형성한다. 다른 입력 트랜지스터(120)의 게이트는 공급전압(VCC)의 반일 수 있지만 다른 값들을 취할 수도 있는 기준전압(VREF)에 결합된다.
제어회로(110)는 같은 방식으로 동작하며 동일 참조부호가 사용된 차동 증폭기(122)와 동일한 성분들을 사용하는 제2 차동 증폭기(142)를 또한 포함한다. 차동 증폭기(142)의 제1 입력은 NMOS 트랜지스터(144)의 게이트 및 버퍼(146)의 입력에 결합된다. 버퍼(146)의 출력은, 전술한 바와 같이, 각각의 NMOS 트랜지스터(104a-n)의 게이트에 결합된다.
NMOS 트랜지스터(144)는 공급전압(VCC)와 접지 간에 전압 분할기를 형성하는 저항기(148)와 직렬로 결합된다. 전압 분할기에 의해 발생된 피드백 전압(VF)는 차동 증폭기(142)의 한 입력 트랜지스터의 게이트에 결합된다. 차동 증폭기(142)의 다른 입력 트랜지스터(120)의 게이트는 기준전압(VREF)에 결합된다. 그러나, 제1 전압 분할기를 형성하는 PMOS 트랜지스터(134) 및 저항기(138)의 순서는 제2 전압 분할기를 형성하는 NMOS 트랜지스터(144) 및 저항기(148)의 순서의 반대임에 유의한다. 결국, 제1 출력전압(V01)은 PMOS 트랜지스터(134)의 저항이 증가함에 따라 감소하는 반면, 제2 출력전압(V02)은 NMOS 트랜지스터(144)의 저항이 증가함에 따라 증가한다.
동작에서, 차동 증폭기(112)는 출력전압(V0)을 조정하므로, PMOS 트랜지스터(134)는 피드백 전압(VF)를 기준전압(VREF)과 동일하게 하는 저항을 갖는다. 기준전압(VREF)이 공급전압(VCC)의 반이면, PMOS 트랜지스터(134)의 임피던스는 저항기(138)의 저항과 같게 될 것이다. PMOS 트랜지스터(134)의 임피던스의 증가로, 피드백 전압(VF)이 감소하게 되고, 이에 따라 차동 증폭기(112)는 출력전압(V01)이 감소되게 할 것이다. PMOS 트랜지스터(134)의 게이트에 결합된 감소된 출력전압(V01)은 PMOS트랜지스터(134)의 임피던스를 감소시키므로 피드백 전압(VF)의 크기는 기준전압(VREF)의 크기와 다시 같아지게 된다.
차동 증폭기(142)는 근본적으로 같은 방식으로 동작하여 저항기(148)의 저항과 동일한 NMOS 트랜지스터(144)의 임피던스를 유지한다. 구체적으로, NMOS 트랜지스터(144)의 임피던스의 어떠한 감소이든 피드백 전압(VF)의 크기를 감소시키게 된다. 차동 증폭기(142)는 출력전압(V02)을 감소시킴으로써, 감소된 피드백 전압(VF)에 응답하며, 이에 따라, 피드백 전압(VF)의 크기가 기준전압(VREF)의 크기와 다시 같아질 때까지, NMOS 트랜지스터(144)의 임피던스가 증가하게 된다.
제어회로(110)를 공급전압(VCC)의 크기의 반인 기준전압(VREF)의 크기에 관하여 설명하였으나, 기준전압 및 공급전압의 크기는 다른 관계를 가질 수도 있음을 알 것이다. 예를 들면, 기준전압(VREF)의 크기가 공급전압(VCC)의 2/3이라면, PMOS 트랜지스터의 임피던스는 저항기(138)의 저항의 1/2이 될 것이고, NMOS 트랜지스터(144)의 임피던스는 저항기(148)의 저항의 1/2이 될 것이다.
저항기들(138, 148)의 저항이 서로 동일한 한, PMOS 트랜지스터(134)의 임피던스는 NMOS 트랜지스터(144)의 임피던스와 여전히 동일할 것이다.
PMOS 트랜지스터들(102a-n) 및 NMOS 트랜지스터들(104a-n)의 전기적 특성들이 공정변동, 온도 및 공급전압 변동에 따라 달라질 수 있을지라도, PMOS 트랜지스터(134) 및 NMOS 트랜지스터(144)의 동일한 전기적 특성들은 거의 동일하게 공정변동에 따라 달라질 것으로 예상될 수 있다. 그러므로, 능동 종단 회로(100)는 공정, 온도 및 공급전압 변동에 실질적으로 영향을 받지 않을 것이다.
능동 종단 회로(100)가 공급전압(VCC) 변동에 영향을 받지 않게 되는 바를 도 3a-g를 참조하여 설명한다. 공급전압(VCC)이 도 3a에 도시한 바와 같이 1.6볼트이고 기준전압(VREF)이 도 3b에 도시한 바와 같이 VCC의 반, 또는 0.8볼트일 때, 피드백 전압(VF)도 도 3c에 도시한 바와 같이 VCC의 반, 또는 0.8볼트가 될 것이다. 이러한 경우에, 도 3d에 도시한 바와 같이, 출력전압(V01)은 차동 증폭기(112)에 의해, PMOS 트랜지스터(134)의 임피던스를 저항기(138)의 저항과 동일하게 만드는데 필요한 전압인 1.24볼트로 조정될 것이다. 유사하게, 차동 증폭기(142)는, 도 3에 도시한 바와 같이, NMOS 트랜지스터(144)의 임피던스를 저항기(148)의 저항과 동일하게 만드는데 필요한 전압인 0.38볼트의 전압(V02)을 발생할 것이다. 그러면, PMOS 트랜지스터들(102)의 임피던스는 NMOS 트랜지스터들(104)의 임피던스와 대략 동일해질 것이므로, 입력단자들(108)의 전압(VOUT)은 대략 VCC의 반, 또는 0.8볼트와 같게 될 것이다. 도 3f에 도시한 바와 같이, 일 실시예에서, 이 전압은 0.88볼트이다. 마지막으로, PMOS 트랜지스터(102) 및 각각의 NMOS 트랜지스터(104)의 각각의 직렬 결합을 흐르는 전류(10)는 도 3g에 도시한 바와 같이 2.66ma일 될 것이다.
각각의 PMOS 트랜지스터(102) 및 각각의 NMOS 트랜지스터(104)의 임피던스는 트랜지스터들(102, 104)을 흐르는 전류에 의해 분할된 트랜지스터들(102, 104) 각각에 걸리는 전압과 동일하다. PMOS 트랜지스터들(102)에 있어서, 트랜지스터들(102)에 걸리는 전압은 0.792볼트이므로, PMOS 트랜지스터들(102)의 임피던스는 298오옴으로서 0.792볼트 대 2.66ma의 비에 의해 계산될 수 있다. 유사하게, NMOS 트랜지스터들(104)의 임피던스는 트랜지스터들(104)에 걸리는 0.808볼트 대 트랜지스터들(104)에 흐르는 전류의 2.66ma의 비, 혹은 304 오옴으로서 계산될 수 있다. 이에 따라, 입력단자들(108)의 입력 임피던스는 병렬의 두 개의 트랜지스터(102, 104)의 임피던스, 또는 거의 150오옴이 될 것이다.
공급전압(VCC)이 도 3a에 도시된 바와 같이 1.8볼트로 증가하면, 기준전압 및 피드백 전압은 이에 따라 증가할 것이므로, 도 3d 및 도 3e에 각각 도시된 바와 같이, 차동 증폭기(112)는 1.29볼트의 출력전압(V01)을 발생하고 차동 증폭기(142)는 0.54볼트의 출력전압(V02)을 발생할 것이다. PMOS 트랜지스터(134)의 게이트에 인가되는 전압이 1.24볼트에서 1.29볼트로, 즉 0.05볼트만큼 증가할지라도, 공급전압(VCC)은 더 큰 범위로, 즉 1.6볼트에서 1.8볼트로, 즉 0.2볼트로 증가하였다. 결국, PMOS 트랜지스터(134)의 게이트-소스 전압은 0.15볼트만큼, 즉 0.05볼트보다 낮은 0.2볼트만큼 증가한다. 이 증가된 게이트-소스 전압은 트랜지스터(134)에 흐르는 전류를, 도 3g에 도시한 바와 같이, 3ma로 증가시킨다. 그러나, 입력단자(108)의 전압이, 도 3f에 도시한 바와 같이, 0.906볼트로 증가하였기 때문에, PMOS 트랜지스터(134)에 걸리는 전압은 0.894볼트로 증가하였다. 그러면, PMOS트랜지스터(102)의 임피던스는 0.894볼트 대 3ma의 비로 298 오옴으로써 계산될 수 있고, 이는 1.6볼트의 공급전압에 대해 이전에 계산된 것과 동일한 임피던스이다. 마찬가지로, 각 NMOS 트랜지스터(104)의 임피던스는 트랜지스터(104)에 걸리는 0.906볼트 대 트랜지스터(104)에 흐르는 전류 3ma와의 비로 302오음으로써 계산될 수 있고, 이는 1.6볼트의 공급전압에 대해 계산된 304 오옴과 거의 동일한 임피던스이다.
도 3a에 도시된 바와 같이 공급전압(VCC)이 2볼트로 증가하면, 각 PMOS 트랜지스터(102)의 임피던스는 전술한 바와 동일한 방식으로 299 오옴으로, 즉 트랜지스터(102)에 걸린 1볼트를 3.34ma로 나누어 계산될 수 있다. 각 NMOS 트랜지스터(104)의 임피던스는 전술한 바와 동일한 방식으로 299 오옴으로, 즉 트랜지스터(104)에 걸린 1볼트를 3.34ma로 나누어 계산될 수 있다. 그러므로 각 입력단자(108)의 입력 임피던스는 공급전압(VCC) 변동에 거의 영향을 받지 않음을 알 수 있다.
능동 종단 회로(200)의 또 다른 실시예를 도 4에 도시하였다. 도 2의 아날로그 능동 종단 회로(100)와는 달리, 도 4의 능동 종단 회로는 디지털 회로이다. 각각의 입력단자(8a-n)는 서로 병렬로 결합된 한 세트의 PMOS 트랜지스터(204a-n)의 드레인들에, 그리고 서로 병렬로 결합된 한 세트의 NMOS 트랜지스터(208a-n)의 드레인들에 결합된다. PMOS 트랜지스터들(204a-n)의 소스들은 공급전압(VCC)에 결합되는 한편 NMOS 트랜지스터들(208a-n)의 소스는 접지에 결합된다. PMOS 트랜지스터들(204A-N)의 게이트들은 제1 제어회로(210)에 결합되는 한편 NMOS 트랜지스터들(208a-n)의 게이트들은 제2 제어 회로(216)에 결합된다.
동작에서, 각 입력단자(8a-n)의 전압은 병렬결합의 NMOS 트랜지스터들(208a-n)의 임피던스에 대한, 병렬결합의 PMOS 트랜지스터들(204a-n)의 임피던스에 의해 결정된다. 각각의 입력단자(8a-n)마다 한 세트의 PMOS 트랜지스터들(204a-n) 및 한 세트의 NMOS 트랜지스터들(208a-n)이 설치된다. 입력단자(8a-n)의 입력 임피던스는 서로 병렬관계인, 병렬결합의 PMOS 트랜지스터들(204a-n)과 병렬결합의 NMOS 트랜지스지들(208a-n)에 의해 결정된다. 후술하는 바와 같이, 병렬결합의 PMOS 트랜지스터들(204a-n)의 임피던스와 병렬결합의 NMOS 트랜지스터들(208a-n)의 임피던스가 서로 소정의 임피던스에 거의 동일하게 되도록 제1 제어회로(210)는 복수의 PMOS 트랜지스터들(204a-n)를 선택적으로 턴 온 하고 제2 제어회로(216)는 NMOS 트랜지스터들(208a-n)을 선택적으로 턴 온 한다. 결국, 입력단자(8a-n)의 입력 임피던스는 소정의 값들에 설정된다.
제1 제어회로(210) 및 제2 제어회로(216)는 구조 및 기능이 거의 동일하다. 제1 제어회로(210)와 제2 제어회로(216) 간 단지 현저한 차이는 제1 제어회로(210)가 접지에 결합된 저항기(222)와 공급전압(VCC) 사이에 결합된 병렬결합의 PMOS 트랜지스터들(220)을 포함하는 한편, 제2 제어회로(216)는 공급전압(VCC)에 결합된 저항기(228)와 접지 사이에 결합된 병렬결합의 NMOS 트랜지스터들(226)을 포함한다는것이다.
제어회로들(210, 216) 각각은 제1 비교기(230) 및 제2 비교기(232)를 포함한다. 피드백 전압(VF)은 제1 비교기(230)의 "+" 입력과 제2 비교기(232)의 "-" 입력에 인가된다. 제1 비교기(230)는 또한 제2 기준전압(VREF+)를 수신하는 한편 제2 비교기(232)는 또한 제2 기준전압(VREF-)를 수신한다. 제1 기준전압(VREF+)의 크기는 제2 기준전압(VREF-)의 크기보다 약간 크다. 후술하는 바와 같이, 제1 기준전압의 크기와 제2 기준전압(VREF-)의 크기 간 차이는 데드밴드를 형성한다. 도 4의 능동 종단 회로(200)에서, 데드밴드는 공급전압(VCC)의 대략 반인 전압을 중심으로 하는 것이 바람직하다. 피드백 전압(VF)가 데드밴드 이내에 있을 때, 스위치 온 되는 트랜지스터들(220, 226)의 수는 변하지 않는다. 피드백 전압(VF)이 데드밴드 밖에 있을 때, 스위치 온 되는 트랜지스터들(220, 226)의 수는 피드백 전압(VF)이 데드밴드 이상 혹은 미만인가에 따라 증가되거나 감소된다.
비교기들(230, 232)로부터의 출력들은 각각의 NAND-게이트(236, 238)의 입력에 인가된다. 각각의 NAND-게이트(236, 238)의 입력은 또한 발진기(240)로부터 출력을 수신한다. NAND-게이트들(236, 238)로부터의 각각의 출력들은 업/다운 카운터(246)에 인가된다. 그러나, NAND-게이트(236)로부터의 출력은 제1 제어회로(210) 내 카운터(246)의 "DN" 입력에, 아울러 제2 제어회로(216) 내 카운터(246)의 "UP" 입력에 인가된다. 또한 NAND-게이트(238)로부터의 출력은 제1 제어회로(210) 내 카운터(246)의 "UP" 입력에, 아울러 제2 제어회로(216) 내 카운터(246)의 "DN" 입력에 인가된다.
제어회로들(210, 216)의 동작을 제1 제어회로(210)를 먼저 참조하여 설명한다. 피드백 전압(VF)의 크기가 기준전압(VREF+)의 크기보다 클 때, NAND-게이트(236)는 피드백 전압(VF)과 기준전압(VREF+) 간 포지티브 비교에 따른 비교기(230)로부터의 하이 출력에 의해 인에이블된다. 결국, 발진기(240)로부터의 펄스들이 NAND-게이트(236)를 통해 카운터(246)의 "DN" 입력에 결합된다. 이어서, 카운터(246)는 이의 카운트값을 감분한다. 바람직하게, PMOS 트랜지스터들(220의 ON 임피던스는, 맨 좌측의 PMOS 트랜지스터(220)의 ON 임피던스가 이의 우측에 PMOS 트랜지스터(220)의 ON 임피던스의 반이 되고 맨 우측의 PMOS 트랜지스터(220)의 ON 임피던스가 이의 우측에 PMOS 트랜지스터(220)의 ON 임피던스의 2배가 되도록 2진으로 서로 가변된다. 입력단자들(108a-n)에 결합된 PMOS 트랜지스터들(204a-n)은 동일한 방식으로 가변된다. 결국, 병렬결합의 PMOS 트랜지스터(220, 204a-n)의 임피던스는 카운터(246)의 카운트값에 상응할 것이다. 그러므로, 전술한 바와 같이, 카운터(246)가 기준전압(VREF+)보다 큰 피드백 전압(VF)에 응하여 감소될 때, 병렬결합의 PMOS 트랜지스터들(220, 204a-n)의 임피던스가 증가된다. PMOS 트랜지스터들(220)의 임피던스가 증가될 때, 피드백 전압(VF)는 데드밴드 내의 어떤 전압으로 감소될 것이다.
제어회로(210)는 유사한 방식으로 데드밴드 미만의 피드백 전압(VF)에 응답한다. 구체적으로, 피드백 전압(VF)의 크기가 기준전압(VREF-)의 크기보다 작을 때, NAND-게이트(238)는 기준전압(VREF-)와 피드백 전압(VF) 간 포지티브 비교에 의해 인에이블된다. 결국, 발진기(240)로부터의 펄스들이 카운터(246)의 "UP" 입력에 게이트된다. 그러면, 카운터(246)의 카운트값이 증분되고, 그럼으로써 추가로 PMOS 트랜지스터들(220, 204a-n)이 턴 온 한다. 턴 온 되는 추가의 PMOS 트랜지스터들(220)은 데드밴드 내 전압이 될 때까지 피드백 전압을 증가시킨다.
전술한 바와 같이, 데드밴드는 공급전압(VCC)의 크기의 반을 중심으로 하는 것이 바람직하다. 피드백 전압(VF)이 데드밴드에서 중심에 놓여졌을 때, 즉 VCC의 반일 때, 병렬결합의 PMOS 트랜지스터들(220, 204a-n)의 임피던스는 저항기(222)의 저항과 같게 될 것이다. 입력단자들(8a-n)에 결합된 PMOS 트랜지스터들(204a-n)은 PMOS 트랜지스터들(220)과 동일하고 이와 동일한 공정으로 제조된다. 그러므로, 각각의 병렬결합의 PMOS 트랜지스터들(204a-n)의 임피던스는 저항기(222)의 저항과 동일하게 될 것이다.
제어회로(216)는 제어회로(210)와 거의 동일한 방식으로 동작한다. 제어회로(210)에서처럼, 피드백 전압(VF)의 크기가 기준전압(VREF-)의 크기보다 클 때, NAND-게이트(236)가 인에이블될 것이며, 피드백 전압(VF)의 크기가 기준전압(VREF-)의 크기 미만일 때, NAND-게이트(238)가 인에이블될 것이다. 피드백 진압(VF)의 크기가 기준전압(REF+)의 크기보다 클 때, 카운터(246)는 턴 온 되는NMOS 트랜지스터들(226)의 수를 증가시키도록 증분될 것이다. 그러므로, 병렬결합의 NMOS 트랜지스터들(26, 208a-n)의 임피던스가 감소될 것이며, 이는 피드백 전압(VF)이 데드밴드 이내에 있도록 이의 크기를 감소시킬 것이다. 피드백 전압(VF)의 크기가 기준전압(VREF-)의 크기 미만일 때, 카운터(246)는 턴 온 되는 NMOS 트랜지스터들(226)의 수를 감소시키도록 감분될 것이다. 그러므로, 병렬결합의 NMOS 트랜지스터들(226, 208a-n)의 임피던스가 증가될 것이며, 이는 피드백 전압(VF)이 데드밴드 이내에 있도록 이의 크기를 증가시킬 것이다. 따라서, 병렬결합의 NMOS 트랜지스터들(226, 208a-n)의 임피던스는 저항기(228)의 저항과 동일하게 설정될 것이다. 저항기들(222, 228)의 저항들이 서로 동일하다고 하면, 각각의 입력단자(8a-n)에 결합된 각각의 병렬결합의 PMOS 트랜지스터들(204a-n)의 임피던스는 동일 입력단자(8a-n)에 결합된 병렬결합의 NMOS 트랜지스터들(208a-n)의 임피던스와 동일하게 될 것이다.
도 2의 능동 종단 회로들(100)에서처럼, 도 4의 능동 종단 회로(200)는 모든 입력단자들(8a-n)에 대해 단일 쌍의 제어회로들(210, 216)만을 사용하여 각 입력단자(8a-n)의 임피던스 및 바이어스 전압 레벨을 정밀하게 제어할 수 있다. 또한, 예를 들면 전압 분할기를 사용하여 공급전압(VCC)으로부터 발생됨으로써, 기준전압들이 공급전압(VCC)의 변화에 추종하는 한, 각 입력단자(8a-n)의 입력 임피던스는 공급전압(VCC)의 변화에 영향을 받지 않을 것이다. 마지막으로, PMOS 트랜지스터들(204a-n)이 PMOS 트랜지스터들(220)과 동일하고 이와 동일한 공정으로제조되고, NMOS 트랜지스터들(208a-n)이 NMOS 트랜지스터들(226)과 동일하고 이와 동일한 공정으로 제조되기 때문에, 각 입력단자(8a-n)의 임피던스는 공정변동에 거의 영향을 받지 않는다.
도 5는 본 발명의 일 실시예에 따라 외부에서 액세스할 수 있는 입력단자들 중 적어도 일부에 능동 종단 회로들이 결합된 도 1의 SDRAM(10)을 사용한 컴퓨터 시스템(300)의 예를 도시한 것이다. 컴퓨터 시스템은 이를테면 특정의 계산들 혹은 작업들을 수행하기 위한 특정의 소프트웨어를 실행하는 등 각종의 계산기능들을 수행하는 프로세서(302)를 포함한다. 프로세서(302)는 통상적으로 어드레스 버스(14), 데이터 버스(58), 및 제어버스(70)를 포함하는 프로세서 버스(304)를 포함한다. 또한, 컴퓨터 시스템(300)은 조작자가 컴퓨터 시스템(300)과 인터페이스할 수 있게 프로세서(302)에 결합되는 키보드 혹은 마우스와 같은 하나 이상의 입력 디바이스들(314)을 포함한다. 전형적으로, 컴퓨터 시스템(300)은 프로세서(302)에 결합되는 하나 이상의 출력 디바이스들(316)을 또한 포함하며, 이러한 출력 디바이스들은 통상 프린터 혹은 비디오 단말기이다. 프로세서(302)가 내부 혹은 외부 저장 매체(도시생략)에 데이터를 저장하거나 이로부터 데이터를 불러들일 수 있게 통상적으로 하나 이상의 데이터 저장 디바이스들(318)이 프로세서(302)에 결합된다. 전형적인 저장 디바이스들(318)의 예들은 하드 및 플로피 디스크들, 테이프 카세트들 및 컴팩트 디스크 독출전용 메모리들(CD-ROM)을 포함한다. 통상적으로 프로세서(302)는 또한 대개는 정적 랜덤 액세스 메모리("SRAM")인 캐시 메모리(326) 및 메모리 제어기(330)를 통해 SDRAM(10)에 결합된다. 통상, 메모리제어기(330)는 제어 버스(70), 및 SDRAM(10)에 결합되는 어드레스 버스(14)를 포함한다. 데이터 버스(58)는 메모리 제어기(330)를 통해 직접적으로(도시생략), 혹은 어떤 다른 수단에 의해 프로세서 버스(304)에 결합될 수도 있다. 도 5에 도시한 컴퓨터 시스템이 SDRAM 메모리 디바이스들을 사용할지라도, 이와는 달리 컴퓨터 시스템들은 본 발명의 여러 가지 실시예들에 따른 능동 종단 회로에 결합되는 외부에서 액세스가능한 입력단자들을 구비한 다른 유형들의 메모리 디바이스들을 사용할 수도 있음을 알 것이다. 또한, 프로세서(302)의 입력단자들은 본 발명의 여러 가지 실시예들에 따른 능동 종단 회로를 포함할 수도 있다.
전술한 바로부터, 본 발명의 특정의 실시예들이 예시 목적으로 여기 기술되었어도, 본 발명의 정신 및 범위 내에서 각종의 수정들이 행해질 수 있음을 알 것이다. 예를 들면, 비교적 고 임피던스의 저항기가 PMOS 트랜지스터(들) 대신에 전원전압에 결합되거나 NMOS 트랜지스터(들) 대신에 접지에 결합되는 고정된 임피던스의 소자를 사용하는 것이 가능할 수도 있다. 그러면, 입력단자의 임피던스는 보다 낮은 임피던스의 NMOS 혹은 PMOS 트랜지스터(들)에 의해 제어될 수도 있을 것이다. 따라서, 본 발명은 첨부한 청구항들에 의한 것들을 제외하곤 한정되지 않는다.

Claims (74)

  1. 복수의 입력단자들의 입력 임피던스를 소정의 값에 설정하는 능동 종단 회로에 있어서,
    제1 공급전압과 각각의 입력단자들 사이에 결합되고, 제1 임피던스 제어신호에 의해 제어되는 제1 제어가능 임피던스 디바이스;
    제2 공급전압과 상기 각각의 입력단자들 사이에 결합되고, 제2 임피던스 제어신호에 의해 제어되는 제2 제어가능 임피던스 디바이스;
    상기 제1 임피던스 제어신호를 상기 모든 제1 제어가능 임피던스 디바이스들에 제공하도록 결합된 것으로서,
    제3 공급전압과 제1 피드백 노드 간에 결합되고 상기 제1 임피던스 제어신호에 의해 제어되는 제3 제어가능 임피던스 디바이스,
    상기 제1 피드백 노드와 제4 공급전압 사이에 결합된 제1 소정의 저항으로서, 상기 제3 제어가능 임피던스 디바이스와 상기 제1 소정의 저항이 상기 제3 공급전압과 제4 공급전압 간 전압 분할기를 형성하여 상기 제1 피드백 노드에서 제1 피드백 전압을 생성하는, 상기 제1 소정의 저항, 및
    상기 제1 피드백 전압을 제1 기준전압과 비교하여, 상기 제1 피드백 전압이 상기 제1 기준전압에 거의 동일하게 되도록 상기 제1 임피던스 제어신호가 가변되게 하는 제1 비교기 회로를 포함하는 것인, 제1 제어회로; 및
    상기 제2 임피던스 제어신호를 상기 모든 제2 제어가능 임피던스 디바이스들에 제공하도록 결합된 것으로서,
    제5 공급전압과 제2 피드백 노드 간에 결합된 제2 소정의 저항,
    상기 제2 피드백 노드와 제6 공급전압 사이에 결합되고 상기 제2 임피던스 제어신호에 의해 제어되는 제4 제어가능 임피던스 디바이스로서, 상기 제2 소정의 저항과 상기 제4 제어가능 임피던스 디바이스가 상기 제5 공급전압과 제6 공급전압간에 전압 분할기를 형성하여 상기 제2 피드백 노드에서 제2 피드백 전압을 생성하는, 상기 제4 제어가능 임피던스 디바이스, 및
    상기 제2 피드백 전압을 제2 기준전압과 비교하여, 상기 제2 피드백 전압이 상기 제2 기준전압에 거의 동일하게 되도록 상기 제2 임피던스 제어신호가 가변되게 하는 제2 비교기 회로를 포함하는 것인, 제2 제어회로
    를 포함하는 능동 종단 회로.
  2. 제1항에 있어서, 상기 제1, 제3, 및 제5 공급전압들은 전원전압을 포함하고, 상기 제2, 제4, 및 제6 공급전압들은 접지전위를 포함하는, 능동 종단 회로
  3. 제2항에 있어서, 상기 제1 및 제2 기준전압들은 상기 전원전압의 반을 포함하는 것인, 능동 종단 회로.
  4. 제1항에 있어서, 상기 제1 제어가능 임피던스 디바이스 및 상기 제3 제어가능 임피던스 디바이스는 동일한 제어가능 임피던스 디바이스들을 포함하는 능동 종단 회로.
  5. 제4항에 있어서, 상기 제1 제어가능 임피던스 디바이스 및 상기 제3 제어가능 임피던스 디바이스는 동일한 MOSFET 트랜지스터들을 포함하는 능동 종단 회로.
  6. 제1항에 있어서, 상기 제2 제어가능 임피던스 디바이스 및 상기 제4 제어가능 임피던스 디바이스는 동일한 제어가능 임피던스 디바이스들을 포함하는 능동 종단 회로.
  7. 제6항에 있어서, 상기 제1 제어가능 임피던스 디바이스 및 상기 제3 제어가능 임피던스 디바이스는 동일한 MOSFET 트랜지스터들을 포함하는 능동 종단 회로.
  8. 제1항에 있어서, 상기 제1 비교기는 상기 제1 피드백 신호와 상기 제1 기준신호 간 차이에 상응하는 제1 비교신호를 발생하는 제1 차동 증폭기를 포함하고, 상기 제1 임피던스 제어신호는 상기 제1 비교신호에 상응하며;
    상기 제2 비교기는 상기 제2 피드백 신호와 상기 제2 기준신호 간 차이에 상응하는 제2 비교신호를 발생하는 제2 차동 증폭기를 포함하고, 상기 제2 임피던스 제어신호는 상기 제2 비교신호에 상응하는 것인, 능동 종단 회로.
  9. 제1항에 있어서, 상기 제1 제어가능 임피던스 디바이스 및 상기 제3 제어가능 임피던스 디바이스 각각은 서로 병렬로 결합된 복수의 MOSFET 트랜지스터들을 포함하고, 상기 제1 임피던스 제어신호는 상기 제1 및 제3 제어가능 임피던스 디바이스들의 임피던스를 변경하기 위해 각각의 복수의 MOSFET 트랜지스터들에서 가변수의 MOSFET 트랜지스터들을 선택적으로 턴 온 하는, 능동 종단 회로.
  10. 제1항에 있어서, 상기 제어가능 임피던스 디바이스들은 전압으로 제어되는 각각의 임피던스 디바이스들을 포함하는, 능동 종단 회로.
  11. 복수의 입력단자들의 입력 임피던스를 소정의 값에 설정하는 능동 종단 회로에 있어서,
    제1 공급전압과 각각의 입력단자들 사이에 결합되고, 임피던스 제어신호에 의해 제어되는 제1 제어가능 임피던스 디바이스;
    제2 공급전압과 상기 각각의 입력단자들 사이에 결합된 임피던스 디바이스;
    상기 임피던스 제어신호를 상기 모든 제1 제어가능 임피던스 디바이스들에 제공하도록 결합된 것으로서,
    제3 공급전압과 제1 피드백 노드 간에 결합되고 상기 임피던스 제어신호에 의해 제어되는 제2 제어가능 임피던스 디바이스,
    상기 피드백 노드와 제4 공급전압 사이에 결합된 소정의 저항으로서, 상기 제2 제어가능 임피던스 디바이스와 상기 소정의 저항이 상기 제3 공급전압과 제4 공급전압 간 전압 분할기를 형성하여 상기 피드백 노드에서 피드백 전압을 생성하는, 상기 소정의 저항, 및
    상기 피드백 전압을 기준전압과 비교하여, 상기 피드백 전압이 상기 기준전압에 거의 동일하게 되도록 상기 임피던스 제어신호가 가변되게 하는 비교기 회로를 포함하는 것인, 제어회로
    를 포함하는, 능동 종단 회로.
  12. 제11항에 있어서, 상기 임피던스 디바이스들 각각은 제2 임피던스 제어신호에 의해 제어되는 제3 제어가능 임피던스 디바이스를 포함하는, 능동 종단 회로.
  13. 제11항에 있어서, 상기 제1 및 제3 공급전압들은 전원전압을 포함하고, 상기 제2 및 제4 공급전압들은 접지전위를 포함하는, 능동 종단 회로.
  14. 제13항에 있어서, 상기 기준전압은 상기 전원전압의 반을 포함하는 것인, 능동 종단 회로.
  15. 제11항에 있어서, 상기 제1 제어가능 임피던스 디바이스 및 상기 제2 제어가능 임피던스 디바이스는 동일한 제어가능 임피던스 디바이스들을 포함하는 능동 종단 회로.
  16. 제15항에 있어서, 상기 제1 제어가능 임피던스 디바이스 및 상기 제2 제어가능 임피던스 디바이스는 동일한 MOSFET 트랜지스터들을 포함하는 능동 종단 회로.
  17. 제11항에 있어서, 상기 비교기 회로는 상기 피드백 신호와 상기 기준신호 간 차이에 상응하는 비교신호를 발생하는 차동 증폭기를 포함하고, 상기 임피던스 제어신호는 상기 비교신호에 상응하는 것인, 능동 종단 회로.
  18. 제11항에 있어서, 상기 제1 제어가능 임피던스 디바이스 및 상기 제2 제어가능 임피던스 디바이스 각각은 서로 병렬로 결합된 복수의 MOSFET 트랜지스터들을 포함하고, 상기 임피던스 제어신호는 상기 제1 및 제2 제어가능 임피던스 디바이스들의 임피던스를 변경하기 위해 각각의 복수의 MOSFET 트랜지스터들에서 가변 수의 MOSFET 트랜지스터들을 선택적으로 턴 온 하는, 능동 종단 회로.
  19. 제11항에 있어서, 상기 제어가능 임피던스 디바이스들은 전압으로 제어되는 각각의 임피던스 디바이스들을 포함하는, 능동 종단 회로.
  20. 복수의 입력단자들의 입력 임피던스를 소정의 값에 설정하는 능동 종단 회로에 있어서,
    제1 공급전압과 각각의 입력단자들 사이에 결합되고, 제1 임피던스 제어신호에 의해 제어되는 적어도 한 PMOS 트랜지스터;
    제2 공급전압과 상기 각각의 입력단자들 사이에 결합되고, 제2 임피던스 제어신호에 의해 제어되는 적어도 한 NMOS 트랜지스터;
    상기 제1 임피던스 제어신호를 상기 모든 PMOS 트랜지스터들에 제공하도록 결합된 것으로서,
    상기 제1 공급전압과 제1 피드백 노드 간에 결합되고 상기 제1 임피던스 제어신호에 의해 임피던스가 제어되는 적어도 한 PMOS 트랜지스터,
    상기 제1 피드백 노드와 상기 제2 공급전압 사이에 결합된 제1 소정의 저항으로서, 상기 적어도 한 PMOS 트랜지스터와 상기 제1 소정의 저항이 상기 제1 공급전압과 제2 공급전압 간 전압 분할기를 형성하여 상기 제1 피드백 노드에서 제1 피드백 전압을 생성하는, 상기 제1 소정의 저항, 및
    상기 제1 피드백 전압을 제1 기준전압과 비교하여, 상기 제1 피드백 전압이 상기 제1 기준전압에 거의 동일하게 되도록 상기 적어도 한 PMOS 트랜지스터의 임피던스를 상기 제1 임피던스 제어신호에 의해 가변되게 하는 제1 비교기 회로를 포함하는 것인, 제1 제어회로; 및
    상기 제2 임피던스 제어신호를 상기 적어도 한 NMOS 트랜지스터에 제공하도록 결합된 것으로서,
    상기 제1 공급전압과 제2 피드백 노드 간에 결합된 제2 소정의 저항,
    상기 제2 피드백 노드와 상기 제2 공급전압 간에 결합되고, 상기 제2 임피던스 제어신호에 의해 제어되는 적어도 한 NMOS 트랜지스터, 상기 제2 소정의 저항과 상기 적어도 한 NMOS 트랜지스터가 상기 제1 공급전압과 제2 공급전압 간 전압 분할기를 형성하여 상기 제2 피드백 노드에서 제2 피드백 전압을 생성하는 것인, 상기 저겅도 한 NMOS 트랜지스터,
    상기 제2 피드백 전압을 제2 기준전압과 비교하여, 상기 제2 피드백 전압이 상기 제2 기준전압에 거의 동일하게 되도록 상기 제2 임피던스 제어신호가 상기 적어도 한 PMOS 트랜지스터의 상기 임피던스를 가변되게 하는 제2 비교기 회로를 포함하는 것인, 제2 제어회로
    를 포함하는 능동 종단 회로.
  21. 제20항에 있어서, 상기 제1 공급전압들은 전원전압을 포함하고, 상기 제2 공급전압은 접지전위를 포함하는, 능동 종단 회로
  22. 제21항에 있어서, 상기 제1 및 제2 기준전압들은 상기 전원전압의 반을 포함하는 것인, 능동 종단 회로.
  23. 제20항에 있어서, 각각의 입력단자들에 결합된 상기 적어도 한 PMOS 트랜지스터는 실질적으로 서로에 그리고 상기 제1 제어회로 내 상기 적어도 한 PMOS 트랜지스터에 있고, 각각의 입력단자들에 결합된 상기 적어도 한 NMOS 트랜지스터는 실질적으로 서로에 그리고 상기 제2 제어회로 내 상기 적어도 한 NMOS 트랜지스터에 있는 것인, 능동 종단 회로.
  24. 제20항에 있어서, 상기 제1 제어회로 내 상기 적어도 한 PMOS 트랜지스터 및각각의 입력단자에 결합된 상기 적어도 한 PMOS 트랜지스터 각각은 단일의 PMOS 트랜지스터를 포함하고, 상기 제2 제어회로 내 상기 적어도 한 NMOS 트랜지스터 및 각각의 입력단자에 결합된 상기 적어도 한 NMOS 트랜지스터 각각은 단일의 NMOS 트랜지스터를 포함하고, 상기 제1 및 제2 임피던스 제어신호들은 각각의 아날로그 신호들을 포함하는 능동 종단 회로.
  25. 제20항에 있어서, 상기 제1 제어회로 내 상기 적어도 한 PMOS 트랜지스터 및 각각의 입력단자에 결합된 상기 적어도 한 PMOS 트랜지스터 각각은 서로 병렬로 결합된 복수의 PMOS 트랜지스터들을 포함하고, 상기 제2 제어회로 내 상기 적어도 한 NMOS 트렌지스터 및 각각의 입력단자에 결합된 상기 적어도 한 NMOS 트랜지스터 각각은 서로 병렬로 결합된 복수의 NMOS 트랜지스터들을 포함하고, 상기 제1 및 제2 임피던스 제어신호들은 상기 PMOS 및 NMOS 트랜지스터들 중 가변 수의 트랜지스터들을 선택적으로 턴 온 하도록 하는 각각의 신호들을 포함하는, 능동 종단 회로.
  26. 제20항에 있어서, 상기 제1 비교기 회로는 상기 제1 피드백 신호와 상기 제1 기준신호 간 차이에 상응하는 제1 비교신호를 발생하는 제1 차동 증폭기를 포함하고, 상기 제1 임피던스 제어신호는 상기 제1 비교신호에 상응하며;
    상기 제2 비교기 회로는 상기 제2 피드백 신호와 상기 제2 기준신호 간 차이에 상응하는 제2 비교신호를 발생하는 제2 차동 증폭기를 포함하고, 상기 제2 임피던스 제어신호는 상기 제2 비교신호에 상응하는 것인, 능동 종단 회로.
  27. 메모리 디바이스에 있어서,
    외부에서 액세스가능한 코맨드 입력단자들을 통해 메모리 코맨드 신호들을 수신하는 것으로, 상기 코맨드 신호들의 소정의 조합들에 응하여 메모리 제어신호들을 발생하는 코맨드 디코더;
    외부에서 액세스가능한 코맨드 입력단자들을 통해 어드레스 신호들을 수신하여, 상기 어드레스 신호들에 응하여 행 및 열 어드레싱 신호들을 발생하는 어드레스 디코더;
    상기 메모리 제어신호들에 응하여 상기 어드레스 신호들에 대응하는 위치들에 데이터를 기입하고 이 위치들로부터 데이터를 독출하는 적어도 한 메모리 어레이;
    복수의 외부에서 액세스가능한 데이터 버스 단자들과 상기 메모리 어레이 간에 확장하여 상기 메모리 어레이에/로부터 데이터 신호들을 결합하는 데이터 경로; 및
    복수의 외부에서 액세스가능한 단자들의 입력 임피던스를 소정의 값으로 설정하는 능동 종단 회로를 포함하고, 상기 능동 종단 회로는,
    제1 공급전압과 각각의 입력단자들 사이에 결합되고, 제1 임피던스 제어신호에 의해 제어되는 제1 제어가능 임피던스 디바이스;
    제2 공급전압과 상기 각각의 입력단자들 사이에 결합되고, 제2 임피던스 제어신호에 의해 제어되는 제2 제어가능 임피던스 디바이스;
    상기 제1 임피던스 제어신호를 상기 모든 제1 제4가능 임피던스 디바이스들에 제공하도록 결합된 것으로서,
    제3 공급전압과 제1 피드백 노드 간에 결합되고 상기 제1 임피던스 제어신호에 의해 제어되는 제3 제어가능 임피던스 디바이스,
    상기 제1 피드백 노드와 제4 공급전압 사이에 결합된 제1 소정의 저항으로서, 상기 제3 제어가능 임피던스 디바이스와 상기 제1 소정의 저항이 상기 제3 공급전압과 제4 공급전압 간 전압 분할기를 형성하여 상기 제1 피드백 노드에서 제1 피드백 전압을 생성하는, 상기 제1 소정의 저항, 및
    상기 제1 피드백 전압을 제1 기준전압과 비교하여, 상기 제1 피드백 전압이 상기 제1 기준전압에 거의 동일하게 되도록 상기 제1 임피던스 제어신호가 가변되게 하는 제1 비교기 회로를 포함하는 것인, 제1 제어회로; 및
    상기 제2 임피던스 제어신호를 상기 모든 제2 제어가능 임피던스 디바이스들에 제공하도록 결합된 것으로서,
    제5 공급전압과 제2 피드백 노드 간에 결합된 제2 소정의 저항,
    상기 제2 피드백 노드와 제6 공급전압 사이에 결합되고 상기 제2 임피던스 제어신호에 의해 제어되는 제4 제어가능 임피던스 디바이스로서, 상기 제2 소정의 저항과 상기 제4 제어가능 임피던스 디바이스가 상기 제5 공급전압과 제6 공급전압간에 전압 분할기를 형성하여 상기 제2 피드백 노드에서 제2 피드백 전압을 생성하는, 상기 제4 제어가능 임피던스 디바이스, 및
    상기 제2 피드백 전압을 제2 기준전압과 비교하여, 상기 제2 피드백 전압이상기 제2 기준전압에 거의 동일하게 되도록 상기 제2 임피던스 제어신호가 가변되게 하는 제2 비교기 회로를 포함하는 것인, 제2 제어회로를 포함하는, 메모리 어레이.
  28. 제27항에 있어서, 상기 코맨드 및 어드레스 신호들은 상기 코맨드 신호들 및 상기 어드레스 신호들 모두를 포함하는 패킷으로 상기 메모리 디바이스에 결합되는, 메모리 어레이.
  29. 제27항에 있어서, 상기 제1, 제3, 및 제5 공급전압들은 전원전압을 포함하고, 상기 제2, 제4, 및 제6 공급전압들은 접지전위를 포함하는, 메모리 어레이.
  30. 제29항에 있어서, 상기 제1 및 제2 기준전압들은 상기 전원전압의 반을 포함하는 것인, 메모리 어레이.
  31. 제27항에 있어서, 상기 제1 제어가능 임피던스 디바이스 및 상기 제3 제어가능 임피던스 디바이스는 동일한 제어가능 임피던스 디바이스들을 포함하는, 메모리 어레이.
  32. 제31항에 있어서, 상기 제1 제어가능 임피던스 디바이스 및 상기 제3 제어가능 임피던스 디바이스는 동일한 MOSFET 트랜지스터들을 포함하는, 메모리 어레이.
  33. 제27항에 있어서, 상기 제2 제어가능 임피던스 디바이스 및 상기 제4 제어가능 임피던스 디바이스는 동일한 제어가능 임피던스 디바이스들을 포함하는, 메모리 어레이.
  34. 제33항에 있어서, 상기 제1 제어가능 임피던스 디바이스 및 상기 제3 제어가능 임피던스 디바이스는 동일한 MOSFET 트랜지스터들을 포함하는, 메모리 어레이.
  35. 제27항에 있어서, 상기 제1 비교기는 상기 제1 피드백 신호와 상기 제1 기준신호 간 차이에 상응하는 제1 비교신호를 발생하는 제1 차동 증폭기를 포함하고, 상기 제1 임피던스 제어신호는 상기 제1 비교신호에 상응하며;
    상기 제2 비교기는 상기 제2 피드백 신호와 상기 제2 기준신호 간 차이에 상응하는 제2 비교신호를 발생하는 제2 차동 증폭기를 포함하고, 상기 제2 임피던스 제어신호는 상기 제2 비교신호에 상응하는 것인, 메모리 어레이.
  36. 제27항에 있어서, 상기 제1 제어가능 임피던스 디바이스 및 상기 제3 제어가능 임피던스 디바이스 각각은 서로 병렬로 결합된 복수의 MOSFET 트랜지스터들을 포함하고, 상기 제1 임피던스 제어신호는 상기 제1 및 제3 제어가능 임피던스 디바이스들의 임피던스를 변경하기 위해 각각의 복수의 MOSFET 트랜지스터들에서 가변수의 MOSFET 트랜지스터들을 선택적으로 턴 온 하는, 메모리 어레이.
  37. 제27항에 있어서, 상기 메모리 디바이스는 다이내믹 랜덤 액세스 메모리를 포함하는, 메모리 어레이.
  38. 제27항에 있어서, 상기 다이내믹 랜덤 액세스 메모리는 동기형 다이내믹 랜덤 액세스 메모리를 포함하는, 메모리 어레이.
  39. 제27항에 있어서, 상기 제어가능한 임피던스 디바이스들은 전압으로 제어되는 각각의 임피던스 디바이스들을 포함하는, 메모리 어레이.
  40. 메모리 디바이스에 있어서,
    외부에서 액세스가능한 코맨드 입력단자들을 통해 메모리 코맨드 신호들을 수신하는 것으로, 상기 코맨드 신호들의 소정의 조합들에 응하여 메모리 제어신호들을 발생하는 코맨드 디코더;
    외부에서 액세스가능한 코맨드 입력단자들을 통해 어드레스 신호들을 수신하는 것으로, 상기 코맨드 신호들에 응하여 행 및 열 어드레싱 신호들을 어드레스 디코더;
    상기 메모리 제어신호들에 응답하여 상기 어드레스 신호들에 대응하는 위치들에 데이터를 기입하고 이들 위치들로부터 데이터를 독출하는 적어도 한 메모리 어레이;
    복수의 외부에서 액세스가능한 데이터 버스 단자들과 상기 메모리 어레이 간에 확장하여 상기 메모리 어레이에/로부터 데이터 신호들을 결헙하는 데이터 경로; 및
    복수의 상기 외부에서 액세스가능한 단자들의 입력 임피던스를 소정의 값에 설정하는 능동 종단 회로를 포함하고, 상기 능동 종단 회로는,
    제1 공급전압과 각각의 입력단자들 사이에 결합되고, 제1 임피던스 제어신호에 의해 제어되는 적어도 한 PMOS 트랜지스터;
    제2 공급전압과 상기 각각의 입력단자들 사이에 결합되고, 제2 임피던스 제어신호에 의해 제어되는 적어도 한 NMOS 트랜지스터;
    상기 제1 임피던스 제어신호를 상기 모든 PMOS 트랜지스터들에 제공하도록 결합된 것으로서,
    상기 제1 공급전압과 제1 피드백 노드 간에 결합되고 상기 제1 임피던스 제어신호에 의해 임피던스가 제어되는 적어도 한 PMOS 트랜지스터,
    상기 제1 피드백 노드와 상기 제2 공급전압 사이에 결합된 제1 소정의 저항으로서, 상기 적어도 한 PMOS 트랜지스터와 상기 제1 소정의 저항이 상기 제1 공급전압과 제2 공급전압 간 전압 분할기를 형성하여 상기 제1 피드백 노드에서 제1 피드백 전압을 생성하는, 상기 제1 소정의 저항, 및
    상기 제1 피드백 전압을 제1 기준전압과 비교하여, 상기 제1 피드백 전압이 상기 제1 기준전압에 거의 동일하게 되도록 상기 적어도 한 PMOS 트랜지스터의 임피던스를 상기 제1 임피던스 제어신호에 의해 가변되게 하는 제1 비교기 회로를 포함하는 것인, 제1 제어회로; 및
    상기 제2 임피던스 제어신호를 상기 적어도 한 NMOS 트랜지스터에 제공하도록 결합된 것으로서,
    상기 제1 공급전압과 제2 피드백 노드 간에 결합된 제2 소정의 저항,
    상기 제2 피드백 노드와 상기 제2 공급전압 간에 결합되고, 상기 제2 임피던스 제어신호에 의해 제어되는 적어도 한 NMOS 트랜지스터, 상기 제2 소정의 저항과 상기 적어도 한 NMOS 트랜지스터가 상기 제1 공급전압과 제2 공급전압 간 전압 분할기를 형성하여 상기 제2 피드백 노드에서 제2 피드백 전압을 생성하는 것인, 상기 저겅도 한 NMOS 트랜지스터,
    상기 제2 피드백 전압을 제2 기준전압과 비교하여, 상기 제2 피드백 전압이 상기 제2 기준전압에 거의 동일하게 되도록 상기 제2 임피던스 제어신호가 상기 적어도 한 PMOS 트랜지스터의 상기 임피던스를 가변되게 하는 제2 비교기 회로를 포함하는 것인, 제2 제어회로를 포함하는, 메모리 디바이스.
  41. 제40항에 있어서, 상기 코맨드 및 어드레스 신호들은 상기 코맨드 신호들 및 상기 어드레스 신호들 모두를 포함하는 패킷으로 상기 메모리 디바이스에 결합되는, 메모리 디바이스.
  42. 제40항에 있어서, 상기 제1 공급전압들은 전원전압을 포함하고, 상기 제2 공급전압은 접지전위를 포함하는, 메모리 디바이스.
  43. 제42항에 있어서, 상기 제1 및 제2 기준전압들은 상기 전원전압의 반을 포함하는 것인, 메모리 디바이스.
  44. 제40항에 있어서, 각각의 입력단자들에 결합된 상기 적어도 한 PMOS 트랜지스터는 실질적으로 서로에 그리고 상기 제1 제어회로 내 상기 적어도 한 PMOS 트랜지스터에 있고, 각각의 입력단자들에 결합된 상기 적어도 한 NMOS 트랜지스터는 실질적으로 서로에 그리고 상기 제2 제어회로 내 상기 적어도 한 NMOS 트랜지스터에 있는 것인, 메모리 디바이스.
  45. 제40항에 있어서, 상기 제1 제어회로 내 상기 적어도 한 PMOS 트랜지스터 및 각각의 입력단자에 결합된 상기 적어도 한 PMOS 트랜지스터 각각은 단일의 PMOS 트랜지스터를 포함하고, 상기 제2 제어회로 내 상기 적어도 한 NMOS 트랜지스터 및 각각의 입력단자에 결합된 상기 적어도 한 NMOS 트랜지스터 각각은 단일의 NMOS 트랜지스터를 포함하고, 상기 제1 및 제2 임피던스 제어신호들은 각각의 아날로그 신호들을 포함하는, 메모리 디바이스.
  46. 제40항에 있어서, 상기 제1 제어회로 내 상기 적어도 한 PMOS 트랜지스터 및 각각의 입력단자에 결합된 상기 적어도 한 PMOS 트랜지스터 각각은 서로 병렬로 결합된 복수의 PMOS 트랜지스터들을 포함하고, 상기 제2 제어회로 내 상기 적어도 한NMOS 트렌지스터 및 각각의 입력단자에 결합된 상기 적어도 한 NMOS 트랜지스터 각각은 서로 병렬로 결합된 복수의 NMOS 트랜지스터들을 포함하고, 상기 제1 및 제2 임피던스 제어신호들은 상기 PMOS 및 NMOS 트랜지스터들 중 가변 수의 트랜지스터들을 선택적으로 턴 온 하도록 하는 각각의 신호들을 포함하는, 메모리 디바이스.
  47. 제40항에 있어서, 상기 제1 비교기는 상기 제1 피드백 신호와 상기 제1 기준신호 간 차이에 상응하는 제1 비교신호를 발생하는 제1 차동 증폭기를 포함하고, 상기 제1 임피던스 제어신호는 상기 제1 비교신호에 상응하며;
    상기 제2 비교기는 상기 제2 피드백 신호와 상기 제2 기준신호 간 차이에 상응하는 제2 비교신호를 발생하는 제2 차동 증폭기를 포함하고, 상기 제2 임피던스 제어신호는 상기 제2 비교신호에 상응하는 것인, 메모리 디바이스.
  48. 제40항에 있어서, 상기 메모리 디바이스는 다이내믹 랜덤 액세스 메모리를 포함하는, 메모리 디바이스.
  49. 제48항에 있어서, 상기 다이내믹 랜덤 액세스 메모리는 동기형 다이내믹 랜덤 액세스 메모리를 포함하는, 메모리 디바이스.
  50. 컴퓨터 시스템에 있어서,
    프로세서 버스에 결합된 복수의 외부에서 액세스가능한 단자들을 구비한 집적회로 프로세서,
    데이터를 상기 컴퓨터 시스템에 입력할 수 있도록 된 상기 프로세서 버스를 통해 상기 프로세서에 결합된 입력 디바이스;
    데이터를 상기 컴퓨터 시스템으로부터 출력할 수 있도록 된 상기 프로세서 버스를 통해 상기 프로세서에 결합된 출력 디바이스; 및
    프로세서 버스에 결합된 복수의 외부에서 액세스가능한 단자들을 구비한 집적회로 메모리 디바이스; 및
    상기 외부에서 액세스가능한 단자들 중 적어도 일부에 결합된 능동 종단 회로를 포함하며,
    상기 능동 종단 회로는,
    제1 공급전압과 각각의 입력단자들 사이에 결합되고, 제1 임피던스 제어신호에 의해 제어되는 제1 제어가능 임피던스 디바이스;
    제2 공급전압과 상기 각각의 입력단자들 사이에 결합되고, 제2 임피던스 제어신호에 의해 제어되는 제2 제어가능 임피던스 디바이스;
    상기 제1 임피던스 제어신호를 상기 모든 제1 제어가능 임피던스 디바이스들에 제공하도록 결합된 것으로서,
    제3 공급전압과 제1 피드백 노드 간에 결합되고 상기 제1 임피던스 제어신호에 의해 제어되는 제3 제어가능 임피던스 디바이스,
    상기 제1 피드백 노드와 제4 공급전압 사이에 결합된 제1 소정의 저항으로서, 상기 제3 제어가능 임피던스 디바이스와 상기 제1 소정의 저항이 상기 제3 공급전압과 제4 공급전압 간 전압 분할기를 형성하여 상기 제1 피드백 노드에서 제1 피드백 전압을 생성하는, 상기 제1 소정의 저항, 및
    상기 제1 피드백 전압을 제1 기준전압과 비교하여, 상기 제1 피드백 전압이 상기 제1 기준전압에 거의 동일하게 되도록 상기 제1 임피던스 제어신호가 가변되게 하는 제1 비교기 회로를 포함하는 것인, 제1 제어회로; 및
    상기 제2 임피던스 제어신호를 상기 모든 제2 제어가능 임피던스 디바이스들에 제공하도록 결합된 것으로서,
    제5 공급전압과 제2 피드백 노드 간에 결합된 제2 소정의 저항,
    상기 제2 피드백 노드와 제6 공급전압 사이에 결합되고 상기 제2 임피던스 제어신호에 의해 제어되는 제4 제어가능 임피던스 디바이스로서, 상기 제2 소정의 저항과 상기 제4 제어가능 임피던스 디바이스가 상기 제5 공급전압과 제6 공급전압간에 전압 분할기를 형성하여 상기 제2 피드백 노드에서 제2 피드백 전압을 생성하는, 상기 제4 제어가능 임피던스 디바이스, 및
    상기 제2 피드백 전압을 제2 기준전압과 비교하여, 상기 제2 피드백 전압이 상기 제2 기준전압에 거의 동일하게 되도록 상기 제2 임피던스 제어신호가 가변되게 하는 제2 비교기 회로를 포함하는 것인, 제2 제어회로를 포함하는 것
    인, 컴퓨터 시스템.
  51. 제50항에 있어서, 상기 코맨드 및 어드레스 신호들은 상기 코맨드 신호들 및 상기 어드레스 신호들 모두를 포함하는 패킷으로 상기 메모리 디바이스에 걀합되는, 컴퓨터 시스템.
  52. 제50항에 있어서, 상기 제1, 제3, 및 제5 공급전압들은 전원전압을 포함하고, 상기 제2, 제4, 및 제6 공급전압들은 접지전위를 포함하는, 컴퓨터 시스템.
  53. 제50항에 있어서, 상기 제1 및 제2 기준전압들은 상기 전원전압의 반을 포함하는 것인, 컴퓨터 시스템.
  54. 제50항에 있어서, 상기 제1 제어가능 임피던스 디바이스 및 상기 제3 제어가능 임피던스 디바이스는 동일한 제어가능 임피던스 디바이스들을 포함하는, 컴퓨터 시스템.
  55. 제54항에 있어서, 상기 제1 제어가능 임피던스 디바이스 및 상기 제3 제어가능 임피던스 디바이스는 동일한 MOSFET 트랜지스터들을 포함하는, 컴퓨터 시스템.
  56. 제50항에 있어서, 상기 제2 제어가능 임피던스 디바이스 및 상기 제4 제어가능 임피던스 디바이스는 동일한 제어가능 임피던스 디바이스들을 포함하는, 컴퓨터 시스템.
  57. 제56항에 있어서, 상기 제1 제어가능 임피던스 디바이스 및 상기 제3 제어가능 임피던스 디바이스는 동일한 MOSFET 트랜지스터들을 포함하는, 컴퓨터 시스템.
  58. 제50항에 있어서, 상기 제1 비교기 회로는 상기 제1 피드백 신호와 상기 제1 기준신호 간 차이에 상응하는 제1 비교신호를 발생하는 제1 차동 증폭기를 포함하고, 상기 제1 임피던스 제어선호는 상기 제1 비교신호에 상응하며;
    상기 제2 비교기 회로는 상기 제2 피드백 신호와 상기 제2 기준신호 간 차이에 상응하는 제2 비교신호를 발생하는 제2 차동 증폭기를 포함하고, 상기 제2 임피던스 제어신호는 상기 제2 비교신호에 상응하는, 컴퓨터 시스템.
  59. 제50항에 있어서, 상기 제1 제어가능 임피던스 디바이스 및 상기 제3 제어가능 임피던스 디바이스 각각은 서로 병렬로 결합된 복수의 MOSFET 트랜지스터들을 포함하고, 상기 제1 임피던스 제어신호는 상기 제1 및 제3 제어가능 임피던스 디바이스들의 임피던스를 변경하기 위해 각각의 복수의 MOSFET 트랜지스터들에서 가변수의 MOSFFT 트랜지스터들을 선택적으로 턴 온 하는, 컴퓨터 시스템.
  60. 제50항에 있어서, 상기 메모리 디바이스는 다이내믹 랜덤 액세스 메모리를 포함하는, 컴퓨터 시스템.
  61. 제50항에 있어서, 상기 다이내믹 랜덤 액세스 메모리는 동기형 다이내믹 랜덤 액세스 메모리를 포함하는, 컴퓨터 시스템.
  62. 제50항에 있어서, 상기 제어가능한 임피던스 디바이스들은 전압으로 제어되는 각각의 임피던스 디바이스들을 포함하는, 컴퓨터 시스템.
  63. 집적회로의 복수의 입력단자들의 임피던스를 제어하는 방법에 있어서,
    제1 가변 임피던스 디바이스의 임피던스를 소정의 임피던스와 비교하는 단계;
    상기 입력단자들 각각을 각각의 제2 가변 임피던스 디바이스에 결합하는 단계; 및
    상기 비교에 근거하여, 상기 제1 가변 임피던스 디바이스 및 각각의 상기 제2 가변 임피던스 디바이스들 모두의 임피던스를 조종하는 단계를 포함하는, 집적회로의 입력단자 임피던스 제어방법.
  64. 제63항에 있어서, 제3 가변 임피던스 디바이스의 임피던스를 제2 소정의 임피던스와 비교하는 단계;
    상기 입력단자들 각각을 각각의 제4 가변 임피던스 디바이스에 결합하는 단계; 및
    상기 비교에 근거하여, 상기 제3 가변 임피던스 디바이스 및 각각의 상기 제3 가변 임피던스 디바이스들 모두의 임피던스를 조종하는 단계를 더 포함하는, 집적회로의 입력단자 임피던스 제어방법.
  65. 제63항에 있어서, 제1 가변 임피던스 디바이스의 임피던스를 소정의 임피던스와 비교하는 상기 단계는 상기 제1 가변 임피던스 디바이스와 상기 소정의 임피던스를 한 쌍의 기준전압들 사이에 서로 직렬로 결합하여 상기 제1 가변 임피던스 디바이스와 상기 소정의 임피던스 간 노드에서 피드백 전압을 제공하는 것을 포함하는, 집적회로의 입력단자 임피던스 제어방법.
  66. 제65항에 있어서, 상기 제1 가변 임피던스 디바이스 및 각각의 상기 제2 가변 임피던스 디바이스들의 임피던스를 조정하는 단계는,
    상기 피드백 전압을 기준전압과 비교하는 단계;
    상기 피드백 전압이 상기 기준전압보다 크다면, 상기 제1 가변 임피던스 디바이스 및 각각의 상기 제2 가변 임피던스 디바이스들의 임피던스를 제1 방향으로 조정하는 단계; 및
    상기 피드백 전압이 상기 기준전압보다 작다면, 상기 제1 가변 임피던스 디바이스 및 각각의 상기 제2 가변 임피던스 디바이스들의 임피던스를 제1 방향에 반대되는 제2 방향으로 조정하는 단계를 포함하는, 집적회로의 입력단자 임피던스 제어방법.
  67. 제63항에 있어서, 상기 제1 가변 임피던스 디바이스 및 상기 제2 가변 임피던스 디바이스들 각각은 서로 병렬로 결합된 복수의 고정된 임피던스 디바이스들을포함하고, 상기 제1 가변 임피던스 디바이스 및 상기 제2 가변 임피던스 디바이스들 각각의 임피던스를 조정하는 상기 단계는 서로 병렬로 결합된 고정된 임피던스 디바이스들의 수를 변경하는 단계를 포함하는, 집적회로의 입력단자 임피던스 제어방법.
  68. 제63항에 있어서, 상기 제1 가변 임피던스 디바이스 및 상기 제2 가변 임피던스 디바이스들 각각은 서로 병렬로 결합된 복수의 전환가능한 임피던스 디바이스들을 포함하고, 상기 전환가능 임피던스 디바이스들 각각은 저 임피던스 상태와 고임피던스 상태를 갖고 있고, 상기 제1 가변 임피던스 디바이스 및 상기 제2 가변 임피던스 디바이스들 각각의 임피던스를 조정하는 상기 단계는 상기 저 임피던스 상태를 갖는 전환가능 임피던스 디바이스들의 수를 변경하는 단계를 포함하는, 집적회로의 입력단자 임피던스 제어방법.
  69. 제68항에 있어서, 상기 제1 가변 임피던스 디바이스 및 상기 제2 가변 임피던스 디바이스들 각각은 연속 가변 임피던스 디바이스를 포함하고, 상기 제1 가변 임피던스 디바이스 및 상기 제2 가변 임피던스 디바이스들 각각의 임피던스를 조정하는 상기 단계는 상기 연속 가변 임피던스 디바이스들의 임피던스를 연속적으로 가변시키는 것을 포함하는, 집적회로의 입력단자 임피던스 제어방법.
  70. 메모리 디바이스에서, 복수의 외부에서 액세스가능한 입력단자들의 입력 임피던스를 제어하는 방법에 있어서,
    제1 및 제2 가변 임피던스 디바이스들을 상기 복수의 외부에서 액세스가능한 입력단자들 각각에 결합하는 단계;
    상기 제1 가변 임피던스 디바이스들 중 하나의 임피던스를 제1 소정의 임피던스와 비교하는 단계;
    상기 제1 가변 임피던스 디바이스의 임피던스와 상기 제1 소정의 임피던스 간 비교에 대응하는 제1 피드백 신호를 생성하는 단계;
    상기 제2 가변 임피던스 디바이스들 중 하나의 임피던스를 제2 소정의 임피던스와 비교하는 단계;
    상기 제2 가변 임피던스 디바이스의 임피던스와 상기 제2 소정의 임피던스 간 비교에 대응하는 제2 피드백 신호를 생성하는 단계;
    상기 제1 피드백 신호의 함수로서 상기 모든 제1 가변 임피던스 디바이스들의 임피던스를 조정하는 단계; 및
    상기 제2 피드백 신호의 함수로서 상기 모든 제2 가변 임피던스 디바이스들의 임피던스를 조정하는 단계를 포함하는, 메모리 디바이스의 입력단자들의 입력 임피던스 제어방법.
  71. 제70항에 있어서, 상기 제1 피드백 신호의 함수로서 상기 모든 제1 가변 임피던스 디바이스들의 임피던스를 조정하는 단계 및 상기 제2 피드백 신호의 함수로서 상기 모든 제2 가변 임피던스 디바이스들의 임피던스를 조정하는 단계는,
    상기 제1 피드백 신호의 크기를 제1 기준전압과 비교하는 단계;
    상기 제1 피드백 신호의 크기가 상기 제1 기준전압보다 크다면, 상기 제1 가변 임피던스 디바이스들의 임피던스를 제1 방향으로 변경하는 단계;
    상기 제1 피드백 신호의 크기가 상기 제1 기준전압보다 작다면, 상기 제1 가변 임피던스 디바이스들의 임피던스를 상기 제1 방향과는 다른 제2 방향으로 변경하는 단계;
    상기 제2 피드백 신호의 크기를 제2 기준전압과 비교하는 단계;
    상기 제2 피드백 신호의 크기가 상기 제2 기준전압보다 크다면, 상기 제2 가변 임피던스 디바이스들의 임피던스를 제1 방향으로 변경하는 단계;
    상기 제2 피드백 신호의 크기가 상기 제2 기준전압보다 작다면, 상기 제2 가변 임피던스 디바이스들의 임피던스를 상기 제1 방향과는 다른 제2 방향으로 변경하는 단계를 포함하는, 메모리 디바이스의 입력단자들의 입력 임피던스 제어방법.
  72. 제70항에 있어서, 상기 가변 임피던스 디바이스들 각각은 서로 병렬로 결합된 복수의 고정된 임피던스 디바이스를 포함하고, 상기 가변 임피던스 디바이스들의 임피던스를 조정하는 단계는 서로 병렬로 결합된 고정된 임피던스 디바이스들의 수를 변경하는 것을 포함하는, 메모리 디바이스의 입력단자들의 입력 임피던스 제어방법.
  73. 제70항에 있어서, 상기 가변 임피던스 디바이스들 각각은
    서로 병렬로 결합된 복수의 전환가능한 임피던스 디바이스들을 포함하고, 상기 전환가능 임피던스 디바이스들 각각은 저 임피던스 상태와 고 임피던스 상태를 갖고 있고, 상기 제1 가변 임피던스 디바이스 및 상기 제2 가변 임피던스 디바이스들 각각의 임피던스를 조정하는 상기 단계는 상기 저 임피던스 상태를 갖는 전환가능 임피던스 디바이스들의 수를 변경하는 단계를 포함하는, 메모리 디바이스의 입력단자들의 입력 임피던스 제어방법.
  74. 제70항에 있어서, 상기 가변 임피던스 디바이스들 각각은 연속 가변 임피던스 디바이스를 포함하고, 상기 제1 가변 임피던스 디바이스 및 상기 제2 가변 임피던스 디바이스들 각각의 임피던스를 조정하는 상기 단계는 상기 연속 가변 임피던스 디바이스들의 임피던스를 연속적으로 가변시키는 것을 포함하는, 메모리 디바이스의 입력단자들의 입력 임피던스 제어방법.
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