JP2003150541A - マイクロコンピュータ - Google Patents
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
Abstract
(57)【要約】
【課題】 性能の低下を防止するマイクロコンピュータ
を得る。 【解決手段】 アドレス信号ＡＤに応じて、アクセスが
外部のメモリまたは周辺装置のいずれであるか判定し、
その判定に応じたバス切替信号を出力する外部領域判定
部２と、バス切替信号がメモリへのアクセスである場合
には、バス制御信号をメモリ用バスタイミングに基づい
た外部バス信号としてメモリへアクセスし、バス切替信
号が周辺装置へのアクセスである場合には、バス制御信
号を周辺装置用バスタイミングに基づいた外部バス信号
として周辺装置へアクセスするバス制御部３とを備え
た。
を得る。 【解決手段】 アドレス信号ＡＤに応じて、アクセスが
外部のメモリまたは周辺装置のいずれであるか判定し、
その判定に応じたバス切替信号を出力する外部領域判定
部２と、バス切替信号がメモリへのアクセスである場合
には、バス制御信号をメモリ用バスタイミングに基づい
た外部バス信号としてメモリへアクセスし、バス切替信
号が周辺装置へのアクセスである場合には、バス制御信
号を周辺装置用バスタイミングに基づいた外部バス信号
として周辺装置へアクセスするバス制御部３とを備え
た。
Description
【０００１】
【発明の属する技術分野】この発明は、マイクロコンピ
ュータに関するものである。
ュータに関するものである。
【０００２】
【従来の技術】一般に、マイクロコンピュータ（以下、
マイコンと言う）を使ったシステムには、外部記憶装置
（以下、メモリと言う）や周辺装置（以下、ＡＳＩＣと
言う）を備えたものがある。この場合、マイコン内のＣ
ＰＵは、メモリに記憶されたプログラムやデータ、およ
びＡＳＩＣのデータにアクセスする。通常、マイコンシ
ステムでは、プログラムの実行速度、つまり、いかに速
くメモリの内容を読めるかが性能を左右する。このた
め、マイコンの外部バスインタフェースの一つの形態と
しては、基本的に信号間のセットアップ時間やホールド
時間を必要としない、メモリのタイミングスペックに対
応し、アクセス時間をできるだけ確保したものとなって
いる。もう一つの形態としては、様々なＡＳＩＣへの接
続性を考慮したものであり、基本的に信号間の十分なセ
ットアップ時間やホールド時間を確保するものである。
従来、マイコンの外部バスタイミングは、基本的に上記
二形態のうちのどちらかに固定であったため、外部にメ
モリとＡＳＩＣとの両方を持つシステムでは、性能が低
下したり、ＡＳＩＣに接続し難い、あるいは、ＡＳＩＣ
に接続できないことがあった。
マイコンと言う）を使ったシステムには、外部記憶装置
（以下、メモリと言う）や周辺装置（以下、ＡＳＩＣと
言う）を備えたものがある。この場合、マイコン内のＣ
ＰＵは、メモリに記憶されたプログラムやデータ、およ
びＡＳＩＣのデータにアクセスする。通常、マイコンシ
ステムでは、プログラムの実行速度、つまり、いかに速
くメモリの内容を読めるかが性能を左右する。このた
め、マイコンの外部バスインタフェースの一つの形態と
しては、基本的に信号間のセットアップ時間やホールド
時間を必要としない、メモリのタイミングスペックに対
応し、アクセス時間をできるだけ確保したものとなって
いる。もう一つの形態としては、様々なＡＳＩＣへの接
続性を考慮したものであり、基本的に信号間の十分なセ
ットアップ時間やホールド時間を確保するものである。
従来、マイコンの外部バスタイミングは、基本的に上記
二形態のうちのどちらかに固定であったため、外部にメ
モリとＡＳＩＣとの両方を持つシステムでは、性能が低
下したり、ＡＳＩＣに接続し難い、あるいは、ＡＳＩＣ
に接続できないことがあった。
【０００３】また、一般に、マイコンの動作速度が上が
り、バスサイクルが短くなるに従い、マイコンの出力波
形の立上り時間や立下り時間を短くするために、マイコ
ンの出力ドライバの能力も大きくなっている。しかし、
出力ドライバの出力インピーダンスが基板の特性インピ
ーダンスよりも小さくなると、マイコンおよびメモリ間
やマイコンおよびＡＳＩＣ間で、信号の反射によるリン
ギングが発生し、システムの誤動作や輻射ノイズの発生
を引き起こしやすくなる。基板の特性インピーダンス
は、システムによって異なるため、マイコンの出力ドラ
イバのインピーダンスが固定であると、それら両者のイ
ンピーダンスに差がある場合に、その大小関係でリンギ
ングまたは遅延信号が発生してしまう。
り、バスサイクルが短くなるに従い、マイコンの出力波
形の立上り時間や立下り時間を短くするために、マイコ
ンの出力ドライバの能力も大きくなっている。しかし、
出力ドライバの出力インピーダンスが基板の特性インピ
ーダンスよりも小さくなると、マイコンおよびメモリ間
やマイコンおよびＡＳＩＣ間で、信号の反射によるリン
ギングが発生し、システムの誤動作や輻射ノイズの発生
を引き起こしやすくなる。基板の特性インピーダンス
は、システムによって異なるため、マイコンの出力ドラ
イバのインピーダンスが固定であると、それら両者のイ
ンピーダンスに差がある場合に、その大小関係でリンギ
ングまたは遅延信号が発生してしまう。
【０００４】
【発明が解決しようとする課題】従来のマイクロコンピ
ュータは以上のように構成されているので、外部にメモ
リとＡＳＩＣとの両方を持つシステムの場合や、出力ド
ライバの出力インピーダンスと基板の特性インピーダン
スとが異なる場合には、性能が低下してしまうなどの課
題があった。
ュータは以上のように構成されているので、外部にメモ
リとＡＳＩＣとの両方を持つシステムの場合や、出力ド
ライバの出力インピーダンスと基板の特性インピーダン
スとが異なる場合には、性能が低下してしまうなどの課
題があった。
【０００５】この発明は上記のような課題を解決するた
めになされたもので、性能の低下を防止するマイクロコ
ンピュータを得ることを目的とする。
めになされたもので、性能の低下を防止するマイクロコ
ンピュータを得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係るマイクロ
コンピュータは、アドレス信号に応じて、アクセスが外
部記憶装置または周辺装置のいずれであるか判定し、そ
の判定に応じたバス切替信号を出力する外部領域判定部
と、バス切替信号が外部記憶装置へのアクセスである場
合には、バス制御信号を外部記憶装置用バスタイミング
に基づいた外部バス信号として外部記憶装置へアクセス
し、バス切替信号が周辺装置へのアクセスである場合に
は、バス制御信号を周辺装置用バスタイミングに基づい
た外部バス信号として周辺装置へアクセスするバス制御
部とを備えたものである。
コンピュータは、アドレス信号に応じて、アクセスが外
部記憶装置または周辺装置のいずれであるか判定し、そ
の判定に応じたバス切替信号を出力する外部領域判定部
と、バス切替信号が外部記憶装置へのアクセスである場
合には、バス制御信号を外部記憶装置用バスタイミング
に基づいた外部バス信号として外部記憶装置へアクセス
し、バス切替信号が周辺装置へのアクセスである場合に
は、バス制御信号を周辺装置用バスタイミングに基づい
た外部バス信号として周辺装置へアクセスするバス制御
部とを備えたものである。
【０００７】この発明に係るマイクロコンピュータは、
外部バスタイミング選択用端子から入力される選択信号
に応じて、外部領域判定部の判定を許可するか、また
は、その外部領域判定部の判定を禁止すると共にその外
部領域判定部においてバス制御信号のアクセスが外部記
憶装置へのアクセスである旨のバス切替信号を出力させ
るイネーブル信号を出力するバス切替イネーブル回路を
備えたものである。
外部バスタイミング選択用端子から入力される選択信号
に応じて、外部領域判定部の判定を許可するか、また
は、その外部領域判定部の判定を禁止すると共にその外
部領域判定部においてバス制御信号のアクセスが外部記
憶装置へのアクセスである旨のバス切替信号を出力させ
るイネーブル信号を出力するバス切替イネーブル回路を
備えたものである。
【０００８】この発明に係るマイクロコンピュータは、
ＣＰＵから出力されるバス制御信号に応じて設定され、
外部領域判定部の判定を許可するか、または、その外部
領域判定部の判定を禁止すると共にその外部領域判定部
においてバス制御信号のアクセスが外部記憶装置へのア
クセスである旨のバス切替信号を出力させるイネーブル
信号を出力するバス切替イネーブルフラグを備えたもの
である。
ＣＰＵから出力されるバス制御信号に応じて設定され、
外部領域判定部の判定を許可するか、または、その外部
領域判定部の判定を禁止すると共にその外部領域判定部
においてバス制御信号のアクセスが外部記憶装置へのア
クセスである旨のバス切替信号を出力させるイネーブル
信号を出力するバス切替イネーブルフラグを備えたもの
である。
【０００９】この発明に係るマイクロコンピュータは、
時間選択用端子から入力される選択信号に応じて、バス
制御部におけるバスインタフェースの外部記憶装置用バ
スタイミングおよび周辺装置用バスタイミングのうちの
少なくとも一方の、セットアップ時間およびホールド時
間のうちの少なくとも一方を変更させる制御信号を出力
する時間制御回路を備えたものである。
時間選択用端子から入力される選択信号に応じて、バス
制御部におけるバスインタフェースの外部記憶装置用バ
スタイミングおよび周辺装置用バスタイミングのうちの
少なくとも一方の、セットアップ時間およびホールド時
間のうちの少なくとも一方を変更させる制御信号を出力
する時間制御回路を備えたものである。
【００１０】この発明に係るマイクロコンピュータは、
ＣＰＵから出力されるバス制御信号に応じて設定され、
バス制御部におけるバスインタフェースの外部記憶装置
用バスタイミングおよび周辺装置用バスタイミングのう
ちの少なくとも一方の、セットアップ時間およびホール
ド時間のうちの少なくとも一方を変更させる制御信号を
出力する時間制御フラグを備えたものである。
ＣＰＵから出力されるバス制御信号に応じて設定され、
バス制御部におけるバスインタフェースの外部記憶装置
用バスタイミングおよび周辺装置用バスタイミングのう
ちの少なくとも一方の、セットアップ時間およびホール
ド時間のうちの少なくとも一方を変更させる制御信号を
出力する時間制御フラグを備えたものである。
【００１１】この発明に係るマイクロコンピュータは、
出力インピーダンス切替端子から入力される切替信号に
応じて、出力インピーダンス切替信号を出力する出力イ
ンピーダンス制御回路と、複数種類の出力インピーダン
スを持つ出力ドライバを有し、出力インピーダンス切替
信号に応じてその出力ドライバの出力インピーダンスを
切り替え、ＣＰＵから出力されたバス制御信号をその切
り替えられた出力インピーダンスに基づいた外部バス信
号として基板へ出力するバス制御部とを備えたものであ
る。
出力インピーダンス切替端子から入力される切替信号に
応じて、出力インピーダンス切替信号を出力する出力イ
ンピーダンス制御回路と、複数種類の出力インピーダン
スを持つ出力ドライバを有し、出力インピーダンス切替
信号に応じてその出力ドライバの出力インピーダンスを
切り替え、ＣＰＵから出力されたバス制御信号をその切
り替えられた出力インピーダンスに基づいた外部バス信
号として基板へ出力するバス制御部とを備えたものであ
る。
【００１２】この発明に係るマイクロコンピュータは、
ＣＰＵから出力されるバス制御信号に応じて設定され、
出力インピーダンス切替信号を出力する出力インピーダ
ンス制御フラグと、複数種類の出力インピーダンスを持
つ出力ドライバを有し、出力インピーダンス切替信号に
応じてその出力ドライバの出力インピーダンスを切り替
え、ＣＰＵから出力されたバス制御信号をその切り替え
られた出力インピーダンスに基づいた外部バス信号とし
て基板へ出力するバス制御部とを備えたものである。
ＣＰＵから出力されるバス制御信号に応じて設定され、
出力インピーダンス切替信号を出力する出力インピーダ
ンス制御フラグと、複数種類の出力インピーダンスを持
つ出力ドライバを有し、出力インピーダンス切替信号に
応じてその出力ドライバの出力インピーダンスを切り替
え、ＣＰＵから出力されたバス制御信号をその切り替え
られた出力インピーダンスに基づいた外部バス信号とし
て基板へ出力するバス制御部とを備えたものである。
【００１３】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるメ
モリ（外部記憶装置）接続を考慮したマイコンのリード
バスタイミングを示すタイミングチャート、図２はこの
発明の実施の形態１によるＡＳＩＣ（周辺装置）接続を
考慮したマイコンのリードバスタイミングを示すタイミ
ングチャートである。ＡＤはアドレス信号、ＣＳはチッ
プセレクト信号、ＲＤはリード信号、ＤＢはデータであ
る。また、図３はこの発明の実施の形態１によるマイコ
ンを示す構成図であり、図において、１はアドレス信号
ＡＤ、チップセレクト信号ＣＳ、リード信号ＲＤ、およ
びデータＤＢ等のバス制御信号を出力するＣＰＵ、２は
ＣＰＵ１から出力されたアドレス信号ＡＤに応じて、そ
のバス制御信号のアクセスが外部のメモリまたはＡＳＩ
Ｃのいずれであるか判定し、その判定に応じたバス切替
信号を出力する外部領域判定部である。３は図１に示し
たようなメモリ用バスタイミング、および図２に示した
ようなＡＳＩＣ用バスタイミングを持つバスインタフェ
ースを有し、バス切替信号がメモリへのアクセスを示す
場合には、ＣＰＵ１から出力されたバス制御信号をその
メモリ用バスタイミングに基づいた外部バス信号として
メモリへアクセスし、バス切替信号がＡＳＩＣへのアク
セスである場合には、ＣＰＵ１から出力されたバス制御
信号をＡＳＩＣ用バスタイミングに基づいた外部バス信
号としてＡＳＩＣへアクセスするバス制御部である。図
４はこの発明の実施の形態１によるメモリマップを示す
概念図である。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるメ
モリ（外部記憶装置）接続を考慮したマイコンのリード
バスタイミングを示すタイミングチャート、図２はこの
発明の実施の形態１によるＡＳＩＣ（周辺装置）接続を
考慮したマイコンのリードバスタイミングを示すタイミ
ングチャートである。ＡＤはアドレス信号、ＣＳはチッ
プセレクト信号、ＲＤはリード信号、ＤＢはデータであ
る。また、図３はこの発明の実施の形態１によるマイコ
ンを示す構成図であり、図において、１はアドレス信号
ＡＤ、チップセレクト信号ＣＳ、リード信号ＲＤ、およ
びデータＤＢ等のバス制御信号を出力するＣＰＵ、２は
ＣＰＵ１から出力されたアドレス信号ＡＤに応じて、そ
のバス制御信号のアクセスが外部のメモリまたはＡＳＩ
Ｃのいずれであるか判定し、その判定に応じたバス切替
信号を出力する外部領域判定部である。３は図１に示し
たようなメモリ用バスタイミング、および図２に示した
ようなＡＳＩＣ用バスタイミングを持つバスインタフェ
ースを有し、バス切替信号がメモリへのアクセスを示す
場合には、ＣＰＵ１から出力されたバス制御信号をその
メモリ用バスタイミングに基づいた外部バス信号として
メモリへアクセスし、バス切替信号がＡＳＩＣへのアク
セスである場合には、ＣＰＵ１から出力されたバス制御
信号をＡＳＩＣ用バスタイミングに基づいた外部バス信
号としてＡＳＩＣへアクセスするバス制御部である。図
４はこの発明の実施の形態１によるメモリマップを示す
概念図である。
【００１４】次に動作について説明する。図１はメモリ
接続を考慮したマイコンのリードバスタイミングの例で
あり、バスサイクルの開始と共にアドレス信号ＡＤを出
力し、チップセレクト信号ＣＳをアサートし、その後、
時間をおいてリード信号ＲＤをアサートする。リード信
号ＲＤをバスサイクルの開始と共にアサートしない理由
は、直前のバスサイクルでドライブされたデータＤＢと
の衝突を避けるために、一旦、リード信号をネゲートす
る必要があるからである。次に、バスサイクルの終了時
点でメモリからリードしたデータＤＢを読み込むと同時
に、チップセレクト信号ＣＳおよびリード信号ＲＤをネ
ゲートする。アドレスバスは、次のバスサイクルに必要
な値への切り替えを開始する。通常、メモリにおけるリ
ード信号ＲＤのネゲートに対する、アドレス信号ＡＤお
よびチップセレクト信号ＣＳのホールド時間の最小は、
０［ｎｓ］で問題ないため、それに相当するマイコンの
ホールド時間のスペックを０［ｎｓ］とする。これによ
り、リード信号ＲＤのネゲートを、バスサイクルの終了
時点まで持ってくることができ、データのバスタイミン
グもバスサイクル終了時点で可能となる。こうすること
で、バスサイクル時間の大半をメモリアクセスの時間に
使うことができ、動作周波数を高くし、性能を上げた
り、よりアクセスタイムの長い、すなわち、より安いメ
モリが使用できる。
接続を考慮したマイコンのリードバスタイミングの例で
あり、バスサイクルの開始と共にアドレス信号ＡＤを出
力し、チップセレクト信号ＣＳをアサートし、その後、
時間をおいてリード信号ＲＤをアサートする。リード信
号ＲＤをバスサイクルの開始と共にアサートしない理由
は、直前のバスサイクルでドライブされたデータＤＢと
の衝突を避けるために、一旦、リード信号をネゲートす
る必要があるからである。次に、バスサイクルの終了時
点でメモリからリードしたデータＤＢを読み込むと同時
に、チップセレクト信号ＣＳおよびリード信号ＲＤをネ
ゲートする。アドレスバスは、次のバスサイクルに必要
な値への切り替えを開始する。通常、メモリにおけるリ
ード信号ＲＤのネゲートに対する、アドレス信号ＡＤお
よびチップセレクト信号ＣＳのホールド時間の最小は、
０［ｎｓ］で問題ないため、それに相当するマイコンの
ホールド時間のスペックを０［ｎｓ］とする。これによ
り、リード信号ＲＤのネゲートを、バスサイクルの終了
時点まで持ってくることができ、データのバスタイミン
グもバスサイクル終了時点で可能となる。こうすること
で、バスサイクル時間の大半をメモリアクセスの時間に
使うことができ、動作周波数を高くし、性能を上げた
り、よりアクセスタイムの長い、すなわち、より安いメ
モリが使用できる。
【００１５】図２はＡＳＩＣ接続を考慮したマイコンの
リードバスタイミングの例であり、図１に示したバスタ
イミングと比較すると、リード信号ＲＤのネゲートに対
する、アドレス信号ＡＤおよびチップセレクト信号ＣＳ
のホールド時間を十分に確保している。データＤＢの読
み込みは、リード信号ＲＤのネゲートに対するタイミン
グまでに行う必要があり、図１の場合に比べて、アクセ
スに使える時間は短くなる。しかし、上述したように、
一般に、マイコンシステムの性能の大半は、メモリアク
セス時間で決まり、ＡＳＩＣへのアクセス時間が少々長
くても影響は少ない。タイミングスペックが比較的標準
化されているメモリの場合と違って、ＡＳＩＣの場合
は、仕様、機能、性能、設計手法等によって、マイコン
のバスタイミングスペックへの要求も様々なため、これ
らの要求を満たすためには、信号間のセットアップ時
間、ホールド時間に十分な余裕を持たせることが必要と
なる。
リードバスタイミングの例であり、図１に示したバスタ
イミングと比較すると、リード信号ＲＤのネゲートに対
する、アドレス信号ＡＤおよびチップセレクト信号ＣＳ
のホールド時間を十分に確保している。データＤＢの読
み込みは、リード信号ＲＤのネゲートに対するタイミン
グまでに行う必要があり、図１の場合に比べて、アクセ
スに使える時間は短くなる。しかし、上述したように、
一般に、マイコンシステムの性能の大半は、メモリアク
セス時間で決まり、ＡＳＩＣへのアクセス時間が少々長
くても影響は少ない。タイミングスペックが比較的標準
化されているメモリの場合と違って、ＡＳＩＣの場合
は、仕様、機能、性能、設計手法等によって、マイコン
のバスタイミングスペックへの要求も様々なため、これ
らの要求を満たすためには、信号間のセットアップ時
間、ホールド時間に十分な余裕を持たせることが必要と
なる。
【００１６】図３はこの実施の形態１の構成を示したも
のである。図４に示したように、予め外部領域をメモリ
用の外部領域１と、ＡＳＩＣ用の外部領域２とに分けて
おく。バス制御部３は、メモリ用とＡＳＩＣ用との２種
類のバスタイミングを持つ。メモリ用バスタイミングの
例としては図１を、ＡＳＩＣ用バスタイミングの例とし
ては図２とする。外部領域判定部２は、例えば、比較器
等によって構成され、ＣＰＵ１からのアドレス信号ＡＤ
を常にモニターし、そのアドレス信号ＡＤが外部領域１
にあるのか外部領域２にあるのかを判定する。まず、Ｃ
ＰＵ１がプログラムを実行するために、外部領域１にあ
るメモリからデータを読もうとした場合、外部領域判定
部２は、バス制御部３に対してバス切替信号をアサート
しない。バス切替信号がアサートされないと、バス制御
部３は、メモリ用バスタイミングを選択し、ＣＰＵ１か
ら出力されたバス制御信号をそのメモリ用バスタイミン
グに基づいた外部バス信号としてメモリへアクセスす
る。次に、ＣＰＵ１が外部領域２にあるＡＳＩＣからデ
ータを読もうとした場合、外部領域判定部２は、バス制
御部３に対してバス切替信号をアサートする。バス切替
信号がアサートされると、バス制御部３は、ＡＳＩＣ用
バスタイミングを選択し、ＣＰＵ１から出力されたバス
制御信号をそのＡＳＩＣ用バスタイミングに基づいた外
部バス信号としてＡＳＩＣへアクセスする。
のである。図４に示したように、予め外部領域をメモリ
用の外部領域１と、ＡＳＩＣ用の外部領域２とに分けて
おく。バス制御部３は、メモリ用とＡＳＩＣ用との２種
類のバスタイミングを持つ。メモリ用バスタイミングの
例としては図１を、ＡＳＩＣ用バスタイミングの例とし
ては図２とする。外部領域判定部２は、例えば、比較器
等によって構成され、ＣＰＵ１からのアドレス信号ＡＤ
を常にモニターし、そのアドレス信号ＡＤが外部領域１
にあるのか外部領域２にあるのかを判定する。まず、Ｃ
ＰＵ１がプログラムを実行するために、外部領域１にあ
るメモリからデータを読もうとした場合、外部領域判定
部２は、バス制御部３に対してバス切替信号をアサート
しない。バス切替信号がアサートされないと、バス制御
部３は、メモリ用バスタイミングを選択し、ＣＰＵ１か
ら出力されたバス制御信号をそのメモリ用バスタイミン
グに基づいた外部バス信号としてメモリへアクセスす
る。次に、ＣＰＵ１が外部領域２にあるＡＳＩＣからデ
ータを読もうとした場合、外部領域判定部２は、バス制
御部３に対してバス切替信号をアサートする。バス切替
信号がアサートされると、バス制御部３は、ＡＳＩＣ用
バスタイミングを選択し、ＣＰＵ１から出力されたバス
制御信号をそのＡＳＩＣ用バスタイミングに基づいた外
部バス信号としてＡＳＩＣへアクセスする。
【００１７】以上のように、この実施の形態１によれ
ば、外部にメモリおよびＡＳＩＣの両方を有するシステ
ムにおいても、メモリへのアクセス時と、ＡＳＩＣへの
アクセス時とで、それぞれ異なる最適なバスタイミング
でアクセスすることができ、性能の低下を防止すること
ができる。なお、上記実施の形態１においては、図１お
よび図２に示したようなリード信号ＲＤに対するアドレ
ス信号ＡＤ、チップセレクト信号ＣＳのホールド時間の
切り替えについて説明したが、ライト信号等の他の信号
間のセットアップ時間やホールド時間について切り替え
るようにしても良い。
ば、外部にメモリおよびＡＳＩＣの両方を有するシステ
ムにおいても、メモリへのアクセス時と、ＡＳＩＣへの
アクセス時とで、それぞれ異なる最適なバスタイミング
でアクセスすることができ、性能の低下を防止すること
ができる。なお、上記実施の形態１においては、図１お
よび図２に示したようなリード信号ＲＤに対するアドレ
ス信号ＡＤ、チップセレクト信号ＣＳのホールド時間の
切り替えについて説明したが、ライト信号等の他の信号
間のセットアップ時間やホールド時間について切り替え
るようにしても良い。
【００１８】実施の形態２．図５はこの発明の実施の形
態２によるマイコンを示す構成図であり、図において、
４はＲＥＳＥＴ信号を入力するＲＥＳＥＴ端子、５は選
択信号を入力する外部バスタイミング選択用端子、６は
入力される選択信号のＲＥＳＥＴ信号によりラッチされ
た状態に応じて、外部領域判定部２の判定を許可する
か、または、外部領域判定部２の判定を禁止すると共
に、外部領域判定部２においてバス制御信号のアクセス
が外部のメモリへのアクセスである旨のバス切替信号を
出力させるイネーブル信号を出力するバス切替イネーブ
ル回路である。その他の構成については、図３と同一で
ある。図６、図７はこの発明の実施の形態２によるバス
切替イネーブル回路の動作を示すタイミングチャートで
ある。
態２によるマイコンを示す構成図であり、図において、
４はＲＥＳＥＴ信号を入力するＲＥＳＥＴ端子、５は選
択信号を入力する外部バスタイミング選択用端子、６は
入力される選択信号のＲＥＳＥＴ信号によりラッチされ
た状態に応じて、外部領域判定部２の判定を許可する
か、または、外部領域判定部２の判定を禁止すると共
に、外部領域判定部２においてバス制御信号のアクセス
が外部のメモリへのアクセスである旨のバス切替信号を
出力させるイネーブル信号を出力するバス切替イネーブ
ル回路である。その他の構成については、図３と同一で
ある。図６、図７はこの発明の実施の形態２によるバス
切替イネーブル回路の動作を示すタイミングチャートで
ある。
【００１９】次に動作について説明する。システムによ
っては、外部にＡＳＩＣがなく、メモリしかなく、外部
領域を全てメモリで使用する場合がある。この場合、実
施の形態１の構成のままだと、外部領域２に置かれたメ
モリへのバスタイミングは、ＡＳＩＣ用のバスタイミン
グになってしまうため、性能が低下したりする。この場
合は、全ての外部領域をメモリ用のバスタイミングにす
る必要がある。この実施の形態２は、この課題を解決す
るためのものであり、図５に示すように、外部バスタイ
ミング選択用端子５を使用する。図６、図７に示すよう
に、外部バスタイミング選択用端子５に選択信号を入力
し、ＲＥＳＥＴ端子４にＲＥＳＥＴ信号を入力する。バ
ス切替イネーブル回路６では、入力される選択信号のＲ
ＥＳＥＴ信号によりラッチされた状態が“Ｌ”の場合
は、外部領域判定部２に対してイネーブル信号をアサー
トしない。イネーブル信号がアサートされないと、外部
領域判定部２は、機能せず、バス制御部３に対してバス
切替信号をアサートしない。バス切替信号がアサートさ
れないと、バス制御部３は、全外部領域をメモリ用バス
タイミングで動作する。また、入力される選択信号のＲ
ＥＳＥＴ信号によりラッチされた状態が“Ｈ”の場合
は、外部領域判定部２に対してイネーブル信号をアサー
トする。イネーブル信号がアサートされると、外部領域
判定部２は、機能し、実施の形態１と同様な動作を行
う。
っては、外部にＡＳＩＣがなく、メモリしかなく、外部
領域を全てメモリで使用する場合がある。この場合、実
施の形態１の構成のままだと、外部領域２に置かれたメ
モリへのバスタイミングは、ＡＳＩＣ用のバスタイミン
グになってしまうため、性能が低下したりする。この場
合は、全ての外部領域をメモリ用のバスタイミングにす
る必要がある。この実施の形態２は、この課題を解決す
るためのものであり、図５に示すように、外部バスタイ
ミング選択用端子５を使用する。図６、図７に示すよう
に、外部バスタイミング選択用端子５に選択信号を入力
し、ＲＥＳＥＴ端子４にＲＥＳＥＴ信号を入力する。バ
ス切替イネーブル回路６では、入力される選択信号のＲ
ＥＳＥＴ信号によりラッチされた状態が“Ｌ”の場合
は、外部領域判定部２に対してイネーブル信号をアサー
トしない。イネーブル信号がアサートされないと、外部
領域判定部２は、機能せず、バス制御部３に対してバス
切替信号をアサートしない。バス切替信号がアサートさ
れないと、バス制御部３は、全外部領域をメモリ用バス
タイミングで動作する。また、入力される選択信号のＲ
ＥＳＥＴ信号によりラッチされた状態が“Ｈ”の場合
は、外部領域判定部２に対してイネーブル信号をアサー
トする。イネーブル信号がアサートされると、外部領域
判定部２は、機能し、実施の形態１と同様な動作を行
う。
【００２０】以上のように、この実施の形態２によれ
ば、ＲＥＳＥＴ端子４、外部バスタイミング選択用端子
５およびバス切替イネーブル回路６からなるハードウェ
ア構成により、その外部バスタイミング選択用端子５か
ら入力される選択信号に応じて、メモリおよびＡＳＩＣ
の両方を有するシステムの場合と、メモリだけのシステ
ムの場合とで、外部領域判定部２の機能を切り替え、メ
モリだけのシステムであっても、ＡＳＩＣ用バスタイミ
ングに基づいてアクセスすることなく、性能の低下を防
止することができる。
ば、ＲＥＳＥＴ端子４、外部バスタイミング選択用端子
５およびバス切替イネーブル回路６からなるハードウェ
ア構成により、その外部バスタイミング選択用端子５か
ら入力される選択信号に応じて、メモリおよびＡＳＩＣ
の両方を有するシステムの場合と、メモリだけのシステ
ムの場合とで、外部領域判定部２の機能を切り替え、メ
モリだけのシステムであっても、ＡＳＩＣ用バスタイミ
ングに基づいてアクセスすることなく、性能の低下を防
止することができる。
【００２１】実施の形態３．図８はこの発明の実施の形
態３によるマイコンを示す構成図であり、図において、
７はＣＰＵ１から出力されるバス制御信号のライト信号
によりラッチされたデータＤＢの状態に応じて、外部領
域判定部２の判定を許可するか、または、外部領域判定
部２の判定を禁止すると共に、外部領域判定部２におい
てバス制御信号のアクセスが外部のメモリへのアクセス
である旨のバス切替信号を出力させるイネーブル信号を
出力するバス切替イネーブルフラグである。その他の構
成については、図３と同一である。図９、図１０はこの
発明の実施の形態３によるバス切替イネーブルフラグの
動作を示すタイミングチャートである。
態３によるマイコンを示す構成図であり、図において、
７はＣＰＵ１から出力されるバス制御信号のライト信号
によりラッチされたデータＤＢの状態に応じて、外部領
域判定部２の判定を許可するか、または、外部領域判定
部２の判定を禁止すると共に、外部領域判定部２におい
てバス制御信号のアクセスが外部のメモリへのアクセス
である旨のバス切替信号を出力させるイネーブル信号を
出力するバス切替イネーブルフラグである。その他の構
成については、図３と同一である。図９、図１０はこの
発明の実施の形態３によるバス切替イネーブルフラグの
動作を示すタイミングチャートである。
【００２２】次に動作について説明する。この実施の形
態３は、上記実施の形態２において、バスタイミングの
選択を、ソフトウェアによって行うものである。図８に
示すように、バス切替イネーブルフラグ７を設ける。図
９、図１０に示すように、ＣＰＵ１から出力されるバス
制御信号のライト信号によりラッチされたデータＤＢの
状態が“Ｌ”の場合は、バス切替イネーブルフラグ７に
“０”を書き込み、“Ｈ”の場合は、“１”を書き込
む。このバス切替イネーブルフラグ７に“０”を書き込
んだ場合は、外部領域判定部２に対してイネーブル信号
をアサートしない。イネーブル信号がアサートされない
と、外部領域判定部２は、機能せず、バス制御部３に対
してバス切替信号をアサートしない。バス切替信号がア
サートされないと、バス制御部３は、全外部領域をメモ
リ用バスタイミングで動作する。また、バス切替イネー
ブルフラグ７に“１”を書き込んだ場合は、外部領域判
定部２に対してイネーブル信号をアサートする。イネー
ブル信号がアサートされると、外部領域判定部２は、機
能し、実施の形態１と同様な動作を行う。
態３は、上記実施の形態２において、バスタイミングの
選択を、ソフトウェアによって行うものである。図８に
示すように、バス切替イネーブルフラグ７を設ける。図
９、図１０に示すように、ＣＰＵ１から出力されるバス
制御信号のライト信号によりラッチされたデータＤＢの
状態が“Ｌ”の場合は、バス切替イネーブルフラグ７に
“０”を書き込み、“Ｈ”の場合は、“１”を書き込
む。このバス切替イネーブルフラグ７に“０”を書き込
んだ場合は、外部領域判定部２に対してイネーブル信号
をアサートしない。イネーブル信号がアサートされない
と、外部領域判定部２は、機能せず、バス制御部３に対
してバス切替信号をアサートしない。バス切替信号がア
サートされないと、バス制御部３は、全外部領域をメモ
リ用バスタイミングで動作する。また、バス切替イネー
ブルフラグ７に“１”を書き込んだ場合は、外部領域判
定部２に対してイネーブル信号をアサートする。イネー
ブル信号がアサートされると、外部領域判定部２は、機
能し、実施の形態１と同様な動作を行う。
【００２３】以上のように、この実施の形態３によれ
ば、バス制御信号に応じて設定されるバス切替イネーブ
ルフラグ７からなるソフトウェア構成により、そのバス
切替イネーブルフラグ７に応じて、メモリおよびＡＳＩ
Ｃの両方を有するシステムの場合と、メモリだけのシス
テムの場合とで、外部領域判定部２の機能を切り替え、
メモリだけのシステムであっても、ＡＳＩＣ用バスタイ
ミングに基づいてアクセスすることなく、性能の低下を
防止することができる。
ば、バス制御信号に応じて設定されるバス切替イネーブ
ルフラグ７からなるソフトウェア構成により、そのバス
切替イネーブルフラグ７に応じて、メモリおよびＡＳＩ
Ｃの両方を有するシステムの場合と、メモリだけのシス
テムの場合とで、外部領域判定部２の機能を切り替え、
メモリだけのシステムであっても、ＡＳＩＣ用バスタイ
ミングに基づいてアクセスすることなく、性能の低下を
防止することができる。
【００２４】実施の形態４．図１１はこの発明の実施の
形態４によるマイコンを示す構成図であり、図におい
て、８は選択信号を入力するホールド時間選択用端子
（時間選択用端子）、９は入力される選択信号のＲＥＳ
ＥＴ信号によりラッチされた状態に応じて、バス制御部
３におけるバスインタフェースのＡＳＩＣ用バスタイミ
ングのホールド時間を変更させるイネーブル信号（制御
信号）を出力するホールド時間制御回路（時間制御回
路）である。その他の構成については、図３と同一であ
る。図１２、図１３はこの発明の実施の形態４によるＡ
ＳＩＣ接続を考慮したマイコンのリードバスタイミング
を示すタイミングチャートであり、ＢＣＬＫはクロック
である。
形態４によるマイコンを示す構成図であり、図におい
て、８は選択信号を入力するホールド時間選択用端子
（時間選択用端子）、９は入力される選択信号のＲＥＳ
ＥＴ信号によりラッチされた状態に応じて、バス制御部
３におけるバスインタフェースのＡＳＩＣ用バスタイミ
ングのホールド時間を変更させるイネーブル信号（制御
信号）を出力するホールド時間制御回路（時間制御回
路）である。その他の構成については、図３と同一であ
る。図１２、図１３はこの発明の実施の形態４によるＡ
ＳＩＣ接続を考慮したマイコンのリードバスタイミング
を示すタイミングチャートであり、ＢＣＬＫはクロック
である。
【００２５】次に動作について説明する。ＡＳＩＣへの
接続性を高めるには、セットアップ時間、ホールド時間
を自由に変えれることが望ましい。例えば、上記実施の
形態１で示したリード信号ＲＤのネゲートに対するアド
レス信号ＡＤやチップセレクト信号ＣＳのホールド時間
をハードウェアで変更できるようにする。図１１に示す
ように、ホールド時間選択用端子８を使用し、選択信号
の状態によってホールド時間を設定する。図１、図２で
は図示しなかったが、マイコンは基本となるクロックＢ
ＣＬＫに同期して信号のタイミングが作られている。図
２にクロックＢＣＬＫを書き入れたものが、図１２に示
したタイミングチャートである。図１１において、実施
の形態２の図６、図７に示したものと同一の方式によ
り、ホールド時間選択用端子８に選択信号を入力し、Ｒ
ＥＳＥＴ端子４にＲＥＳＥＴ信号を入力する。ホールド
時間制御回路９では、入力される選択信号のＲＥＳＥＴ
信号によりラッチされた状態が“Ｌ”の場合は、バス制
御部３に対してイネーブル信号をアサートしない。イネ
ーブル信号がアサートされないと、バス制御部３は、図
１２に示したように、ホールド時間がクロックＢＣＬＫ
の半分の周期となるようなタイミングで動作する。ま
た、入力される選択信号のＲＥＳＥＴ信号によりラッチ
された状態が“Ｈ”の場合は、バス制御部３に対してイ
ネーブル信号をアサートする。イネーブル信号がアサー
トされると、バス制御部３は、図１３に示したように、
ホールド時間がクロックＢＣＬＫの１周期となるような
タイミングで動作する。
接続性を高めるには、セットアップ時間、ホールド時間
を自由に変えれることが望ましい。例えば、上記実施の
形態１で示したリード信号ＲＤのネゲートに対するアド
レス信号ＡＤやチップセレクト信号ＣＳのホールド時間
をハードウェアで変更できるようにする。図１１に示す
ように、ホールド時間選択用端子８を使用し、選択信号
の状態によってホールド時間を設定する。図１、図２で
は図示しなかったが、マイコンは基本となるクロックＢ
ＣＬＫに同期して信号のタイミングが作られている。図
２にクロックＢＣＬＫを書き入れたものが、図１２に示
したタイミングチャートである。図１１において、実施
の形態２の図６、図７に示したものと同一の方式によ
り、ホールド時間選択用端子８に選択信号を入力し、Ｒ
ＥＳＥＴ端子４にＲＥＳＥＴ信号を入力する。ホールド
時間制御回路９では、入力される選択信号のＲＥＳＥＴ
信号によりラッチされた状態が“Ｌ”の場合は、バス制
御部３に対してイネーブル信号をアサートしない。イネ
ーブル信号がアサートされないと、バス制御部３は、図
１２に示したように、ホールド時間がクロックＢＣＬＫ
の半分の周期となるようなタイミングで動作する。ま
た、入力される選択信号のＲＥＳＥＴ信号によりラッチ
された状態が“Ｈ”の場合は、バス制御部３に対してイ
ネーブル信号をアサートする。イネーブル信号がアサー
トされると、バス制御部３は、図１３に示したように、
ホールド時間がクロックＢＣＬＫの１周期となるような
タイミングで動作する。
【００２６】以上のように、この実施の形態４によれ
ば、ＲＥＳＥＴ端子４、ホールド時間選択用端子８およ
びホールド時間制御回路９からなるハードウェア構成に
より、そのホールド時間選択用端子８から入力される選
択信号に応じて、バス制御部３におけるバスインタフェ
ースのセットアップ時間およびホールド時間を変更さ
せ、より性能を向上させることができる。なお、上記実
施の形態４では、ＡＳＩＣ用バスタイミングのリード信
号ＲＤに対するアドレス信号ＡＤやチップセレクト信号
ＣＳのホールド時間を変更できるようにしたが、変更対
象がメモリ用バスタイミングや、ライト信号ＷＲや、セ
ットアップ時間であっても良い。さらに、上記実施の形
態４では、上記実施の形態１に対して組み合せた構成を
示したが、上記実施の形態２に対して組み合せても良
い。さらに、上記実施の形態４では、２種類のセットア
ップ時間およびホールド時間で変更させるようにした
が、セットアップ時間およびホールド時間は２種類に限
らず、３種類以上であっても良い。もちろん、その場合
には、２つ以上のホールド時間選択用端子８を設けて、
３種類以上の制御信号をバス制御部３に供給可能なよう
にすれば良い。
ば、ＲＥＳＥＴ端子４、ホールド時間選択用端子８およ
びホールド時間制御回路９からなるハードウェア構成に
より、そのホールド時間選択用端子８から入力される選
択信号に応じて、バス制御部３におけるバスインタフェ
ースのセットアップ時間およびホールド時間を変更さ
せ、より性能を向上させることができる。なお、上記実
施の形態４では、ＡＳＩＣ用バスタイミングのリード信
号ＲＤに対するアドレス信号ＡＤやチップセレクト信号
ＣＳのホールド時間を変更できるようにしたが、変更対
象がメモリ用バスタイミングや、ライト信号ＷＲや、セ
ットアップ時間であっても良い。さらに、上記実施の形
態４では、上記実施の形態１に対して組み合せた構成を
示したが、上記実施の形態２に対して組み合せても良
い。さらに、上記実施の形態４では、２種類のセットア
ップ時間およびホールド時間で変更させるようにした
が、セットアップ時間およびホールド時間は２種類に限
らず、３種類以上であっても良い。もちろん、その場合
には、２つ以上のホールド時間選択用端子８を設けて、
３種類以上の制御信号をバス制御部３に供給可能なよう
にすれば良い。
【００２７】実施の形態５．図１４はこの発明の実施の
形態５によるマイコンを示す構成図であり、図におい
て、１０はＣＰＵ１から出力されるバス制御信号のライ
ト信号によりラッチされたデータＤＢの状態に応じて、
バス制御部３におけるバスインタフェースのＡＳＩＣ用
バスタイミングのホールド時間を変更させるイネーブル
信号（制御信号）を出力するホールド時間制御フラグ
（時間制御フラグ）である。その他の構成については、
図３と同一である。
形態５によるマイコンを示す構成図であり、図におい
て、１０はＣＰＵ１から出力されるバス制御信号のライ
ト信号によりラッチされたデータＤＢの状態に応じて、
バス制御部３におけるバスインタフェースのＡＳＩＣ用
バスタイミングのホールド時間を変更させるイネーブル
信号（制御信号）を出力するホールド時間制御フラグ
（時間制御フラグ）である。その他の構成については、
図３と同一である。
【００２８】次に動作について説明する。この実施の形
態５は、上記実施の形態４において、ホールド時間の変
更を、ソフトウェアによって行うものである。図１４に
示すように、ホールド時間制御フラグ１０を設ける。図
１４において、実施の形態３の図９、図１０に示したも
のと同一の方式により、ＣＰＵ１から出力されるバス制
御信号のライト信号によりラッチされたデータＤＢの状
態が“Ｌ”の場合は、ホールド時間制御フラグ１０に
“０”を書き込み、“Ｈ”の場合は、“１”を書き込
む。このホールド時間制御フラグ１０に“０”を書き込
んだ場合は、バス制御部３に対してイネーブル信号をア
サートしない。イネーブル信号がアサートされないと、
バス制御部３は、図１２に示したように、ホールド時間
がクロックＢＣＬＫの半分の周期となるようなタイミン
グで動作する。また、ホールド時間制御フラグ１０に
“１”を書き込んだ場合は、バス制御部３に対してイネ
ーブル信号をアサートする。イネーブル信号がアサート
されると、バス制御部３は、図１３に示したように、ホ
ールド時間がクロックＢＣＬＫの１周期となるようなタ
イミングで動作する。
態５は、上記実施の形態４において、ホールド時間の変
更を、ソフトウェアによって行うものである。図１４に
示すように、ホールド時間制御フラグ１０を設ける。図
１４において、実施の形態３の図９、図１０に示したも
のと同一の方式により、ＣＰＵ１から出力されるバス制
御信号のライト信号によりラッチされたデータＤＢの状
態が“Ｌ”の場合は、ホールド時間制御フラグ１０に
“０”を書き込み、“Ｈ”の場合は、“１”を書き込
む。このホールド時間制御フラグ１０に“０”を書き込
んだ場合は、バス制御部３に対してイネーブル信号をア
サートしない。イネーブル信号がアサートされないと、
バス制御部３は、図１２に示したように、ホールド時間
がクロックＢＣＬＫの半分の周期となるようなタイミン
グで動作する。また、ホールド時間制御フラグ１０に
“１”を書き込んだ場合は、バス制御部３に対してイネ
ーブル信号をアサートする。イネーブル信号がアサート
されると、バス制御部３は、図１３に示したように、ホ
ールド時間がクロックＢＣＬＫの１周期となるようなタ
イミングで動作する。
【００２９】以上のように、この実施の形態５によれ
ば、バス制御信号に応じて設定されるホールド時間制御
フラグ１０からなるソフトウェア構成により、そのホー
ルド時間制御フラグ１０に応じて、バス制御部３におけ
るバスインタフェースのセットアップ時間およびホール
ド時間を変更させ、より性能を向上させることができ
る。なお、上記実施の形態５では、ＡＳＩＣ用バスタイ
ミングのリード信号ＲＤに対するアドレス信号ＡＤやチ
ップセレクト信号ＣＳのホールド時間を変更できるよう
にしたが、変更対象がメモリ用バスタイミングや、ライ
ト信号ＷＲや、セットアップ時間であっても良い。さら
に、上記実施の形態５では、上記実施の形態１に対して
組み合せた構成を示したが、上記実施の形態３に対して
組み合せても良い。さらに、上記実施の形態５では、２
種類のセットアップ時間およびホールド時間で変更させ
るようにしたが、セットアップ時間およびホールド時間
は２種類に限らず、３種類以上であっても良い。もちろ
ん、その場合には、２つ以上のホールド時間制御フラグ
１０を設けて、３種類以上の制御信号をバス制御部３に
供給可能なようにすれば良い。
ば、バス制御信号に応じて設定されるホールド時間制御
フラグ１０からなるソフトウェア構成により、そのホー
ルド時間制御フラグ１０に応じて、バス制御部３におけ
るバスインタフェースのセットアップ時間およびホール
ド時間を変更させ、より性能を向上させることができ
る。なお、上記実施の形態５では、ＡＳＩＣ用バスタイ
ミングのリード信号ＲＤに対するアドレス信号ＡＤやチ
ップセレクト信号ＣＳのホールド時間を変更できるよう
にしたが、変更対象がメモリ用バスタイミングや、ライ
ト信号ＷＲや、セットアップ時間であっても良い。さら
に、上記実施の形態５では、上記実施の形態１に対して
組み合せた構成を示したが、上記実施の形態３に対して
組み合せても良い。さらに、上記実施の形態５では、２
種類のセットアップ時間およびホールド時間で変更させ
るようにしたが、セットアップ時間およびホールド時間
は２種類に限らず、３種類以上であっても良い。もちろ
ん、その場合には、２つ以上のホールド時間制御フラグ
１０を設けて、３種類以上の制御信号をバス制御部３に
供給可能なようにすれば良い。
【００３０】実施の形態６．図１５はこの発明の実施の
形態６によるマイコンの出力ドライバと基板との等価回
路を示す回路図である。図１６は等価回路におけるＲｏ
＝Ｚｏの場合の入出力波形、図１７は等価回路における
Ｒｏ＜Ｚｏの場合の入出力波形、図１８は等価回路にお
けるＲｏ＞Ｚｏの場合の入出力波形を示す波形図であ
る。図１９はこの発明の実施の形態６によるマイコンを
示す構成図であり、図において、１１は切替信号を入力
する出力インピーダンス切替端子、１２は入力される切
替信号のＲＥＳＥＴ信号によりラッチされた状態に応じ
た出力インピーダンス切替信号を出力する出力インピー
ダンス制御回路、１３は２種類の出力インピーダンスを
持つ出力ドライバを有し、出力インピーダンス切替信号
に応じてその出力ドライバの出力インピーダンスを切り
替え、ＣＰＵ１から出力されたバス制御信号をその切り
替えられた出力インピーダンスに基づいた外部バス信号
として基板へ出力するバス制御部である。図２０、図２
１はこの発明の実施の形態６による出力インピーダンス
制御回路の動作を示すタイミングチャートである。
形態６によるマイコンの出力ドライバと基板との等価回
路を示す回路図である。図１６は等価回路におけるＲｏ
＝Ｚｏの場合の入出力波形、図１７は等価回路における
Ｒｏ＜Ｚｏの場合の入出力波形、図１８は等価回路にお
けるＲｏ＞Ｚｏの場合の入出力波形を示す波形図であ
る。図１９はこの発明の実施の形態６によるマイコンを
示す構成図であり、図において、１１は切替信号を入力
する出力インピーダンス切替端子、１２は入力される切
替信号のＲＥＳＥＴ信号によりラッチされた状態に応じ
た出力インピーダンス切替信号を出力する出力インピー
ダンス制御回路、１３は２種類の出力インピーダンスを
持つ出力ドライバを有し、出力インピーダンス切替信号
に応じてその出力ドライバの出力インピーダンスを切り
替え、ＣＰＵ１から出力されたバス制御信号をその切り
替えられた出力インピーダンスに基づいた外部バス信号
として基板へ出力するバス制御部である。図２０、図２
１はこの発明の実施の形態６による出力インピーダンス
制御回路の動作を示すタイミングチャートである。
【００３１】次に動作について説明する。一般に、出力
ドライバの出力インピーダンスと、基板のインピーダン
スと異なると、反射によるリンギングでノイズを発生し
たり、誤動作を引き起こしたり、信号の遅れが生じたり
する。図１５はマイコンの出力ドライバの出力インピー
ダンスと、基板上の特性インピーダンスを等価的に示し
たものである。ドライバの出力インピーダンスをＲｏ、
基板上の特性インピーダンスをＺｏとする。なお、信号
線端は、開放としているが、これは通常、ＣＭＯＳで作
られているメモリやＡＳＩＣの入力は、終端されておら
ず、開放とみなして良いからである。図１６から図１８
は、ＲｏとＺｏとの大小と、信号線の波形との関係を示
したものである。図１６はＲｏ＝Ｚｏの場合であり、マ
イコンの出力インピーダンスと、基板上の特性インピー
ダンスとが等しく整合がとれている場合である。この場
合、マイコンの出力波形は、基板の信号線長の伝播時間
を経過した後、最終的に、入力波形と同じ波形となり、
歪みもない。これに対し、図１７はＲｏ＜Ｚｏの場合、
すなわち、マイコンの出力インピーダンスが、基板上の
特性インピーダンスよりも小さい場合、マイコンの出力
波形は、急峻に立ち上がるがリンギングが発生する。こ
のリンギングは、高周波成分を含んでおり、ノイズの発
生源となる。また、リンギングが極端になり、メモリの
入力のＬ判定の閾値まで下がってしまうと、メモリは一
瞬“Ｌ”を認識してしまい、誤動作の原因になる。特
に、マイコンシステムでは、アドレスバスやデータバス
等、一度に変化し得る多数の信号線を持っているため、
ノイズ発生、誤動作とも問題となりやすい。また、図１
８のように、Ｒｏ＞Ｚｏの場合、マイコンの出力インピ
ーダンスが、基板上の特性インピーダンスよりも大きい
場合、出力波形の立上りが遅くなり、メモリへの信号伝
達が遅れる。
ドライバの出力インピーダンスと、基板のインピーダン
スと異なると、反射によるリンギングでノイズを発生し
たり、誤動作を引き起こしたり、信号の遅れが生じたり
する。図１５はマイコンの出力ドライバの出力インピー
ダンスと、基板上の特性インピーダンスを等価的に示し
たものである。ドライバの出力インピーダンスをＲｏ、
基板上の特性インピーダンスをＺｏとする。なお、信号
線端は、開放としているが、これは通常、ＣＭＯＳで作
られているメモリやＡＳＩＣの入力は、終端されておら
ず、開放とみなして良いからである。図１６から図１８
は、ＲｏとＺｏとの大小と、信号線の波形との関係を示
したものである。図１６はＲｏ＝Ｚｏの場合であり、マ
イコンの出力インピーダンスと、基板上の特性インピー
ダンスとが等しく整合がとれている場合である。この場
合、マイコンの出力波形は、基板の信号線長の伝播時間
を経過した後、最終的に、入力波形と同じ波形となり、
歪みもない。これに対し、図１７はＲｏ＜Ｚｏの場合、
すなわち、マイコンの出力インピーダンスが、基板上の
特性インピーダンスよりも小さい場合、マイコンの出力
波形は、急峻に立ち上がるがリンギングが発生する。こ
のリンギングは、高周波成分を含んでおり、ノイズの発
生源となる。また、リンギングが極端になり、メモリの
入力のＬ判定の閾値まで下がってしまうと、メモリは一
瞬“Ｌ”を認識してしまい、誤動作の原因になる。特
に、マイコンシステムでは、アドレスバスやデータバス
等、一度に変化し得る多数の信号線を持っているため、
ノイズ発生、誤動作とも問題となりやすい。また、図１
８のように、Ｒｏ＞Ｚｏの場合、マイコンの出力インピ
ーダンスが、基板上の特性インピーダンスよりも大きい
場合、出力波形の立上りが遅くなり、メモリへの信号伝
達が遅れる。
【００３２】この実施の形態６は、これらインピーダン
スの不整合によるノイズ発生、誤動作、信号遅延を防ぐ
ためのもので、マイコンのドライバ能力、すなわち、出
力インピーダンスを複数種類備え、その中から予め求め
られている基板の特性インピーダンスに最も近い出力イ
ンピーダンスのものを選択するものである。図１９に示
すように、出力インピーダンス切替端子１１を使用し、
図２０、図２１に示したように、出力インピーダンス切
替端子１１に切替信号を入力し、ＲＥＳＥＴ端子４にＲ
ＥＳＥＴ信号を入力する。出力インピーダンス制御回路
１２では、入力される切替信号のＲＥＳＥＴ信号により
ラッチされた状態が“Ｌ”の場合は、バス制御部１３に
対して出力インピーダンス切替信号をアサートしない。
出力インピーダンス切替信号がアサートされないと、バ
ス制御部１３は、出力ドライバの出力インピーダンスを
１００［Ω］に設定する。また、入力される切替信号の
ＲＥＳＥＴ信号によりラッチされた状態が“Ｈ”の場合
は、バス制御部１３に対して出力インピーダンス切替信
号をアサートする。出力インピーダンス切替信号がアサ
ートされると、バス制御部１３は、出力ドライバの出力
インピーダンスを５０［Ω］に設定する。
スの不整合によるノイズ発生、誤動作、信号遅延を防ぐ
ためのもので、マイコンのドライバ能力、すなわち、出
力インピーダンスを複数種類備え、その中から予め求め
られている基板の特性インピーダンスに最も近い出力イ
ンピーダンスのものを選択するものである。図１９に示
すように、出力インピーダンス切替端子１１を使用し、
図２０、図２１に示したように、出力インピーダンス切
替端子１１に切替信号を入力し、ＲＥＳＥＴ端子４にＲ
ＥＳＥＴ信号を入力する。出力インピーダンス制御回路
１２では、入力される切替信号のＲＥＳＥＴ信号により
ラッチされた状態が“Ｌ”の場合は、バス制御部１３に
対して出力インピーダンス切替信号をアサートしない。
出力インピーダンス切替信号がアサートされないと、バ
ス制御部１３は、出力ドライバの出力インピーダンスを
１００［Ω］に設定する。また、入力される切替信号の
ＲＥＳＥＴ信号によりラッチされた状態が“Ｈ”の場合
は、バス制御部１３に対して出力インピーダンス切替信
号をアサートする。出力インピーダンス切替信号がアサ
ートされると、バス制御部１３は、出力ドライバの出力
インピーダンスを５０［Ω］に設定する。
【００３３】以上のように、この実施の形態６によれ
ば、ＲＥＳＥＴ端子４、出力インピーダンス切替端子１
１および出力インピーダンス制御回路１２からなるハー
ドウェア構成により、その出力インピーダンス切替端子
１２から入力される切替信号に応じて、バス制御部１３
の出力ドライバにおいて、２種類の出力インピーダンス
のうち、予め求められた基板の特性インピーダンスに最
も近い出力インピーダンスに切り替えることにより、マ
イコンの出力インピーダンスと、基板の特性インピーダ
ンスとの不整合によるノイズ発生、誤動作、信号遅延を
軽減することができ、性能の低下を防止することができ
る。なお、上記実施の形態６では、出力インピーダンス
が２種類の場合について説明したが、３種類以上であっ
ても良い。この場合、バス制御部１３に３種類以上の出
力インピーダンスを持つ出力ドライバを設け、また、出
力インピーダンス切替端子１１を２個以上設け、出力イ
ンピーダンス制御回路１２から複数ビットの出力インピ
ーダンス切替信号を出力させ、バス制御部１３では、そ
の複数ビットの出力インピーダンス切替信号に応じて３
種類以上の出力インピーダンスからいずれかの出力イン
ピーダンスを選択するようにすれば良い。また、上記実
施の形態６に示した構成を、上記実施の形態１、２、４
に対して組み合せても良い。
ば、ＲＥＳＥＴ端子４、出力インピーダンス切替端子１
１および出力インピーダンス制御回路１２からなるハー
ドウェア構成により、その出力インピーダンス切替端子
１２から入力される切替信号に応じて、バス制御部１３
の出力ドライバにおいて、２種類の出力インピーダンス
のうち、予め求められた基板の特性インピーダンスに最
も近い出力インピーダンスに切り替えることにより、マ
イコンの出力インピーダンスと、基板の特性インピーダ
ンスとの不整合によるノイズ発生、誤動作、信号遅延を
軽減することができ、性能の低下を防止することができ
る。なお、上記実施の形態６では、出力インピーダンス
が２種類の場合について説明したが、３種類以上であっ
ても良い。この場合、バス制御部１３に３種類以上の出
力インピーダンスを持つ出力ドライバを設け、また、出
力インピーダンス切替端子１１を２個以上設け、出力イ
ンピーダンス制御回路１２から複数ビットの出力インピ
ーダンス切替信号を出力させ、バス制御部１３では、そ
の複数ビットの出力インピーダンス切替信号に応じて３
種類以上の出力インピーダンスからいずれかの出力イン
ピーダンスを選択するようにすれば良い。また、上記実
施の形態６に示した構成を、上記実施の形態１、２、４
に対して組み合せても良い。
【００３４】実施の形態７．図２２はこの発明の実施の
形態７によるマイコンを示す構成図であり、図におい
て、１４はＣＰＵ１から出力されるバス制御信号のライ
ト信号によりラッチされたデータＤＢの状態に応じて設
定され、出力インピーダンス切替信号を出力する出力イ
ンピーダンス制御フラグである。その他の構成について
は、図１９と同一である。図２３、図２４はこの発明の
実施の形態７による出力インピーダンス制御フラグの動
作を示すタイミングチャートである。
形態７によるマイコンを示す構成図であり、図におい
て、１４はＣＰＵ１から出力されるバス制御信号のライ
ト信号によりラッチされたデータＤＢの状態に応じて設
定され、出力インピーダンス切替信号を出力する出力イ
ンピーダンス制御フラグである。その他の構成について
は、図１９と同一である。図２３、図２４はこの発明の
実施の形態７による出力インピーダンス制御フラグの動
作を示すタイミングチャートである。
【００３５】次に動作について説明する。この実施の形
態７は、上記実施の形態５において、ドライバの出力イ
ンピーダンスの設定をソフトウェアによって行うもので
ある。図２２に示すように、出力インピーダンス制御フ
ラグを設ける。図２３、図２４に示したように、ＣＰＵ
１から出力されるバス制御信号のライト信号によりラッ
チされたデータＤＢの状態が“Ｌ”の場合は、出力イン
ピーダンス制御フラグ１４に“０”を書き込み、“Ｈ”
の場合は、“１”を書き込む。この出力インピーダンス
制御フラグ１４が“０”の場合は、バス制御部１３に対
して出力インピーダンス切替信号をアサートしない。出
力インピーダンス切替信号がアサートされないと、バス
制御部１３は、出力ドライバの出力インピーダンスを１
００［Ω］に設定する。また、この出力インピーダンス
制御フラグ１４が“１”の場合は、バス制御部１３に対
して出力インピーダンス切替信号をアサートする。出力
インピーダンス切替信号がアサートされると、バス制御
部１３は、出力ドライバの出力インピーダンスを５０
［Ω］に設定する。
態７は、上記実施の形態５において、ドライバの出力イ
ンピーダンスの設定をソフトウェアによって行うもので
ある。図２２に示すように、出力インピーダンス制御フ
ラグを設ける。図２３、図２４に示したように、ＣＰＵ
１から出力されるバス制御信号のライト信号によりラッ
チされたデータＤＢの状態が“Ｌ”の場合は、出力イン
ピーダンス制御フラグ１４に“０”を書き込み、“Ｈ”
の場合は、“１”を書き込む。この出力インピーダンス
制御フラグ１４が“０”の場合は、バス制御部１３に対
して出力インピーダンス切替信号をアサートしない。出
力インピーダンス切替信号がアサートされないと、バス
制御部１３は、出力ドライバの出力インピーダンスを１
００［Ω］に設定する。また、この出力インピーダンス
制御フラグ１４が“１”の場合は、バス制御部１３に対
して出力インピーダンス切替信号をアサートする。出力
インピーダンス切替信号がアサートされると、バス制御
部１３は、出力ドライバの出力インピーダンスを５０
［Ω］に設定する。
【００３６】以上のように、この実施の形態７によれ
ば、バス制御信号に応じて設定される出力インピーダン
ス制御フラグ１４からなるソフトウェア構成により、そ
の出力インピーダンス制御フラグ１４に応じて、バス制
御部１３の出力ドライバにおいて、２種類の出力インピ
ーダンスのうち、予め求められた基板の特性インピーダ
ンスに最も近い出力インピーダンスに切り替えることに
より、マイコンの出力インピーダンスと、基板の特性イ
ンピーダンスとの不整合によるノイズ発生、誤動作、信
号遅延を軽減することができ、性能の低下を防止するこ
とができる。なお、上記実施の形態７では、出力インピ
ーダンスが２種類の場合について説明したが、３種類以
上であっても良い。この場合、バス制御部１３に３種類
以上の出力インピーダンスを持つ出力ドライバを設け、
また、出力インピーダンス制御フラグ１４において、複
数のライト信号によりデータＤＢをラッチして、複数ビ
ットの出力インピーダンス制御フラグ１４を書き込み、
複数ビットの出力インピーダンス切替信号を出力し、バ
ス制御部１３では、その複数ビットの出力インピーダン
ス切替信号に応じて３種類以上の出力インピーダンスか
らいずれかの出力インピーダンスを選択するようにすれ
ば良い。また、上記実施の形態７に示した構成を、上記
実施の形態１、３、５に対して組み合せても良い。
ば、バス制御信号に応じて設定される出力インピーダン
ス制御フラグ１４からなるソフトウェア構成により、そ
の出力インピーダンス制御フラグ１４に応じて、バス制
御部１３の出力ドライバにおいて、２種類の出力インピ
ーダンスのうち、予め求められた基板の特性インピーダ
ンスに最も近い出力インピーダンスに切り替えることに
より、マイコンの出力インピーダンスと、基板の特性イ
ンピーダンスとの不整合によるノイズ発生、誤動作、信
号遅延を軽減することができ、性能の低下を防止するこ
とができる。なお、上記実施の形態７では、出力インピ
ーダンスが２種類の場合について説明したが、３種類以
上であっても良い。この場合、バス制御部１３に３種類
以上の出力インピーダンスを持つ出力ドライバを設け、
また、出力インピーダンス制御フラグ１４において、複
数のライト信号によりデータＤＢをラッチして、複数ビ
ットの出力インピーダンス制御フラグ１４を書き込み、
複数ビットの出力インピーダンス切替信号を出力し、バ
ス制御部１３では、その複数ビットの出力インピーダン
ス切替信号に応じて３種類以上の出力インピーダンスか
らいずれかの出力インピーダンスを選択するようにすれ
ば良い。また、上記実施の形態７に示した構成を、上記
実施の形態１、３、５に対して組み合せても良い。
【００３７】
【発明の効果】以上のように、この発明によれば、アド
レス信号に応じて、アクセスが外部記憶装置または周辺
装置のいずれであるか判定し、その判定に応じたバス切
替信号を出力する外部領域判定部と、バス切替信号が外
部記憶装置へのアクセスである場合には、バス制御信号
を外部記憶装置用バスタイミングに基づいた外部バス信
号として外部記憶装置へアクセスし、バス切替信号が周
辺装置へのアクセスである場合には、バス制御信号を周
辺装置用バスタイミングに基づいた外部バス信号として
周辺装置へアクセスするバス制御部とを備えるように構
成したので、外部記憶装置および周辺装置の両方を有す
るシステムにおいても、外部記憶装置へのアクセス時
と、周辺装置へのアクセス時とで、それぞれ異なる最適
なバスタイミングでアクセスすることができ、性能の低
下を防止することができる効果がある。
レス信号に応じて、アクセスが外部記憶装置または周辺
装置のいずれであるか判定し、その判定に応じたバス切
替信号を出力する外部領域判定部と、バス切替信号が外
部記憶装置へのアクセスである場合には、バス制御信号
を外部記憶装置用バスタイミングに基づいた外部バス信
号として外部記憶装置へアクセスし、バス切替信号が周
辺装置へのアクセスである場合には、バス制御信号を周
辺装置用バスタイミングに基づいた外部バス信号として
周辺装置へアクセスするバス制御部とを備えるように構
成したので、外部記憶装置および周辺装置の両方を有す
るシステムにおいても、外部記憶装置へのアクセス時
と、周辺装置へのアクセス時とで、それぞれ異なる最適
なバスタイミングでアクセスすることができ、性能の低
下を防止することができる効果がある。
【００３８】この発明によれば、外部バスタイミング選
択用端子から入力される選択信号に応じて、外部領域判
定部の判定を許可するか、または、その外部領域判定部
の判定を禁止すると共にその外部領域判定部においてバ
ス制御信号のアクセスが外部記憶装置へのアクセスであ
る旨のバス切替信号を出力させるイネーブル信号を出力
するバス切替イネーブル回路を備えるように構成したの
で、外部バスタイミング選択用端子およびバス切替イネ
ーブル回路からなるハードウェア構成により、その外部
バスタイミング選択用端子から入力される選択信号に応
じて、外部記憶装置および周辺装置の両方を有するシス
テムの場合と、外部記憶装置だけのシステムの場合と
で、外部領域判定部の機能を切り替え、外部記憶装置だ
けのシステムであっても、周辺装置用バスタイミングに
基づいてアクセスすることなく、性能の低下を防止する
ことができる効果がある。
択用端子から入力される選択信号に応じて、外部領域判
定部の判定を許可するか、または、その外部領域判定部
の判定を禁止すると共にその外部領域判定部においてバ
ス制御信号のアクセスが外部記憶装置へのアクセスであ
る旨のバス切替信号を出力させるイネーブル信号を出力
するバス切替イネーブル回路を備えるように構成したの
で、外部バスタイミング選択用端子およびバス切替イネ
ーブル回路からなるハードウェア構成により、その外部
バスタイミング選択用端子から入力される選択信号に応
じて、外部記憶装置および周辺装置の両方を有するシス
テムの場合と、外部記憶装置だけのシステムの場合と
で、外部領域判定部の機能を切り替え、外部記憶装置だ
けのシステムであっても、周辺装置用バスタイミングに
基づいてアクセスすることなく、性能の低下を防止する
ことができる効果がある。
【００３９】この発明によれば、ＣＰＵから出力される
バス制御信号に応じて設定され、外部領域判定部の判定
を許可するか、または、その外部領域判定部の判定を禁
止すると共にその外部領域判定部においてバス制御信号
のアクセスが外部記憶装置へのアクセスである旨のバス
切替信号を出力させるイネーブル信号を出力するバス切
替イネーブルフラグを備えるように構成したので、バス
制御信号に応じて設定されるバス切替イネーブルフラグ
からなるソフトウェア構成により、そのバス切替イネー
ブルフラグに応じて、外部記憶装置および周辺装置の両
方を有するシステムの場合と、外部記憶装置だけのシス
テムの場合とで、外部領域判定部の機能を切り替え、外
部記憶装置だけのシステムであっても、周辺装置用バス
タイミングに基づいてアクセスすることなく、性能の低
下を防止することができる効果がある。
バス制御信号に応じて設定され、外部領域判定部の判定
を許可するか、または、その外部領域判定部の判定を禁
止すると共にその外部領域判定部においてバス制御信号
のアクセスが外部記憶装置へのアクセスである旨のバス
切替信号を出力させるイネーブル信号を出力するバス切
替イネーブルフラグを備えるように構成したので、バス
制御信号に応じて設定されるバス切替イネーブルフラグ
からなるソフトウェア構成により、そのバス切替イネー
ブルフラグに応じて、外部記憶装置および周辺装置の両
方を有するシステムの場合と、外部記憶装置だけのシス
テムの場合とで、外部領域判定部の機能を切り替え、外
部記憶装置だけのシステムであっても、周辺装置用バス
タイミングに基づいてアクセスすることなく、性能の低
下を防止することができる効果がある。
【００４０】この発明によれば、時間選択用端子から入
力される選択信号に応じて、バス制御部におけるバスイ
ンタフェースの外部記憶装置用バスタイミングおよび周
辺装置用バスタイミングのうちの少なくとも一方の、セ
ットアップ時間およびホールド時間のうちの少なくとも
一方を変更させる制御信号を出力する時間制御回路を備
えるように構成したので、時間選択用端子および時間制
御回路からなるハードウェア構成により、その時間選択
用端子から入力される選択信号に応じて、バス制御部に
おけるバスインタフェースのセットアップ時間およびホ
ールド時間を変更させ、より性能を向上させることがで
きる効果がある。
力される選択信号に応じて、バス制御部におけるバスイ
ンタフェースの外部記憶装置用バスタイミングおよび周
辺装置用バスタイミングのうちの少なくとも一方の、セ
ットアップ時間およびホールド時間のうちの少なくとも
一方を変更させる制御信号を出力する時間制御回路を備
えるように構成したので、時間選択用端子および時間制
御回路からなるハードウェア構成により、その時間選択
用端子から入力される選択信号に応じて、バス制御部に
おけるバスインタフェースのセットアップ時間およびホ
ールド時間を変更させ、より性能を向上させることがで
きる効果がある。
【００４１】この発明によれば、ＣＰＵから出力される
バス制御信号に応じて設定され、バス制御部におけるバ
スインタフェースの外部記憶装置用バスタイミングおよ
び周辺装置用バスタイミングのうちの少なくとも一方
の、セットアップ時間およびホールド時間のうちの少な
くとも一方を変更させる制御信号を出力する時間制御フ
ラグを備えるように構成したので、バス制御信号に応じ
て設定される時間制御フラグからなるソフトウェア構成
により、その時間制御フラグに応じて、バス制御部にお
けるバスインタフェースのセットアップ時間およびホー
ルド時間を変更させ、より性能を向上させることができ
る効果がある。
バス制御信号に応じて設定され、バス制御部におけるバ
スインタフェースの外部記憶装置用バスタイミングおよ
び周辺装置用バスタイミングのうちの少なくとも一方
の、セットアップ時間およびホールド時間のうちの少な
くとも一方を変更させる制御信号を出力する時間制御フ
ラグを備えるように構成したので、バス制御信号に応じ
て設定される時間制御フラグからなるソフトウェア構成
により、その時間制御フラグに応じて、バス制御部にお
けるバスインタフェースのセットアップ時間およびホー
ルド時間を変更させ、より性能を向上させることができ
る効果がある。
【００４２】この発明によれば、出力インピーダンス切
替端子から入力される切替信号に応じて、出力インピー
ダンス切替信号を出力する出力インピーダンス制御回路
と、複数種類の出力インピーダンスを持つ出力ドライバ
を有し、出力インピーダンス切替信号に応じてその出力
ドライバの出力インピーダンスを切り替え、ＣＰＵから
出力されたバス制御信号をその切り替えられた出力イン
ピーダンスに基づいた外部バス信号として基板へ出力す
るバス制御部とを備えるように構成したので、出力イン
ピーダンス切替端子および出力インピーダンス制御回路
からなるハードウェア構成により、その出力インピーダ
ンス切替端子から入力される切替信号に応じて、バス制
御部の出力ドライバにおいて、複数種類の出力インピー
ダンスのうち、予め求められた基板の特性インピーダン
スに最も近い出力インピーダンスに切り替えることによ
り、マイクロコンピュータの出力インピーダンスと、基
板の特性インピーダンスとの不整合によるノイズ発生、
誤動作、信号遅延を軽減することができ、性能の低下を
防止することができる効果がある。
替端子から入力される切替信号に応じて、出力インピー
ダンス切替信号を出力する出力インピーダンス制御回路
と、複数種類の出力インピーダンスを持つ出力ドライバ
を有し、出力インピーダンス切替信号に応じてその出力
ドライバの出力インピーダンスを切り替え、ＣＰＵから
出力されたバス制御信号をその切り替えられた出力イン
ピーダンスに基づいた外部バス信号として基板へ出力す
るバス制御部とを備えるように構成したので、出力イン
ピーダンス切替端子および出力インピーダンス制御回路
からなるハードウェア構成により、その出力インピーダ
ンス切替端子から入力される切替信号に応じて、バス制
御部の出力ドライバにおいて、複数種類の出力インピー
ダンスのうち、予め求められた基板の特性インピーダン
スに最も近い出力インピーダンスに切り替えることによ
り、マイクロコンピュータの出力インピーダンスと、基
板の特性インピーダンスとの不整合によるノイズ発生、
誤動作、信号遅延を軽減することができ、性能の低下を
防止することができる効果がある。
【００４３】この発明によれば、ＣＰＵから出力される
バス制御信号に応じて設定され、出力インピーダンス切
替信号を出力する出力インピーダンス制御フラグと、複
数種類の出力インピーダンスを持つ出力ドライバを有
し、出力インピーダンス切替信号に応じてその出力ドラ
イバの出力インピーダンスを切り替え、ＣＰＵから出力
されたバス制御信号をその切り替えられた出力インピー
ダンスに基づいた外部バス信号として基板へ出力するバ
ス制御部とを備えるように構成したので、バス制御信号
に応じて設定される出力インピーダンス制御フラグから
なるソフトウェア構成により、その出力インピーダンス
制御フラグに応じて、バス制御部の出力ドライバにおい
て、複数種類の出力インピーダンスのうち、予め求めら
れた基板の特性インピーダンスに最も近い出力インピー
ダンスに切り替えることにより、マイクロコンピュータ
の出力インピーダンスと、基板の特性インピーダンスと
の不整合によるノイズ発生、誤動作、信号遅延を軽減す
ることができ、性能の低下を防止することができる効果
がある。
バス制御信号に応じて設定され、出力インピーダンス切
替信号を出力する出力インピーダンス制御フラグと、複
数種類の出力インピーダンスを持つ出力ドライバを有
し、出力インピーダンス切替信号に応じてその出力ドラ
イバの出力インピーダンスを切り替え、ＣＰＵから出力
されたバス制御信号をその切り替えられた出力インピー
ダンスに基づいた外部バス信号として基板へ出力するバ
ス制御部とを備えるように構成したので、バス制御信号
に応じて設定される出力インピーダンス制御フラグから
なるソフトウェア構成により、その出力インピーダンス
制御フラグに応じて、バス制御部の出力ドライバにおい
て、複数種類の出力インピーダンスのうち、予め求めら
れた基板の特性インピーダンスに最も近い出力インピー
ダンスに切り替えることにより、マイクロコンピュータ
の出力インピーダンスと、基板の特性インピーダンスと
の不整合によるノイズ発生、誤動作、信号遅延を軽減す
ることができ、性能の低下を防止することができる効果
がある。
【図１】 この発明の実施の形態１によるメモリ接続を
考慮したマイコンのリードバスタイミングを示すタイミ
ングチャートである。
考慮したマイコンのリードバスタイミングを示すタイミ
ングチャートである。
【図２】 この発明の実施の形態１によるＡＳＩＣ接続
を考慮したマイコンのリードバスタイミングを示すタイ
ミングチャートである。
を考慮したマイコンのリードバスタイミングを示すタイ
ミングチャートである。
【図３】 この発明の実施の形態１によるマイコンを示
す構成図である。
す構成図である。
【図４】 この発明の実施の形態１によるメモリマップ
を示す概念図である。
を示す概念図である。
【図５】 この発明の実施の形態２によるマイコンを示
す構成図である。
す構成図である。
【図６】 この発明の実施の形態２によるバス切替イネ
ーブル回路の動作を示すタイミングチャートである。
ーブル回路の動作を示すタイミングチャートである。
【図７】 この発明の実施の形態２によるバス切替イネ
ーブル回路の動作を示すタイミングチャートである。
ーブル回路の動作を示すタイミングチャートである。
【図８】 この発明の実施の形態３によるマイコンを示
す構成図である。
す構成図である。
【図９】 この発明の実施の形態３によるバス切替イネ
ーブルフラグの動作を示すタイミングチャートである。
ーブルフラグの動作を示すタイミングチャートである。
【図１０】 この発明の実施の形態３によるバス切替イ
ネーブルフラグの動作を示すタイミングチャートであ
る。
ネーブルフラグの動作を示すタイミングチャートであ
る。
【図１１】 この発明の実施の形態４によるマイコンを
示す構成図である。
示す構成図である。
【図１２】 この発明の実施の形態４によるＡＳＩＣ接
続を考慮したマイコンのリードバスタイミングを示すタ
イミングチャートである。
続を考慮したマイコンのリードバスタイミングを示すタ
イミングチャートである。
【図１３】 この発明の実施の形態４によるＡＳＩＣ接
続を考慮したマイコンのリードバスタイミングを示すタ
イミングチャートである。
続を考慮したマイコンのリードバスタイミングを示すタ
イミングチャートである。
【図１４】 この発明の実施の形態５によるマイコンを
示す構成図である。
示す構成図である。
【図１５】 この発明の実施の形態６によるマイコンの
出力ドライバと基板との等価回路を示す回路図である。
出力ドライバと基板との等価回路を示す回路図である。
【図１６】 等価回路におけるＲｏ＝Ｚｏの場合の入出
力波形を示す波形図である。
力波形を示す波形図である。
【図１７】 等価回路におけるＲｏ＜Ｚｏの場合の入出
力波形を示す波形図である。
力波形を示す波形図である。
【図１８】 等価回路におけるＲｏ＞Ｚｏの場合の入出
力波形を示す波形図である。
力波形を示す波形図である。
【図１９】 この発明の実施の形態６によるマイコンを
示す構成図である。
示す構成図である。
【図２０】 この発明の実施の形態６による出力インピ
ーダンス制御回路の動作を示すタイミングチャートであ
る。
ーダンス制御回路の動作を示すタイミングチャートであ
る。
【図２１】 この発明の実施の形態６による出力インピ
ーダンス制御回路の動作を示すタイミングチャートであ
る。
ーダンス制御回路の動作を示すタイミングチャートであ
る。
【図２２】 この発明の実施の形態７によるマイコンを
示す構成図である。
示す構成図である。
【図２３】 この発明の実施の形態７による出力インピ
ーダンス制御フラグの動作を示すタイミングチャートで
ある。
ーダンス制御フラグの動作を示すタイミングチャートで
ある。
【図２４】 この発明の実施の形態７による出力インピ
ーダンス制御フラグの動作を示すタイミングチャートで
ある。
ーダンス制御フラグの動作を示すタイミングチャートで
ある。
１ ＣＰＵ、２ 外部領域判定部、３，１３ バス制御
部、４ ＲＥＳＥＴ端子、５ 外部バスタイミング選択
用端子、６ バス切替イネーブル回路、７ バス切替イ
ネーブルフラグ、８ ホールド時間選択用端子（時間選
択用端子）、９ホールド時間制御回路（時間制御回
路）、１０ ホールド時間制御フラグ（時間制御フラ
グ）、１１ 出力インピーダンス切替端子、１２ 出力
インピーダンス制御回路、１４ 出力インピーダンス制
御フラグ、ＡＤ アドレス信号、ＢＣＬＫ クロック、
ＣＳ チップセレクト信号、ＤＢ データ、ＲＤ リー
ド信号、ＷＲ ライト信号。
部、４ ＲＥＳＥＴ端子、５ 外部バスタイミング選択
用端子、６ バス切替イネーブル回路、７ バス切替イ
ネーブルフラグ、８ ホールド時間選択用端子（時間選
択用端子）、９ホールド時間制御回路（時間制御回
路）、１０ ホールド時間制御フラグ（時間制御フラ
グ）、１１ 出力インピーダンス切替端子、１２ 出力
インピーダンス制御回路、１４ 出力インピーダンス制
御フラグ、ＡＤ アドレス信号、ＢＣＬＫ クロック、
ＣＳ チップセレクト信号、ＤＢ データ、ＲＤ リー
ド信号、ＷＲ ライト信号。
Claims (7)
- 【請求項１】 ＣＰＵから出力されたバス制御信号のう
ちのアドレス信号に応じて、そのバス制御信号のアクセ
スが外部記憶装置または周辺装置のいずれであるか判定
し、その判定に応じたバス切替信号を出力する外部領域
判定部と、 外部記憶装置用バスタイミングおよび周辺装置用バスタ
イミングを持つバスインタフェースを有し、上記外部領
域判定部から出力されるバス切替信号が上記外部記憶装
置へのアクセスである場合には、上記ＣＰＵから出力さ
れたバス制御信号をその外部記憶装置用バスタイミング
に基づいた外部バス信号としてその外部記憶装置へアク
セスし、上記外部領域判定部から出力されるバス切替信
号が上記周辺装置へのアクセスである場合には、上記Ｃ
ＰＵから出力されたバス制御信号をその周辺装置用バス
タイミングに基づいた外部バス信号としてその周辺装置
へアクセスするバス制御部とを備えたマイクロコンピュ
ータ。 - 【請求項２】 外部バスタイミング選択用端子から入力
される選択信号に応じて、外部領域判定部の判定を許可
するか、または、その外部領域判定部の判定を禁止する
と共にその外部領域判定部においてバス制御信号のアク
セスが外部記憶装置へのアクセスである旨のバス切替信
号を出力させるイネーブル信号を出力するバス切替イネ
ーブル回路を備えたことを特徴とする請求項１記載のマ
イクロコンピュータ。 - 【請求項３】 ＣＰＵから出力されるバス制御信号に応
じて設定され、外部領域判定部の判定を許可するか、ま
たは、その外部領域判定部の判定を禁止すると共にその
外部領域判定部においてバス制御信号のアクセスが外部
記憶装置へのアクセスである旨のバス切替信号を出力さ
せるイネーブル信号を出力するバス切替イネーブルフラ
グを備えたことを特徴とする請求項１記載のマイクロコ
ンピュータ。 - 【請求項４】 時間選択用端子から入力される選択信号
に応じて、バス制御部におけるバスインタフェースの外
部記憶装置用バスタイミングおよび周辺装置用バスタイ
ミングのうちの少なくとも一方の、セットアップ時間お
よびホールド時間のうちの少なくとも一方を変更させる
制御信号を出力する時間制御回路を備えたことを特徴と
する請求項１記載のマイクロコンピュータ。 - 【請求項５】 ＣＰＵから出力されるバス制御信号に応
じて設定され、バス制御部におけるバスインタフェース
の外部記憶装置用バスタイミングおよび周辺装置用バス
タイミングのうちの少なくとも一方の、セットアップ時
間およびホールド時間のうちの少なくとも一方を変更さ
せる制御信号を出力する時間制御フラグを備えたことを
特徴とする請求項１記載のマイクロコンピュータ。 - 【請求項６】 出力インピーダンス切替端子から入力さ
れる切替信号に応じて、出力インピーダンス切替信号を
出力する出力インピーダンス制御回路と、 複数種類の出力インピーダンスを持つ出力ドライバを有
し、上記出力インピーダンス制御回路から出力される出
力インピーダンス切替信号に応じてその出力ドライバの
出力インピーダンスを切り替え、ＣＰＵから出力された
バス制御信号をその切り替えられた出力インピーダンス
に基づいた外部バス信号として基板へ出力するバス制御
部とを備えたマイクロコンピュータ。 - 【請求項７】 ＣＰＵから出力されるバス制御信号に応
じて設定され、出力インピーダンス切替信号を出力する
出力インピーダンス制御フラグと、 複数種類の出力インピーダンスを持つ出力ドライバを有
し、上記出力インピーダンス制御フラグから出力される
出力インピーダンス切替信号に応じてその出力ドライバ
の出力インピーダンスを切り替え、上記ＣＰＵから出力
されたバス制御信号をその切り替えられた出力インピー
ダンスに基づいた外部バス信号として基板へ出力するバ
ス制御部とを備えたマイクロコンピュータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001351850A JP2003150541A (ja) | 2001-11-16 | 2001-11-16 | マイクロコンピュータ |
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