CN112993004A - 半导体结构及其制作方法、电容检测方法 - Google Patents

半导体结构及其制作方法、电容检测方法 Download PDF

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Abstract

本发明涉及半导体技术领域，提出一种半导体结构及其制作方法、电容检测方法，该半导体结构包括：深掺杂阱，与半导体衬底具有不同的掺杂类型，且包裹于半导体衬底内，以使深掺杂阱在堆叠方向上的两相对侧面分别与半导体衬底形成PN结；环形掺杂部，且形成于半导体衬底内；栅极绝缘层，设置于半导体衬底上；栅极，设置于栅极绝缘层背离半导体衬底的一侧，且栅极在半导体衬底上的正投影位于深掺杂阱以外；介电层，设置于半导体衬底上；第一探针垫，设置于介电层背离半导体衬底的一侧，第一探针垫在半导体衬底上的的正投影位于深掺杂阱内；导线，连接于第一探针垫与栅极之间。该半导体结构可以被准确、方便的测量栅极与半导体衬底之间的电容。

Description

半导体结构及其制作方法、电容检测方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构及其制作方法、电容检测方法。
背景技术
电容结构通常包括有MOS(Metal-Oxide-Semiconductor，金属-氧化层-半导体)电容、MOM(Metal Oxide Metal，金属-氧化物-金属)电容、MIM(Metal Insulator Metal，金属-绝缘层-金属)电容以及PIP(Poly Insulator Poly，多晶硅-绝缘层-多晶硅)电容。上述电容结构需要对其电容参数进行检查。以MOS电容为例，MOS电容通常包括半导体衬底、形成于半导体衬底上的栅极绝缘层、以及形成栅极绝缘层上的栅极。栅极与半导体衬底之间形成电容结构，由于栅极面积较小，无法直接对栅极、半导体衬底之间形成电容结构进行直接测量。
相关技术中，通常在半导体衬底上形成一探针垫，并通过导线将该探针垫与栅极连接。由于该探针垫的面积较大，因此可以直接利用电容检测装置通过探针垫对栅极、半导体衬底之间的电容结构进行测量。
然而，探针垫与半导体衬底之间同样会形成电容结构，该电容结构与栅极、半导体衬底之间形成电容结构成并联结构。因此，通过探针垫测量得到的电容包括有探针垫与半导体衬底之间的电容以及栅极、半导体衬底之间形成电容，导致测试的结果不够准确。
需要说明的是，在上述背景技术部分发明的信息仅用于加强对本发明的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本发明的目的在于提供一种半导体结构及其制作方法、电容检测方法，该半导体结构可以解决相关技术中，对其栅极、半导体衬底之间电容测量不准确的技术问题。
本发明的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本发明的实践而习得。
根据本发明的一个方面，提供一种半导体结构，其包括：半导体衬底、深掺杂阱、环形掺杂部、栅极绝缘层、栅极、介电层、第一探针垫、导线，深掺杂阱与半导体衬底具有不同的掺杂类型，且包裹于半导体衬底内，以使深掺杂阱在堆叠方向上的两相对侧面分别与半导体衬底形成PN结；环形掺杂部与所述深掺杂阱具有相同的掺杂类型，且形成于所述半导体衬底内，其中，所述环形掺杂部的第一环形开口与所述深掺杂阱连接，所述环形掺杂部的第二环形开口位于所述半导体衬底的表面；其中，所述半导体衬底位于所述环形掺杂部所围成的位置处于浮空状态；栅极绝缘层设置于半导体衬底上；栅极设置于栅极绝缘层背离半导体衬底的一侧，且栅极在所述半导体衬底上的正投影位于深掺杂阱以外；介电层设置于所述半导体衬底上；第一探针垫设置于介电层背离半导体衬底的一侧，且第一探针垫在所述半导体衬底上的正投影位于深掺杂阱内；导线连接于第一探针垫与栅极之间。
本发明的一种示例性实施例中，所述半导体结构还包括：两异性掺杂部、源/漏层。两异性掺杂部设置于所述半导体衬底内，与所述半导体衬底的掺杂类型相反，且两所述异性掺杂部在所述半导体衬底上的正投影位于所述栅极在所述半导体衬底正投影的相对两侧；源/漏层包括第一源/漏部和第二源/漏部，设置于所述介电层背离半导体衬底的一侧，且所述第一源/漏部通过所述介电层上的过孔与一所述异性掺杂部连接，所述第二源/漏部通过所述介电层上的另一过孔与另一所述异性掺杂部连接。
本发明的一种示例性实施例中，所述半导体结构还包括环形掺杂部，环形掺杂部与所述深掺杂阱具有相同的掺杂类型，且形成于所述半导体衬底内，其中，所述环形掺杂部的第一环形开口与所述深掺杂阱连接，所述环形掺杂部的第二环形开口位于所述半导体衬底的表面。
本发明的一种示例性实施例中，所述半导体结构还包括第二探针垫，设置于所述介电层背离所述半导体衬底的一侧，所述第二探针垫通过所述介电层上的过孔与所述半导体衬底连接。
本发明的一种示例性实施例中，所述深掺杂阱的面积大于等于所述第一探针垫的面积。
本发明的一种示例性实施例中，所半导体衬底为N型半导体，所述深掺杂阱为P型阱。
本发明的一种示例性实施例中，所半导体衬底为P型半导体，所述深掺杂阱为N型阱。
本发明的一种示例性实施例中，所述第一探针垫为金属第一探针垫。
根据本发明的一个方面，提供一种半导体结构制作方法，该方法包括：
提供一半导体衬底；
在所述半导体衬底内形成深掺杂阱，所述深掺杂阱包裹于所述半导体衬底内，以使所述深掺杂阱在堆叠方向上的两相对侧面分别与所述半导体衬底形成PN结，且所述半导体衬底具有不同的掺杂类型；
在所述半导体衬底内形成环形掺杂部，环形掺杂部与所述深掺杂阱具有相同的掺杂类型，其中，所述环形掺杂部的第一环形开口与所述深掺杂阱连接，所述环形掺杂部的第二环形开口位于所述半导体衬底的表面；
其中，所述半导体衬底位于所述环形掺杂部所围成的位置处于浮空状态；
在所述半导体衬底上形成栅极绝缘层；
在所述栅极绝缘层背离所述半导体衬底的一侧形成栅极，且所述栅极在所述半导体衬底上的正投影位于所述深掺杂阱以外；
在所述半导体衬底上形成介电层；
在所述介电层背离所述半导体衬底的一侧形成第一探针垫，且所述第一探针垫在所述半导体衬底上的正投影位于所述深掺杂阱内；
形成导线，以连接于所述第一探针垫与所述栅极。
本发明的一种示例性实施例中，在所述半导体衬底内形成深掺杂阱，包括：
提供一掩膜版，所述掩膜版具有环形镂空区；
利用所述掩膜版对所述半导体衬底进行离子注入，以形成深掺杂阱。
本发明的一种示例性实施例中，利用所述掩膜版对所述半导体衬底进行离子注入，还形成所述环形掺杂部，所述环形掺杂部的第一环形开口与所述深掺杂阱连接，所述环形掺杂部的第二环形开口位于所述半导体衬底的表面。
根据本发明的一个方面，提供一种半导体结构电容检测方法，用于检测上述的半导体结构，该方法包括：
利用一恒流源向第一探针垫输入恒定电流；
实时检测第一探针垫上的电压随时间的变化状态；
根据第一探针垫上的电压随时间的变化状态获取电容结构的电容。
本发明的一种示例性实施例中，根据第一探针垫上的电压随时间的变化状态获取电容结构的电容，包括：
根据公式C＝It/V计算电容，其中，I为恒流源的输出电流值，t为时间，V为与时间对应的电压值。
本公开提出一种半导体结构及其制作方法、电容检测方法，该半导体结构包括：半导体衬底、深掺杂阱、环形掺杂部、栅极绝缘层、栅极、介电层、第一探针垫、导线，深掺杂阱与半导体衬底具有不同的掺杂类型，且包裹于半导体衬底内，以使深掺杂阱在堆叠方向上的两相对侧面分别与半导体衬底形成PN结；环形掺杂部与所述深掺杂阱具有相同的掺杂类型，且形成于所述半导体衬底内，其中，所述环形掺杂部的第一环形开口与所述深掺杂阱连接，所述环形掺杂部的第二环形开口位于所述半导体衬底的表面；其中，所述半导体衬底位于所述环形掺杂部所围成的位置处于浮空状态；栅极绝缘层设置于半导体衬底上；栅极设置于栅极绝缘层背离半导体衬底的一侧，且栅极在所述半导体衬底上的正投影位于深掺杂阱以外；介电层设置于所述半导体衬底上；第一探针垫设置于介电层背离半导体衬底的一侧，且第一探针垫在所述半导体衬底上的正投影位于深掺杂阱内；导线连接于第一探针垫与栅极之间。本公开提供的半导体结构可以被准确、方便的测量栅极与半导体衬底之间的电容。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术中一种半导体结构的结构剖面示意图；
图2为图1半导体结构中电容检测结构的等效电路图；
图3为本公开半导体结构一种示例性实施例的结构剖面示意图；
图4为图3半导体结构中电容检测结构的等效电路图；
图5为本公开半导体结构一种示例性实施例的俯视图；
图6为本公开半导体结构制作方法一种示例性实施例的流程图；
图7为本公开半导体结构电容检测方法一种示例性实施例的流程图；
图8为本公开半导体结构电容检测方法一种示例性实施例中第一探针垫上的电压随时间的变化状态图。
具体实施方式
现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本发明将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。
如图1所示，为相关技术中一种半导体结构的结构剖面示意图。该半导体结构包括半导体衬底01、栅极绝缘层02、栅极03、介电层06、探针垫04。其中，栅极03、栅极绝缘层02以及半导体衬底01形成MOS电容，栅极03与探针垫04通过导线连接。如图1所述，该介电层上还可以设置过孔，从而可以通过过孔内形成与半导体衬底连接的源/漏层05。需要说明的是，介电层06上还可以设置其他介电层，探针垫04应该包括位于最上层介电层上探针部，此时，可以在每一层介电层上均设置探针部，且通过介电层上的过孔将每一探针部电连接。如图2所示，为图1半导体结构中电容检测结构的等效电路图。N1代表探针垫04的等电位点，N2表示半导体衬底01的等电位点。栅极03与半导体衬底01之间形成待测电容C1，探针垫04与半导体衬底01之间形成寄生电容C2，待测电容C1和寄生电容C2形成并联电容结构。当通过探针垫04检测栅极03与半导体衬底01之间形成的待测电容结构的电容时，实际测得的电容为C1+C2。该检测值大于栅极03与半导体衬底01之间形成的实际电容值。
基于此，本示例性实施例提供一种半导体结构，如图3、4、5所示，图3为本公开半导体结构一种示例性实施例的结构剖面示意图，图4为图3半导体结构中电容检测结构的等效电路图，图5为本公开半导体结构一种示例性实施例的俯视图。
如图3、5该半导体结构包括：半导体衬底1、深掺杂阱2、环形掺杂部6、栅极绝缘层3、栅极4、介电层12、第一探针垫5、连接栅极4与第一探针垫5的导线13，深掺杂阱2与半导体衬底1具有不同的掺杂类型，且包裹于半导体衬底内，以使深掺杂阱在堆叠方向上的两相对侧面分别与半导体衬底形成PN结；环形掺杂部6与所述深掺杂阱具有相同的掺杂类型，且形成于所述半导体衬底1内，其中，所述环形掺杂部6的第一环形开口与所述深掺杂阱2连接，所述环形掺杂部的第二环形开口位于所述半导体衬底1的表面；其中，所述半导体衬底1位于所述环形掺杂部所围成的半导体衬底部11处于浮空状态；栅极绝缘层3设置于半导体衬底1上；栅极4设置于栅极绝缘层3背离半导体衬底1的一侧，且栅极4在半导体衬底1上的正投影位于深掺杂阱2以外；介电层12设置于半导体衬底1上，介电层12可以覆盖栅极4；第一探针垫5设置于介电层12背离半导体衬底1的一侧，且第一探针垫5在半导体衬底1上的正投影位于深掺杂阱2内；导线13连接于第一探针垫5与栅极4之间。其中，堆叠方向可以指与半导体结构各功能层层向垂直的方向；浮空状态是指半导体衬底部11与半导体衬底其他位置隔离，半导体衬底部11电位不受半导体衬底电位的影响。
如图4所示，N1代表第一探针垫5的等电位点，N2表示半导体衬底1的等电位点。栅极4与半导体衬底1之间形成电容C1，第一探针垫5与半导体衬底1之间形成电容C2，掺杂阱2与其上部的半导体衬底部11之间存在一个寄生的PN结并且具有寄生的结电容C3，掺杂阱2与其下部的半导体衬底部之间存在一个寄生的PN结并且具有寄生的结电容C4。其中，电容C2、结电容C3、结电容C4形成串联电容结构，并且该串联电容结构与电容C1形成并联电容结构。根据串联电容计算公式，该串联电容结构的电容等于C2*C3*C4/(C2*C3+C2*C4+C3*C4)，N1与N2之间的总电容等于C1+C2*C3*C4/(C2*C3+C2*C4+C3*C4)。由于C2*C3*C4/(C2*C3+C2*C4+C3*C4)比C2小的多，因此该半导体结构可以通过第一探针垫5检测到更加准确的C1值。这里需要特别指出的是，衬底1一般接地，而被掺杂阱2和环形掺杂部6包裹的半导体衬底部11是不接电位的，即衬底11为浮空状态。
本示例性实施例中，介电层12上还可以设置其他介电层，探针垫04应该包括位于最上层介电层上探针部，此时，可以在每一层介电层上均设置探针部，且通过介电层上的过孔将每一探针部电连接，探针部可以为金属层。
本示例性实施例中，形成掺杂阱2的一种方法可以为，提供一掩膜版，且该掩膜版具有环形镂空区，利用该掩膜版对所述半导体衬底进行离子注入，以形成深掺杂阱。如图3所示，在进行上述离子注入时，会在半导体衬底1上形成环形掺杂部6，该环形掺杂部6与所述深掺杂阱2具有相同的掺杂类型。其中，该环形掺杂部6的第一环形开口与所述深掺杂阱2连接，所述环形掺杂部6的第二环形开口位于所述半导体衬底1的表面，从而将半导体衬底部11通过掺杂阱2、环形掺杂部6与半导体衬底1其他部位隔离。当半导体衬底1与接地端连接时，该半导体衬底部11处于浮空状态。
本示例性实施例中，如图3所示，所述掺杂阱2的面积可以大于等于所述第一探针垫5的面积。该设置可以减小第一探针垫5与半导体衬底1之间形成与电容C1并联的电容。
本示例性实施例中，如图3、5所示，所述半导体结构还可以包括第二探针垫7，第二探针垫7设置于所述介电层12背离所述半导体衬底1的一侧，所述第二探针垫7可以通过所述介电层12上的过孔与所述半导体衬底1连接。其中，第二探针垫7可以连接半导体衬底1除过半导体衬底部11以外的部位，以作为半导体衬底的等电位点。在测试栅极4到衬底1的MOS电容C1时，第二探针垫7接地，第一探针垫5为测试点。
本示例性实施例中，如图3、5所示，所述半导体结构还包括：两异性掺杂部91、92、源/漏层。两异性掺杂部91、92设置于所述半导体衬底1内，且两所述异性掺杂部91、92在所述半导体衬底上的正投影位于所述栅极4在所述半导体衬底正投影的相对两侧；源/漏层包括第一源/漏部81和第二源/漏部82，设置于所述介电层12背离半导体衬底的一侧，且所述第一源/漏部81通过所述介电层上的过孔与一所述异性掺杂部91连接，所述第二源/漏部82通过所述介电层上的另一过孔与另一所述异性掺杂部92连接。异性掺杂部91、92与半导体衬底1的掺杂类型相反。
本示例性实施例中，所半导体衬底1可以为N型半导体，相应的，所述深掺杂阱2和环形掺杂部6为P型阱。此外，所半导体衬底1可以为P型半导体，相应的，所述深掺杂阱2和环形掺杂部6为N型阱。
本示例性实施例中，所述第一探针垫5、第二探针垫7可以为金属探针垫，第一探针垫5、第二探针垫7、栅极4可以通过一次构图工艺形成。
本示例性实施例还提供一种半导体结构制作方法，如图6所示，为本公开半导体结构制作方法一种示例性实施例的流程图。该方法包括：
步骤S61：提供一半导体衬底；
步骤S62：在所述半导体衬底内形成深掺杂阱，所述深掺杂阱包裹于所述半导体衬底内，以使所述深掺杂阱在堆叠方向上的两相对侧面分别与所述半导体衬底形成PN结，且所述半导体衬底具有不同的掺杂类型；
步骤S63：在所述半导体衬底内形成环形掺杂部，环形掺杂部与所述深掺杂阱具有相同的掺杂类型，其中，所述环形掺杂部的第一环形开口与所述深掺杂阱连接，所述环形掺杂部的第二环形开口位于所述半导体衬底的表面；
其中，所述半导体衬底位于所述环形掺杂部所围成的位置处于浮空状态；
步骤S64：在所述半导体衬底上形成栅极绝缘层；
步骤S65：在所述栅极绝缘层背离所述半导体衬底的一侧形成栅极，且所述栅极在所述半导体衬底上的正投影位于所述深掺杂阱以外；
步骤S66：在所述半导体衬底上形成介电层；
步骤S67：在所述介电层背离所述半导体衬底的一侧形成第一探针垫，且所述第一探针垫在所述半导体衬底上的正投影位于所述深掺杂阱内；
步骤S68：形成导线，以连接于所述第一探针垫与所述栅极。
以下对上述步骤进行详细说明：
参照图3，步骤S61可以包括：提供一半导体衬底1，其中，半导体衬底1可以为N型半导体衬底或P型半导体衬底。步骤S62可以包括在所述半导体衬底1内形成深掺杂阱2，所述深掺杂阱2包裹于所述半导体衬底内1，以使所述深掺杂阱2在堆叠方向上的两相对侧面分别与所述半导体衬底1形成PN结。步骤S63可以包括在所述半导体衬底1内形成环形掺杂部6，环形掺杂部6与所述深掺杂阱2具有相同的掺杂类型，其中，所述环形掺杂部6的第一环形开口与所述深掺杂阱2连接，所述环形掺杂部6的第二环形开口位于所述半导体衬底1的表面。步骤S64可以包括在所述半导体衬底1上形成栅极绝缘层3，其中，栅极绝缘层3可以通过构图工艺形成，例如，可以在半导体衬底1上形成栅极绝缘材料层，在栅极绝缘材料层上形成光刻胶层，通过曝光、显影、刻蚀工艺将栅极绝缘材料层形成栅极绝缘层。步骤S65可以包括：在所述栅极绝缘层3背离所述半导体衬底1的一侧形成栅极4，其中，栅极4同样可以通过构图工艺形成。步骤S56可以包括在所述半导体衬底1上形成介电层12，介电层12可以通过涂覆工艺形成于半导体衬底上，介电层12可以覆盖栅极4。步骤S67可以包括在所述介电层12背离所述半导体衬底1的一侧形成第一探针垫5。步骤S68可以包括形成导线13，以连接于所述第一探针垫5与所述栅极4。
本示例性实施例中，形成掺杂阱2的一种方法可以为，提供一掩膜版，且该掩膜版具有环形镂空区，利用该掩膜版对所述半导体衬底1进行离子注入，以形成深掺杂阱2。如图3所示，在进行上述离子注入时，会在半导体衬底1上形成环形掺杂部6，该环形掺杂部6与所述深掺杂阱2具有相同的掺杂类型。其中，该环形掺杂部6的第一环形开口与所述深掺杂阱2连接，所述环形掺杂部6的第二环形开口位于所述半导体衬底1的表面，从而将半导体衬底部11通过掺杂阱2、环形掺杂部6与半导体衬底1其他部位隔离。当半导体衬底1与接地端连接时，该半导体衬底部11处于浮空状态。
本示例性实施例还提供一种半导体结构电容检测方法，用于检测上述的半导体结构，如图7所示，为本公开半导体结构电容检测方法一种示例性实施例的流程图。该方法包括：
步骤S71：利用一恒流源向第一探针垫输入恒定电流；
步骤S72：实时检测第一探针垫上的电压随时间的变化状态；
步骤S73：根据第一探针垫上的电压随时间的变化状态获取电容结构的电容。
本示例性实施例中，根据第一探针垫上的电压随时间的变化状态获取电容结构的电容，可以包括：
根据公式C＝It/V计算电容，其中，I为恒流源的输出电流值，t为时间，V为与时间对应的电压值。
例如，可以利用恒流源向图3中第一探针垫5输入恒定电流I，实时监测第一探针垫5上的电压，如图8所示，为本公开半导体结构电容检测方法一种示例性实施例中第一探针垫上的电压随时间的变化状态图。其中，横坐标为时间，单位为秒，纵坐标为电压，单位为伏特。根据图7可以得出在时间t1时的电压V1，从而可以根据C＝It1/V1计算电容，其中，I为恒流源的输出电流值。
此外，本示例性实施例还可以通过电容检测装置直接检测第一探针垫与第二探针垫之间的电容，从而得到栅极与半导体衬底之间的MOS电容。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限。

Claims (10)

1.一种半导体结构，其特征在于，包括：
半导体衬底；
深掺杂阱，与所述半导体衬底具有不同的掺杂类型，且包裹于所述半导体衬底内，以使所述深掺杂阱在堆叠方向上的两相对侧面分别与所述半导体衬底形成PN结；
环形掺杂部，与所述深掺杂阱具有相同的掺杂类型，且形成于所述半导体衬底内，其中，所述环形掺杂部的第一环形开口与所述深掺杂阱连接，所述环形掺杂部的第二环形开口位于所述半导体衬底的表面；
其中，所述半导体衬底位于所述环形掺杂部所围成的位置处于浮空状态；
栅极绝缘层，设置于所述半导体衬底上；
栅极，设置于所述栅极绝缘层背离所述半导体衬底的一侧，且所述栅极在所述半导体衬底上的正投影位于所述深掺杂阱以外；
介电层，设置于所述半导体衬底上；
第一探针垫，设置于所述介电层背离所述半导体衬底的一侧，且所述第一探针垫在所述半导体衬底上的正投影位于所述深掺杂阱内；
导线，连接于所述第一探针垫与所述栅极之间。
2.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：
两异性掺杂部，设置于所述半导体衬底内，与所述半导体衬底的掺杂类型相反，且两所述异性掺杂部在所述半导体衬底上的正投影位于所述栅极在所述半导体衬底正投影的相对两侧；
源/漏层，包括第一源/漏部和第二源/漏部，设置于所述介电层背离半导体衬底的一侧，且所述第一源/漏部通过所述介电层上的过孔与一所述异性掺杂部连接，所述第二源/漏部通过所述介电层上的另一过孔与另一所述异性掺杂部连接。
3.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：
第二探针垫，设置于所述介电层背离所述半导体衬底的一侧，所述第二探针垫通过所述介电层上的过孔与所述半导体衬底连接。
4.根据权利要求1所述的半导体结构，其特征在于，所述深掺杂阱的面积大于等于所述第一探针垫的面积。
5.根据权利要求1所述的半导体结构，其特征在于，所半导体衬底的掺杂类型为P型，所述深掺杂阱为N型阱。
6.一种半导体结构制作方法，其特征在于，包括：
提供一半导体衬底；
在所述半导体衬底内形成深掺杂阱，所述深掺杂阱包裹于所述半导体衬底内，以使所述深掺杂阱在堆叠方向上的两相对侧面分别与所述半导体衬底形成PN结，且与所述半导体衬底具有不同的掺杂类型；
在所述半导体衬底内形成环形掺杂部，环形掺杂部与所述深掺杂阱具有相同的掺杂类型，其中，所述环形掺杂部的第一环形开口与所述深掺杂阱连接，所述环形掺杂部的第二环形开口位于所述半导体衬底的表面；
其中，所述半导体衬底位于所述环形掺杂部所围成的位置处于浮空状态；
在所述半导体衬底上形成栅极绝缘层；
在所述栅极绝缘层背离所述半导体衬底的一侧形成栅极，且所述栅极在所述半导体衬底上的正投影位于所述深掺杂阱以外；
在所述半导体衬底上形成介电层；
在所述介电层背离所述半导体衬底的一侧形成第一探针垫，且所述第一探针垫在所述半导体衬底上的正投影位于所述深掺杂阱内；
形成导线，以连接于所述第一探针垫与所述栅极。
7.根据权利要求6所述的半导体结构制作方法，其特征在于，在所述半导体衬底内形成深掺杂阱，包括：
提供一掩膜版，所述掩膜版具有环形镂空区；
利用所述掩膜版对所述半导体衬底进行离子注入，以形成深掺杂阱。
8.根据权利要求7所述的半导体结构制作方法，其特征在于，利用所述掩膜版对所述半导体衬底进行离子注入，还形成所述环形掺杂部，所述环形掺杂部的第一环形开口与所述深掺杂阱连接，所述环形掺杂部的第二环形开口位于所述半导体衬底的表面。
9.一种半导体结构电容检测方法，用于检测权利要求1-5任一项所述的半导体结构，其特征在于，包括：
利用一恒流源向第一探针垫输入恒定电流；
实时检测第一探针垫上的电压随时间的变化状态；
根据第一探针垫上的电压随时间的变化状态获取电容结构的电容。
10.根据权利要求9所述的半导体结构电容检测方法，其特征在于，根据第一探针垫上的电压随时间的变化状态获取电容结构的电容，包括：
根据公式C＝It/V计算电容，其中，I为恒流源的输出电流值，t为时间，V为与时间对应的电压值。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6420774B1 (en) * 1999-05-05 2002-07-16 Vanguard International Semiconductor Corporation Low junction capacitance semiconductor structure and I/O buffer
US20070164758A1 (en) * 2005-12-29 2007-07-19 Dongbu Electronics Co., Ltd. Method of measuring flat-band status capacitance of a gate oxide in a MOS transistor device
CN103872016A (zh) * 2012-12-07 2014-06-18 中芯国际集成电路制造(上海)有限公司 半导体测试结构、其测试方法及其制造方法
CN104465615A (zh) * 2013-09-23 2015-03-25 中芯国际集成电路制造(上海)有限公司 监测源/漏极与栅极接合处漏电流和结电容的结构
CN105990428A (zh) * 2015-02-17 2016-10-05 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
CN108735608A (zh) * 2018-05-30 2018-11-02 长鑫存储技术有限公司 半导体器件及其制作方法
CN210640254U (zh) * 2019-11-29 2020-05-29 长鑫存储技术有限公司 半导体结构

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6420774B1 (en) * 1999-05-05 2002-07-16 Vanguard International Semiconductor Corporation Low junction capacitance semiconductor structure and I/O buffer
US20070164758A1 (en) * 2005-12-29 2007-07-19 Dongbu Electronics Co., Ltd. Method of measuring flat-band status capacitance of a gate oxide in a MOS transistor device
CN103872016A (zh) * 2012-12-07 2014-06-18 中芯国际集成电路制造(上海)有限公司 半导体测试结构、其测试方法及其制造方法
CN104465615A (zh) * 2013-09-23 2015-03-25 中芯国际集成电路制造(上海)有限公司 监测源/漏极与栅极接合处漏电流和结电容的结构
CN105990428A (zh) * 2015-02-17 2016-10-05 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
CN108735608A (zh) * 2018-05-30 2018-11-02 长鑫存储技术有限公司 半导体器件及其制作方法
CN210640254U (zh) * 2019-11-29 2020-05-29 长鑫存储技术有限公司 半导体结构

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