CN218498072U - 集成电路 - Google Patents

Abstract

本公开的实施例涉及集成电路。集成电路由具有半导体衬底的半导体部件和包括金属层的互连部件形成。静电放电传感器包括半导体部件中的半导体结构和互连部件中的金属天线网络。静电放电传感器具有在半导体结构中具有电阻性链路或电容性链路或PN结链路之一的至少一对两个节点。耦合到至少一对两个节点中的节点的天线网络的天线展现出形状不对称性和尺寸不对称性之一。利用本公开的实施例有利地放大在传感器中的结果，以便能够以更高的灵敏度检测它们。

Description

集成电路

技术领域

具体实施方式和实施例涉及集成电路，尤其涉及包括静电放电传感器的集成电路。

背景技术

静电放电(ESD)可在制造集成电路的步骤期间发生且使集成电路的组件降级。例如，用于等离子体蚀刻的方法可以在集成电路的器件(例如金属氧化物半导体(MOS)晶体管)的物理节点上产生电荷。静电放电在装置的物理节点上的累积可在这些节点之间产生电位差，其可在静电放电期间引起存在于所述节点之间的材料的降解 (击穿)。

这种类型的降解在很大程度上是随机的，并且希望能够检测，标识和量化静电放电现象，例如在测试和表征产品的阶段期间。

因此，用于量化集成电路被静电放电损伤的风险的方法，例如根据带电器件模型(CDM)，可以包括其中将器件的节点充电到给定电压，然后放电的阶段。根据各个节点的放电动态特性，两个节点之间的电位差可能由于静电放电而产生退化。

这里同样希望能够检测，标识和量化静电放电现象。

存在对静电放电问题的常规预防解决方案，例如允许经由专用二极管局部地排空静电放电。也就是说，这种类型的预防性和局部解决方案不允许标识和量化静电放电。

常规的检测解决方案可以允许标识在测试设备中发生的降级，但是通常不是非常敏感并且具有很少的可能测量。例如，当测试器件是 MOS晶体管时，可以检测到栅极氧化物的击穿，但是不能单独测量导电区或栅极区的退化。因此，集成电路的组件的特性可以轻微且不可标识的方式个别地偏离，但在整个产品上显著偏离(此偏离通常称为“角效应”)，而无需常规解决方案来检测所述偏离。

因此，在本领域中需要配备有静电放电传感器的集成电路，该静电放电传感器能够以增加的灵敏度检测各种类型的特性退化和偏差。

实用新型内容

本公开的目的是提供集成电路，以至少部分地解决现有技术中存在的上述问题。

本公开的一方面提供了一种集成电路，包括：半导体部件，包括半导体衬底；互连部件，包括金属层级；以及静电放电传感器，包括在所述半导体部件中的半导体结构和在所述互连部件中的金属的天线网络；所述静电放电传感器包括：至少一对两个节点，在所述半导体结构中具有电阻性链路或电容性链路或PN结链路之一；以及所述天线网络的第一天线和第二天线，分别连接到所述至少一对的所述节点，其中所述第一天线和所述第二天线具有形状不对称性和尺寸不对称性中的一项或多项；其中所述静电放电传感器响应于感测到静电放电而对所述半导体结构中的所述电阻性链路或所述电容性链路或所述PN结链路中的所述一项展现结构修改。

根据一个或多个实施例，其中所述第一天线和所述第二天线的所述尺寸不对称性对应于所述第一天线和所述第二天线的表面积的比率大于或等于10。

根据一个或多个实施例，其中所述第一天线和所述第二天线的所述形状不对称性对应于所述第一天线和所述第二天线中的一个天线具有包括分支的耙形状，所述分支贯穿相应金属层级中的若干表面单元，而所述第一天线和所述第二天线中的另一个天线具有仅覆盖所述对应金属层级中的一个表面单元的板形状。

根据一个或多个实施例，其中所述集成电路包括若干静电放电传感器，并且其中用于每个传感器的所述天线网络位于对应金属层级中。

根据一个或多个实施例，其中所述半导体结构包括位于所述半导体衬底的前表面上的多晶硅条。

根据一个或多个实施例，其中所述至少一对两个节点包括具有所述电阻性链路的一对两个节点，其中所述多晶硅条形成所述对的所述节点之间的所述电阻性链路。

根据一个或多个实施例，集成电路进一步包括介电层，所述介电层位于所述多晶硅条与所述半导体衬底之间，其中所述至少一对两个节点包括具有所述电容性链路的一对两个节点，其中所述多晶硅条、所述介电层和所述半导体衬底的重叠在所述对的所述节点之间形成所述电容性链路。

根据一个或多个实施例，其中所述半导体结构包括所述半导体衬底中的至少一个掺杂区。

根据一个或多个实施例，其中所述至少一个掺杂区包括由半金属化合物制成的表面层，其中所述至少一对两个节点包括具有所述电阻性链路的一对两个节点，其中半金属化合物的所述表面层形成所述对的所述节点之间的所述电阻性链路。

根据一个或多个实施例，其中所述半导体结构包括在所述半导体衬底中的第一类型的第一掺杂区和在所述半导体衬底中的与所述第一类型相对的第二类型的第二掺杂区，其中所述至少一对两个节点包括具有PN结链路的一对两个节点，其中所述第一掺杂区与所述第二掺杂区之间的交界面形成所述对的所述节点之间的所述PN结链路。

根据一个或多个实施例，其中所述半导体结构包括在所述半导体衬底与载体衬底之间的掩埋氧化物区，其中所述至少一对两个节点包括具有所述电容性链路的一对两个节点，其中所述半导体衬底、所述掩埋氧化物区和所述载体衬底的重叠形成所述对的所述节点之间的所述电容性链路。

本公开的另一方面提供了一种集成电路，包括：半导体衬底，包括至少一对两个节点，所述至少一对两个节点具有电阻性链路或电容性链路或PN结链路之一；第一天线和第二天线，形成在所述半导体衬底之上的多个金属层级中，并且所述第一天线和所述第二天线分别连接到所述至少一对两个节点；其中所述第一天线和所述第二天线具有形状不对称性和尺寸不对称性中的一项或多项；其中所述电阻性链路或所述电容性链路或所述PN结链路之一被配置为响应于静电放电被结构地修改。

根据一个或多个实施例，集成电路还包括位于所述半导体衬底的前表面上的多晶硅条，并且形成在所述至少一对两个节点之间的电阻性链路。

根据一个或多个实施例，集成电路进一步包括位于所述半导体衬底的前表面上的多晶硅条，以及位于所述多晶硅条与所述半导体衬底之间的介电层，其中所述多晶硅条、所述介电层和所述半导体衬底的重叠在所述至少一对两个节点之间形成所述电容性链路。

根据一个或多个实施例，集成电路还包括所述半导体衬底中的至少一个掺杂区，并且所述至少一个掺杂区的表面层由半金属化合物制成，其中半金属化合物的所述表面层形成在所述至少一对两个节点之间的所述电阻性链路。

根据一个或多个实施例，集成电路还包括在所述半导体衬底中的第一类型的第一掺杂区和在所述半导体衬底中的与所述第一类型相对的第二类型的第二掺杂区，其中在所述第一掺杂区与所述第二掺杂区之间的交界面形成所述至少一对两个节点之间的所述PN结链路。

根据一个或多个实施例，集成电路还包括在所述半导体衬底与载体衬底之间的掩埋氧化物区，其中所述半导体衬底、所述掩埋氧化物区和所述载体衬底的重叠形成所述至少一对两个节点之间的所述电容性链路。

利用本公开的实施例有利地放大在传感器中的结果，以便能够以更高的灵敏度检测它们。

附图说明

本实用新型的其他优点和特征将在检查具体实施方式和实施例的详细描述(绝非限制性的)以及附图时显现，在附图中：

图1和图2示出了静电放电传感器的示例；

图3是可以示意性地示出如图1和2中的传感器的电路的表示；

图4至图7示出了静电放电检测器的“单独”对的两个节点之间的链路的示例，以及各个链路的电特性；以及

图8示出了用于检测静电放电的方法。

具体实施方式

图1和图2示出了属于集成电路C1的静电放电传感器SNS的示例。

图1对应于在半导体衬底的前表面FA处的传感器SNS的俯视图，该传感器SNS属于集成电路CI的半导体部件，该集成电路CI被称为并且被标记为前端制程FEOL。此外，传感器SNS的天线网络 RANT位于与前表面FA的平面平行的平面中，其也在顶视图中示意性地被示出。

图2对应于传感器SNS的截面图，示出了半导体部件FEOL和集成电路CI的互连部件，其被称为并且标记为后端制程BEOL。

传感器SNS是无源类型的传感器，也就是说，当集成电路被供电和操作时它不旨在起作用，而是旨在经受可能的静电放电，该静电放电可以修改传感器SNS的结构。然后观察结构修改以便推导和表征发生在集成电路C1中的静电放电。

静电放电传感器SNS包括在集成电路的半导体部件FEOL中制成的半导体结构SSM，以及在互连部件BEOL的一层或多层金属M1 中制成的金属天线RANT的网络。

半导体结构SSM旨在进行结构修改以检测静电放电，而天线网络RANT旨在收集电荷或影响节点的放电动态，以在半导体结构SSM 中产生静电放电。

在这方面，传感器包括至少一对两个节点ND1，NS1，NG1，NB1， ND2，NS2，NG2，NB2，在半导体结构SSM中具有电阻性链路或电容性链路或PN结链路，天线网络RANT的天线AD1，AS1，AG1， AB1，AD2，AS2，AG2，AB2连接到半导体结构SSM的每个节点。

天线网络RANT的天线经由传统的接触柱CNT连接到各个节点，穿过位于半导体部件FEOL和互连部件BEOL之间的预金属电介质PMD层。半导体衬底的前表面FA被定义为预金属介电层PMD 所在的面，也就是说，半导体部件FEOL的元件所在的面。

传感器SNS的天线网络RANT可以形成在单个金属层级中，例如第一金属层级M1，或者被形成在若干金属层中。

金属层M1，M2，M3被金属间电介质层IMD1，IMD2，IMD3 垂直隔开。各层金属M2，M3的金属轨可通过垂直穿过金属间介电层 IMD2，IMD3的通孔V23，V34电连接。

此外，集成电路CI可以有利地包括如在此描述的多个静电放电传感器SNS，并且使得每个传感器的天线网络RANT位于对应的金属层级中。这允许利用关于相对于每个金属水平的静电放电的信息，并且因此能够标识静电放电发生的位置。

此外，分别连接到每对的所述节点ND1，NS1，NG1，NB1，ND2， NS2，NG2，NB2的天线对AD1，AS1，AG1，AB1，AD2，AS2， AG2，AB2在它们之间具有形状不对称性和/或尺寸不对称性。

形状不对称性和尺寸不对称性允许在产生静电放电的现象中产生不平衡，并且因此放大它们在传感器SNS中的结果，以便能够以更高的灵敏度检测它们。

例如，对于给定的一对节点，例如节点NG1和NG2，连接到这些节点的天线AG1，AG2在尺寸上具有不对称性，因为它们的表面积的比率大于或等于10。

根据另一示例，对于诸如节点ND1和ND2的给定节点对，连接到这些节点的天线AD1，AD2在形状上具有不对称性，其中一个天线AD1具有包括适于穿过金属M1的对应层中的若干表面单元的分支的耙的形状，而另一个天线AD2具有仅覆盖金属M1的对应层中的一个表面单元的板的形状。

因此，由板AD2所占据的表面限定的术语“表面单元”具有相对含义，并且不对应于给定或设定的绝对尺寸。

一方面，天线的形状不对称性和尺寸不对称性允许在对应对的两个节点的每个节点上累积的电荷量不平衡，并且因此放大由累积导致的这些节点之间的电位差。

回想到，电荷的积累尤其可以由在制造互连部件BEOL的金属 M1－M3层级的金属轨期间使用的等离子体环境中的蚀刻步骤引起。

另一方面，天线的形状不对称性和尺寸不对称性允许在给定电压下的极化之后使对应对的节点的放电动力学失衡，并且因此放大在所述节点的放电期间产生的电位差。

回想到，可以在测试和表征集成电路的阶段期间，特别是根据 CDM充电器件模型，提供给定电压下电路节点的极化。

如此放大的所述节点之间的这些电位差产生静电放电，其损伤在形成所述节点之间的对应链路的材料中也被放大。

因此，传感器SNS具有增加的灵敏度，并且特别地能够检测静电放电，该静电放电通常(也就是说没有放大)会导致链路特性的偏差而没有可观察到的恶化。

此外，在半导体区域FEOL中，传感器SNS的不同对的节点之间的不同类型的链路允许利用多个测量，这可以表示产生静电放电的不同现象。

图1和图2所示的半导体结构SSM是MOS(金属氧化物半导体)型结构的有利示例，其允许连接到各个天线的节点的多种组合，在它们之间具有电阻性链路、电容性链路或PN结链路，其特性可以根据所选择的对而变化。

实际上，在该示例中，半导体结构SSM相当于MOS晶体管，并且包括位于半导体衬底B的前表面FA上的多晶硅G的导电条，以及半导体衬底B中的两个植入区S、D。

介电层OX还位于多晶硅条G和半导体衬底B之间，例如像 MOS晶体管的栅极区和栅极氧化物。

半导体衬底B形成第一类型(例如P型)的第一掺杂区，其通常在类似的MOS晶体管中称为主体或接地，并且植入区S，D形成与第一类型相对的第二类型(例如N型)的第二掺杂区，其类似于 MOS晶体管的源极S及漏极D区。

此外，在所示的示例中，衬底是绝缘体上硅(SOI)类型的，也就是说，其中和其上制造半导体部件FEOL的元件(例如MOS晶体管或传感器SNS的半导体结构SSM)的衬底B是相对精细(薄) 的半导体层(硅)，通过掩埋氧化物区域BOX与载体衬底SP分离。

SOI衬底的这个例子特别地允许利用通过在一对的两个节点之间重叠半导体衬底B，掩埋氧化物区BOX和载体衬底SP而形成的电容性链路。

也就是说，传统的衬底，即通常不包括掩埋氧化物区BOX的晶体硅的体积或块体，完全适合于传感器SNS。

半导体结构SSM例如可以包括在上述每个区域中形成的两个节点。每个节点例如由将半导体部件FEOL的所述区域电连接到互连部件BEOL的第一金属层M1的接触柱CNT实现。

因此，传感器SNS的半导体结构SSM包括两个节点NG1，NG2，其将被称为“栅极节点”，接触多晶硅G的条。栅极节点NG1，NG2 可以有利地布置在条G的对跖(antipodal)位置处，即在使节点NG1， NG2之间的距离最大化的位置处。

由于它是导电的，多晶硅条G在两个栅极节点NG1，NG2之间建立电阻性链接。

例如，多晶硅G的“条”可以具有从顶部看不是严格的条(即在字面意义上为矩形轮廓)、而是例如具有两个平行分支和垂直分支的H形状的组合物的形状，栅极节点NG1，NG2中的一个节点连接到每个分支。任何其它形状也是可能的。

此外，将被称为源极区S和漏极区D的第二掺杂区S，D包括半金属化合物SMS，SMD的表面层，其通常被称为“硅化”，意味着“自对准硅化物”，通常是诸如铜或钨的金属的硅化物。

传感器SNS的半导体结构SSM包括与漏极区D接触的两个节点ND1，ND2，这两个节点将被称为“漏极节点”，其可以设置为与彼此相距依据漏极区D中的设计规则所允许的距离的尽量远的位置处。

漏极区D的金属化合物SMD的表面层在两个漏极节点ND1， ND2之间建立电阻性链接。

传感器SNS的半导体结构SSM包括与源极区域S接触的两个节点NS1，NS2，这将被称为“源极节点”。

在该特定示例中，源节点NS1，NS2不连接到非对称天线，而是连接到称为源天线的同一天线AS。因此，在这里描述的传感器SNS 的体系结构的意义上，该特定示例的源节点NS1，NS2不形成一对节点。也就是说，在这里描述的传感器SNS的结构的意义上，一起考虑的源节点NS1，NS2可以形成一对节点中的两个节点中的结合连接到天线的与源天线AS具有形状不对称性和/或尺寸不对称性的天线的另一节点的一个节点。

例如，源节点NS1，NS2的集合可以与漏节点ND1，ND2之一形成具有PN结链路的节点对的第一节点，源天线AS具有形状不对称性和/或尺寸不对称性，天线连接到该对的漏节点AD1，AD2。

或者，源节点NS1，NS2可以连接到非对称天线，从而形成具有电阻性链路的一对两个节点。源区S的半金属化合物SMS的表面层建立了两个源节点NS1，NS2之间的电阻链接。

此外，多晶硅条G、电介质层OX和半导体衬底B的重叠在栅极节点NG1，NG2之一与源极节点NS1，NS2之一或漏极节点ND1， ND2之一之间建立了电容性链路。

然而，空间上最接近的栅极节点－源极节点或漏极节点对可能是优选的，以避免将电阻性组件引入到链路中。

例如，对NG1－NS1和NG2－ND2对于它们的电容性链路可以是优选的。

传感器SNS的半导体结构SSM包括与半导体衬底B接触的两个节点NB1，NB2，这将被称为“衬底节点”。

多晶硅条G、电介质层OX和半导体衬底B的重叠在栅极节点 NG1，NG2中的一个和衬底节点NB1，NB2中的一个之间建立电容性链路。

这里同样，可以优选空间上最接近的栅极节点－衬底节点对，即 NG1－NB1和NG2－NB2对。

尽管未示出这种可能性，但是衬底B的金属化合物表面层可以在两个衬底节点NB1，NB2之间建立电阻性链路。

最后，第一掺杂区B(衬底)和第二掺杂区S，D(源极和漏极区)之间的交界面在衬底节点NB1，NB2之一与源极节点NS1， NS2或漏极节点ND1，ND2之一之间建立PN结链路。

这里再次优选空间上最接近的节点对，特别是NB1－NS1，NB1 －ND1，NB2－NS2，NB2－ND2对。

因此，源极节点NS1，NS2和漏极节点ND1，ND2之间具有PN 结链路，更确切地说是NPN双结。

因此，MOS型半导体结构SSM的这个例子具有这样的优点，即在它们之间具有电阻性链路或电容性链路或PN结链路的两个节点对的许多可能组合。

定义节点对的组合可以根据各种可能性来建立，特别是为了参数化它们之间的电阻、电容和PN结链路的特性。

例如，给定节点可以属于在它们之间具有特定链路的单对两个节点；或者，给定节点可属于其间具有第一链路(例如电阻性)的第一对两个节点，并且属于其间具有第二链路(例如电容性)的第二对两个节点，并且甚至进一步属于其间具有第三链路(例如PN结)的第三对两个节点。

此外，传感器SNS的半导体结构SSM的尺寸可以以参数化所述链路的方式来选择。例如，多晶硅条G的长度lg和宽度wg可以在这方面进行调整，就像两个源极节点NS1，NS2之间以及两个漏极节点ND1，ND2之间的距离ds一样。

例如，在本领域技术人员公知的28nm全耗尽绝缘体上硅(FD－ SOI)技术中，可以存在28nm和200nm之间的宽度wg，100nm和 5μm之间的长度lg，以及100nm和2μm之间的距离ds。

图3是电路的表示，其示意性地示出了如上关于图1和图2所述的传感器SNS。

实际上，静电放电传感器SNS包括半导体结构SSM和金属天线网络RANT。半导体结构SSM包括通过电介质层与半导体衬底B绝缘的导电栅极区G，以及与衬底B的掺杂类型相对类型的两个掺杂区S，D，其在由导电栅极区G覆盖的部分的任一侧上植入到衬底B 中。所述栅极区G和所述衬底B的所述掺杂区S，D中的每个区包括至少两个节点NS1，NS2，ND1，ND2，NG1，NG2，NB1，NB2，在它们之间在对应的区S，D，G，B中具有电阻性链路RS，RD， RG，RB。天线网络RANT的天线AS1，AS2，AD1，AD2，AG1， AG2，AB1，AB2耦合到所述节点，天线AD1，AG2分别耦合到具有形状不对称和/或尺寸不对称的电阻性链路RG的至少一对两个所述节点NG1－NG2，天线AG1，AB1分别耦合到具有形状不对称和/或尺寸不对称的电容性链路的至少一对两个所述节点NG1－NB1，天线 AD2，AS2分别耦合到具有形状和/或尺寸不对称的PN结链路的至少一对两个所述节点ND2－NS2。

在衬底B－BOX－SP(图2)是SOI绝缘体上硅类型的情况下，传感器还可以在所述节点中包括连接到载体衬底SP(图2)的至少一个背栅节点NBG。

图4至7示出了静电放电检测器的“单独”对的两个节点之间的链路的示例，以及各个链路的电特性。

图4至图6的曲线图400，500，600示出了对应链路对施加到其上的电应力的反应。特别地，曲线400，500和600示出了作为对增加的电压斜坡的反应的流过链路的电流强度。

图4示出了在两个节点NS/D1，NS/D2之间由半导体衬底B中形成的掺杂区S/D的表面上的半金属化合物的表面层形成的电阻性链路LRsa1。

曲线图400示出了电流(A)相对于链路LRsa1的电压(V) 的特性。对于小电压(V)值，电流/电压比基本上是线性的，直到击穿电压，例如略低于2V。

超过击穿电压，链路LRsa1的行为不再是线性的并且不遵循简单的电定律，而是可以对应于链路材料的退化现象。特别地，硅化物的迁移导致电阻值的增加，直到基本上6V，其中退化使得连接断开。

图5示出了在两个节点NG1，NG2之间由形成在半导体衬底B上的多晶硅导电条G制成的电阻性链路LRpoly。

曲线图500表示电流(A)相对于链路LRpoly的电压(V)的特性。

这里，电流/电压比对于小电压(V)值基本上是线性的，直到击穿电压，例如基本上为3V。超过击穿电压，链路LRpoly的行为不再是线性的并且不遵循简单的电定律，而是可以对应于链路材料的退化现象。

图6示出了通过在衬底B上重叠多晶硅G的导电条和介电层而在两个节点NG，NB之间形成的电容性链路LC。

曲线图600示出了电流(A)相对于链路LC的电压(V)的特性。电流强度(A)为零，直到被称为阈值电压的电压，基本上为 6V，然后电流泄漏以基本上指数速率通过电介质层，直到击穿电压稍微大于8V。超过击穿电压，氧化物被破坏，并且由于材料的退化现象，电流再次变为零。

图7示出了在分别连接到在半导体衬底B中形成的具有相对掺杂的区域的两个节点NS/D，NB之间形成的PN结链路LPN。其中一个区域例如是P型掺杂衬底B，而N型掺杂区域是衬底B中的植入区域S/D。

PN结链路LPN对电压斜坡类型(未示出)的电应力的反应将对应于二极管特性，也就是说，在直接极化的情况下，从阈值电压开始指数变化，例如阈值电压基本上位于0.6V。除了击穿电压之外，例如位于1V和1.8V之间，链路LPN的行为不遵循简单的电定律，而是可以对应于链路材料的退化现象。

并且，在反向极化的情况下，该特性将对应于零电流响应，或可忽略的泄漏电流，直到称为雪崩的击穿电压通过雪崩效应产生电流，这也可以引起链路LPN的材料中的退化。

链路LPN的降级可以导致短路效应，其中泄漏电流大数个数量级 (例如相对于在非恶化操作期间大约1nA的预期泄漏电流，大约1μ A的泄漏电流)，或者可选地根据测量的可选电流限制，导致开路效应，即零电流。

图8示出了使用上述传感器SNS检测静电放电800的方法。

在集成电路C1的制造801之后执行检测，包括制造用于集成电路操作的其它元件，以及制造静电放电传感器SNS。

有利地，静电放电传感器SNS的制造801可以与集成电路C1 的其他元件的制造801同时进行。

特别地，制造801金属层BEOL可以包括将天线网络RANT暴露于带电等离子体环境。暴露于等离子体环境确实能够引起集成电路中由电路节点之间的静电放电引起的损伤。

在方法800中，测量步骤802包括对所述至少一对传感器SNS的节点之间的链路的表征，判定步骤803，包括测量的表征与对应的电阻，电容或PN结链路的标称特性之间的比较。

例如，链路可以例如对应于该对节点之间的电压值的施加，以及该对节点之间流动的电流的测量。

例如，通过集成电路CI外部的诸如欧姆表的测量设备来执行表征。

例如，在低于击穿电压的电压间隔中，对应链路的标称特性可以由对应于该链路的曲线图400，500，600所表示的行为来定义。

例如，如果电阻性链路LRsal的电流－电压测量点不在0V和2V 之间的曲线400的线性部分上，则检测到链路LRsal在制造方法期间经历了大于其击穿电压的电位差。

例如，如果电阻性链路LRpoly的电流－电压测量点不在0V和 V之间的曲线500的线性部分上，则检测到链路LRpoly在制造方法期间经历了大于其击穿电压的静电放电。

例如，如果电容性链路LC的电流－电压测量点不在6V的阈值电压和8V的击穿电压之间的曲线600的指数部分上，则检测到链路 LC在制造方法期间经历了大于其击穿电压的静电放电。

例如，如果PN结链路LPN的电流－电压测量点在正向时具有比阈值电压低几个数量级的泄漏电流(例如在非恶化操作期间相对于大约1nA的预期泄漏电流大约为1μA的泄漏电流)，而在反向时具有比雪崩电压低的泄漏电流，则检测到链路LPN在制造方法期间已经经历了大于其击穿电压的静电放电。

最后，在所测量的特征(802)与对应链路的标称特性之间存在偏差的情况下，该方法的判定步骤803可以有利地包括对在集成电路 CI的其他元件中引起的损伤的评估。

实际上，可以基于耦合到对应对的节点的天线的尺寸和集成电路的其它结构的实现来建立模型，这可以评估在集成电路的其它结构中评估在集成电路的其它结构中引起的损伤。

实际上，可以量化发生在传感器中的静电放电现象，并从该量化中推导出，同时考虑由各个天线对的尺寸和/或形状的不对称性获得的放大，量化发生在集成电路的其它结构中的静电放电现象。

此外，以上关于图4至7描述的每个链路LRsal，LRpoly，LPN， LC可以各自形成静电放电传感器SNS的半导体结构SSM。

实际上，尽管以上关于图1至3描述的示例具有受益于两个节点对和对应链路对的多种组合的优点，但是仅包括在它们之间具有单个特定链路的一对两个节点的半导体结构SSM完全是可能的。

传感器SNS的半导体结构SSM也可以由关于图4到7描述的链路LRsal，LRpoly，LPN，LC的任何类型的组合产生，甚至由诸如 SOI绝缘体上硅类型的衬底中的背栅电容性链路的其它链路产生，而不必导致关于图1到3描述的“完整”示例。

根据一个方面，在这方面提出了一种集成电路，其包括：半导体部件，其包括半导体衬底；互连部件，其包括金属层；以及静电放电传感器，其包括在所述半导体部件中的半导体结构和在所述互连部件中的金属天线网络，所述传感器包括在所述半导体结构中具有电阻性链路或电容性链路或PN结链路的至少一对两个节点；以及天线网络的天线，其具有形状不对称性和/或尺寸不对称性，天线网络的天线分别连接到每对的所述节点。

分别连接到每对传感器的两个节点的天线的形状不对称性和尺寸不对称性允许放大传感器的物理节点上的静电荷的累积的差异，并且因此放大这些节点之间的电势的差异，这可以在静电放电期间产生存在于所述节点之间的材料的劣化。

类似地，天线的形状不对称性和尺寸不对称性可以放大对应对的节点的放电动态特性的差异，从而放大在所述节点的放电期间出现的电势的差异，这可以通过静电放电产生存在于所述节点之间的材料的劣化。

因此，导致相对弱的静电放电的现象(电荷积累或放电动力学的差异)被放大并且可以通过传感器对的节点之间存在的材料的降解来检测。相对弱的静电放电是可以引起链路特性的偏差而没有可观察到的恶化的静电放电。因此，根据该方面提出的传感器具有增加的灵敏度。

此外，传感器的各种可能对的节点之间的各种类型的链路允许具有大量的测量，这可以表示产生静电放电的各种现象。例如，一个节点可以专用于在它们之间具有给定链路(电阻性，电容性，PN结) 的单对两个节点，或者相对地，该节点可以属于在它们之间具有不同或不同链路(电阻性，电容性，PN结)的数对两个节点。

根据一种实现方式，分别连接到每对节点的天线在大小上具有不对称性，其中它们的表面积的比率大于或等于10。实际上，连接到传感器对的两个节点的两个天线之间的尺寸差异(不对称性)在该对的两个节点上的电荷积累之间引入了基本上成比例的差异。天线的尺寸也影响该对节点的放电动态。

根据一种实现方式，分别连接到每对节点的天线在形状上具有不对称性，其中一个天线具有包括分支的耙的形状，所述分支适于穿过对应金属层级中的若干表面单元，而另一个天线具有仅覆盖对应金属层级中的一个表面单元的板的形状。

实际上，耙形比板形延伸更大的伸展，这允许在各个区域中比板的局部位置更全面地积累电荷。因此，连接到传感器对的两个节点的两个天线之间的形状差异(不对称性)在此也引入该对的两个节点上的电荷累积之间的差异。

根据一个实施方式，集成电路包括多个静电放电传感器，每个传感器的天线网络位于对应的金属层。例如，这允许标识一层金属是否比另一层更可能引起静电放电。

根据一个实施方式，半导体结构包括位于半导体衬底前表面上的多晶硅条。

根据一个实施方式，所述至少一对传感器包括具有电阻性链路的一对两个节点，多晶硅条在所述对的节点之间形成电阻性链路。

根据一个实施方式，电介质层位于多晶硅条和半导体衬底之间，所述至少一对传感器包括具有电容性链路的一对两个节点，多晶硅条、电介质层和半导体衬底的重叠在所述对的节点之间形成电容性链路。

根据一个实施方式，半导体结构包括半导体衬底中的至少一个掺杂区。

根据一个实施方式，所述至少一个掺杂区包括半金属化合物的表面层，所述至少一对传感器包括具有电阻性链路的一对两个节点，金属化合物的表面层形成所述对的节点之间的电阻性链路。

半金属化合物，也称为金属间化合物，是金属材料和半导体材料通过化学键的缔合，例如金属硅化物，通常是铜或钨的硅化物。

根据一个实施方式，半导体结构包括半导体衬底中的第一类型的第一掺杂区和半导体衬底中的与第一掺杂区相对的第二类型的第二掺杂区，所述至少一对传感器包括具有PN结链路的一对两个节点，第一掺杂区和第二掺杂区之间的交界面形成所述对的节点之间的PN 结链路。

根据一种实现方式，半导体结构包括在半导体衬底和载体衬底之间的掩埋氧化物区域，所述至少一对传感器包括具有电容性链路的一对两个节点，半导体衬底、掩埋氧化物区域和载体衬底的重叠在所述对的节点之间形成电容性链路。

这对应于绝缘体上硅(SOI)类型的衬底，其中载体衬底(称为“背栅极”)与半导体衬底之间的电容性接口用作一对传感器的节点之间的电容性链路。

根据另一方面，提出了一种用于检测静电放电的方法，该方法包括如上定义的集成电路的制造，以及测量步骤，该测量步骤包括所述至少一对节点之间的链路的表征，以及判定步骤，该判定步骤包括所测量的表征与对应的电阻、电容或PN结链路的标称特性之间的比较。

根据一个实施例，金属层的制造包括将天线网络暴露于带电等离子体环境。

根据一个实施例，该静电放电传感器的制造与该集成电路的其他元件的制造同时进行，并且其中该判定步骤包括，在所测量的表征与对应链路的标称特性之间存在偏差的情况下，基于该偏差以及耦合到该对应对的节点的天线的尺寸不对称性和/或形状不对称性来评估在该集成电路的其他元件中引起的损伤。

本公开的一方面提供了一种用于感测静电放电的方法，包括：制造根据上述一个或多个实施例所述的集成电路；测量所述至少一对节点之间的链路的特性；将所测量的特性与所述静电放电的对应电阻性链路、电容性链路或PN结链路的标称特性进行比较，以检测所述结构修改；以及响应于对所述结构修改的检测而感测所述静电放电已发生。

根据一个或多个实施例，其中制造包括制造包括金属层级的所述互连部件，其中所述天线网络暴露于带电等离子体环境。

根据一个或多个实施例，其中制造与所述集成电路的其它元件的制造同时进行，并且其中对于所述测量特性与所述标称特性之间的发散度，判定包括基于耦合到所述对应对的所述节点的所述天线的尺寸和/或形状的所述发散度和所述不对称性来评估所述集成电路的所述其它元件中引起的损伤。

Claims (17)

1.一种集成电路，其特征在于，包括：

半导体部件，包括半导体衬底；

互连部件，包括金属层级；以及

静电放电传感器，包括在所述半导体部件中的半导体结构和在所述互连部件中的金属的天线网络；

所述静电放电传感器包括：

至少一对两个节点，在所述半导体结构中具有电阻性链路或电容性链路或PN结链路之一；以及

所述天线网络的第一天线和第二天线，分别连接到所述至少一对的所述节点，其中所述第一天线和所述第二天线具有形状不对称性和尺寸不对称性中的一项或多项；

其中所述静电放电传感器响应于感测到静电放电而对所述半导体结构中的所述电阻性链路或所述电容性链路或所述PN结链路中的一者展现结构修改。

2.根据权利要求1所述的集成电路，其特征在于，所述第一天线和所述第二天线的所述尺寸不对称性对应于所述第一天线和所述第二天线的表面积的比率大于或等于10。

3.根据权利要求1所述的集成电路，其特征在于，所述第一天线和所述第二天线的所述形状不对称性对应于所述第一天线和所述第二天线中的一个天线具有包括分支的耙形状，所述分支贯穿对应金属层级中的若干表面单元，而所述第一天线和所述第二天线中的另一个天线具有仅覆盖所述对应金属层级中的一个表面单元的板形状。

4.根据权利要求1所述的集成电路，其特征在于，所述集成电路包括若干静电放电传感器，并且其中用于每个传感器的所述天线网络位于对应金属层级中。

5.根据权利要求1所述的集成电路，其特征在于，所述半导体结构包括位于所述半导体衬底的前表面上的多晶硅条。

6.根据权利要求5所述的集成电路，其特征在于，所述至少一对两个节点包括具有所述电阻性链路的一对两个节点，其中所述多晶硅条形成所述对的所述节点之间的所述电阻性链路。

7.根据权利要求5所述的集成电路，其特征在于，进一步包括介电层，所述介电层位于所述多晶硅条与所述半导体衬底之间，其中所述至少一对两个节点包括具有所述电容性链路的一对两个节点，其中所述多晶硅条、所述介电层和所述半导体衬底的重叠在所述对的所述节点之间形成所述电容性链路。

8.根据权利要求1所述的集成电路，其特征在于，所述半导体结构包括所述半导体衬底中的至少一个掺杂区。

9.根据权利要求8所述的集成电路，其特征在于，所述至少一个掺杂区包括由半金属化合物制成的表面层，其中所述至少一对两个节点包括具有所述电阻性链路的一对两个节点，其中半金属化合物的所述表面层形成所述对的所述节点之间的所述电阻性链路。

10.根据权利要求1所述的集成电路，其特征在于，所述半导体结构包括在所述半导体衬底中的第一类型的第一掺杂区和在所述半导体衬底中的与所述第一类型相对的第二类型的第二掺杂区，其中所述至少一对两个节点包括具有PN结链路的一对两个节点，其中所述第一掺杂区与所述第二掺杂区之间的交界面形成所述对的所述节点之间的所述PN结链路。

11.根据权利要求1所述的集成电路，其特征在于，所述半导体结构包括在所述半导体衬底与载体衬底之间的掩埋氧化物区，其中所述至少一对两个节点包括具有所述电容性链路的一对两个节点，其中所述半导体衬底、所述掩埋氧化物区和所述载体衬底的重叠形成所述对的所述节点之间的所述电容性链路。

12.一种集成电路，其特征在于，包括：

半导体衬底，包括至少一对两个节点，所述至少一对两个节点具有电阻性链路或电容性链路或PN结链路之一；

第一天线和第二天线，形成在所述半导体衬底之上的多个金属层级中，并且所述第一天线和所述第二天线分别连接到所述至少一对两个节点；

其中所述第一天线和所述第二天线具有形状不对称性和尺寸不对称性中的一项或多项；

其中所述电阻性链路或所述电容性链路或所述PN结链路之一被配置为响应于静电放电被结构地修改。

13.根据权利要求12所述的集成电路，其特征在于，还包括位于所述半导体衬底的前表面上的多晶硅条，并且形成在所述至少一对两个节点之间的电阻性链路。

14.根据权利要求12所述的集成电路，其特征在于，进一步包括位于所述半导体衬底的前表面上的多晶硅条，以及位于所述多晶硅条与所述半导体衬底之间的介电层，其中所述多晶硅条、所述介电层和所述半导体衬底的重叠在所述至少一对两个节点之间形成所述电容性链路。

15.根据权利要求12所述的集成电路，其特征在于，还包括所述半导体衬底中的至少一个掺杂区，并且所述至少一个掺杂区的表面层由半金属化合物制成，其中半金属化合物的所述表面层形成在所述至少一对两个节点之间的所述电阻性链路。

16.根据权利要求12所述的集成电路，其特征在于，还包括在所述半导体衬底中的第一类型的第一掺杂区和在所述半导体衬底中的与所述第一类型相对的第二类型的第二掺杂区，其中在所述第一掺杂区与所述第二掺杂区之间的交界面形成所述至少一对两个节点之间的所述PN结链路。

17.根据权利要求12所述的集成电路，其特征在于，还包括在所述半导体衬底与载体衬底之间的掩埋氧化物区，其中所述半导体衬底、所述掩埋氧化物区和所述载体衬底的重叠形成所述至少一对两个节点之间的所述电容性链路。

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