JP2000216258A - Ｍｏｓｆｅｔのオ―バ―ラップ長・オ―バ―ラップ容量測定方法、測定装置および記録媒体 - Google Patents
Ｍｏｓｆｅｔのオ―バ―ラップ長・オ―バ―ラップ容量測定方法、測定装置および記録媒体Info
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- JP2000216258A JP2000216258A JP11014953A JP1495399A JP2000216258A JP 2000216258 A JP2000216258 A JP 2000216258A JP 11014953 A JP11014953 A JP 11014953A JP 1495399 A JP1495399 A JP 1495399A JP 2000216258 A JP2000216258 A JP 2000216258A
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- G01R27/26—Measuring inductance or capacitance; Measuring quality factor, e.g. by using the resonance method; Measuring loss factor; Measuring dielectric constants ; Measuring impedance or related variables
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＭＯＳＦＥＴのオーバーラップ長を正確に求
めること。 【解決手段】 ゲート長の異なる複数のＭＯＳＦＥＴに
ついてゲート−ソース・ドレイン間に流れる電流及び印
加される電圧を計測する電気計測装置２と、該計測結果
に基づいて複数のＣｇｃ−Ｖｇ特性を求め、これらの特
性からゲート長Ｌｇ依存性が現れるゲート電圧値Ｖｘを
求め、かつ前記Ｃｇｃ−Ｖｇ特性からゲート電圧値Ｖｘ
でのゲート−ソース・ドレイン間容量値Ｃｘを求めると
共に、Ｃｇｃ−Ｌｇ特性を求め、前記Ｃｇｃ−Ｌｇ特性
のＣｇｃ軸切片よりフリンジ容量Ｃｆを求め、前記Ｃｇ
ｃ−Ｌｇ特性においてＣｇｃ＝Ｃｘとなる点からオーバ
ーラップ長ΔＬ及びオーバーラップ容量Ｃｏｖを求める
データ処理装置５とを有する。
めること。 【解決手段】 ゲート長の異なる複数のＭＯＳＦＥＴに
ついてゲート−ソース・ドレイン間に流れる電流及び印
加される電圧を計測する電気計測装置２と、該計測結果
に基づいて複数のＣｇｃ−Ｖｇ特性を求め、これらの特
性からゲート長Ｌｇ依存性が現れるゲート電圧値Ｖｘを
求め、かつ前記Ｃｇｃ−Ｖｇ特性からゲート電圧値Ｖｘ
でのゲート−ソース・ドレイン間容量値Ｃｘを求めると
共に、Ｃｇｃ−Ｌｇ特性を求め、前記Ｃｇｃ−Ｌｇ特性
のＣｇｃ軸切片よりフリンジ容量Ｃｆを求め、前記Ｃｇ
ｃ−Ｌｇ特性においてＣｇｃ＝Ｃｘとなる点からオーバ
ーラップ長ΔＬ及びオーバーラップ容量Ｃｏｖを求める
データ処理装置５とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴの回
路シミュレーションを行う際に、物理的に重要なデバイ
スパラメータの１つであるオーバーラップ長、オーバー
ラップ容量を正確に求めることができるオーバーラップ
長・オーバーラップ容量測定方法、測定装置およびオー
バーラップ長・オーバーラップ容量測定方法をコンピュ
ータにより実行させるためのプログラムを記録した記録
媒体に関する。
路シミュレーションを行う際に、物理的に重要なデバイ
スパラメータの１つであるオーバーラップ長、オーバー
ラップ容量を正確に求めることができるオーバーラップ
長・オーバーラップ容量測定方法、測定装置およびオー
バーラップ長・オーバーラップ容量測定方法をコンピュ
ータにより実行させるためのプログラムを記録した記録
媒体に関する。
【０００２】
【従来の技術】従来のＭＯＳＦＥＴのオーバーラップ長
測定方法（IEEE 1995 Int.Conference on Microelectro
nic Test Structures，vol８,March 1995pp．151-155）
を図２７および図２８を参照して説明する。図２７に示
すように総ゲート面積が同一の２種類のデバイスを用意
する。図２７（Ａ）はＰ型基板５１上に形成された複数
のゲート５２ａ，５２ｂ，５２ｃ、ソースもしくはドレ
インとなる拡散領域５３を有するＭＯＳＦＥＴ５０を示
しており、図２７（Ｂ）はＰ型基板６１上に単一のゲー
ト６２が形成されたＭＯＳキャパシタ６０である。これ
ら２種類のデバイスについてゲート−基板間、すなわち
端子１００−１０２、端子２００−２０２間にそれぞれ
印加するゲート電圧Ｖｇを変化させて上記各デバイスに
おけるゲート−基板間容量Ｃｇｂ、Ｃｐを測定する。こ
の測定結果を図２８に示す。
測定方法（IEEE 1995 Int.Conference on Microelectro
nic Test Structures，vol８,March 1995pp．151-155）
を図２７および図２８を参照して説明する。図２７に示
すように総ゲート面積が同一の２種類のデバイスを用意
する。図２７（Ａ）はＰ型基板５１上に形成された複数
のゲート５２ａ，５２ｂ，５２ｃ、ソースもしくはドレ
インとなる拡散領域５３を有するＭＯＳＦＥＴ５０を示
しており、図２７（Ｂ）はＰ型基板６１上に単一のゲー
ト６２が形成されたＭＯＳキャパシタ６０である。これ
ら２種類のデバイスについてゲート−基板間、すなわち
端子１００−１０２、端子２００−２０２間にそれぞれ
印加するゲート電圧Ｖｇを変化させて上記各デバイスに
おけるゲート−基板間容量Ｃｇｂ、Ｃｐを測定する。こ
の測定結果を図２８に示す。
【０００３】次にＭＯＳＦＥＴ５０のゲート−基板間容
量ＣｇｂとＭＯＳキャパシタ６０のゲート−基板間容量
Ｃｐとの差（＝Ｃｇｂ−Ｃｐ）をとり、その特性曲線
（図３３参照）でピークの現れる点Ｃdiffを求める。更
に、求めたＣdiffを用いて次式（１）、（２）によりＭ
ＯＳＦＥＴ５０におけるゲートと拡散領域とのオーバー
ラップ領域のゲート方向における距離であるオーバーラ
ップ長ΔＬを求める
量ＣｇｂとＭＯＳキャパシタ６０のゲート−基板間容量
Ｃｐとの差（＝Ｃｇｂ−Ｃｐ）をとり、その特性曲線
（図３３参照）でピークの現れる点Ｃdiffを求める。更
に、求めたＣdiffを用いて次式（１）、（２）によりＭ
ＯＳＦＥＴ５０におけるゲートと拡散領域とのオーバー
ラップ領域のゲート方向における距離であるオーバーラ
ップ長ΔＬを求める
【数１】 ΔＬ＝Ｃdiff・Ｌp／（Ｃp・Ｎf） （１）
【数２】 Ｌp＝Ｎf／Ｌ （２） 但し、ＬpはＭＯＳキャパシタ６０のゲート長、ＮfはＭ
ＯＳＦＥＴ５０のゲート本数、ＬはＭＯＳＦＥＴ５０の
１本のゲート長である。
ＯＳＦＥＴ５０のゲート本数、ＬはＭＯＳＦＥＴ５０の
１本のゲート長である。
【０００４】
【発明が解決しようとする課題】ところが上述した従来
のＭＯＳＦＥＴのオーバーラップ長測定方法にあって
は、デバイスを形成するリソグラフィ工程において、リ
ソグラフィ条件により上記２種類のデバイスにおけるゲ
ートパターンの総ゲート面積が等しくならず、誤差を生
ずる。この結果、上述した（Ｃｇｂ−Ｃｐ）特性におい
てピークが現れない場合にはオーバーラップ長ΔＬが求
まらない、という問題が有った。これは、上述した２種
類のデバイスの形状の差分によりオーバーラップ容量を
抽出し、このオーバーラップ容量に基づいてオーバーラ
ップ長ΔＬを算出しているために精度が悪く、量子効果
やゲート空乏化に起因して（Ｃｇｂ−Ｃｐ）特性におい
てピークが現れない場合があるからである。
のＭＯＳＦＥＴのオーバーラップ長測定方法にあって
は、デバイスを形成するリソグラフィ工程において、リ
ソグラフィ条件により上記２種類のデバイスにおけるゲ
ートパターンの総ゲート面積が等しくならず、誤差を生
ずる。この結果、上述した（Ｃｇｂ−Ｃｐ）特性におい
てピークが現れない場合にはオーバーラップ長ΔＬが求
まらない、という問題が有った。これは、上述した２種
類のデバイスの形状の差分によりオーバーラップ容量を
抽出し、このオーバーラップ容量に基づいてオーバーラ
ップ長ΔＬを算出しているために精度が悪く、量子効果
やゲート空乏化に起因して（Ｃｇｂ−Ｃｐ）特性におい
てピークが現れない場合があるからである。
【０００５】本発明は、このような事情に鑑みてなされ
たものであり、正確にＭＯＳＦＥＴのオーバーラップ長
およびオーバーラップ容量を求めることができるＭＯＳ
ＦＥＴのオーバーラップ長・オーバーラップ容量測定方
法、測定装置およびオーバーラップ長・オーバーラップ
容量測定方法をコンピュータにより実行させるためのプ
ログラムを記録した記録媒体を提供することを目的とす
る。
たものであり、正確にＭＯＳＦＥＴのオーバーラップ長
およびオーバーラップ容量を求めることができるＭＯＳ
ＦＥＴのオーバーラップ長・オーバーラップ容量測定方
法、測定装置およびオーバーラップ長・オーバーラップ
容量測定方法をコンピュータにより実行させるためのプ
ログラムを記録した記録媒体を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に請求項１に記載のＭＯＳＦＥＴのオーバーラップ長・
オーバーラップ容量測定方法は、半導体基板の表面部ま
たは該表面部のウェル内に形成されたゲート長の異なる
複数のＭＯＳＦＥＴについて、ゲート−ソース・ドレイ
ン間に直流バイアス電圧Ｖｇおよび交流電圧を印加し、
ゲート電圧としての前記直流バイアス電圧Ｖｇを変化さ
せてゲート−ソース・ドレイン間に流れる電流を計測
し、該計測結果に基づいてゲート−ソース・ドレイン間
容量Ｃｇｃとゲート電圧Ｖｇとの関係を示す複数のＣｇ
ｃ−Ｖｇ特性を求める第１の処理と、前記複数のＣｇｃ
−Ｖｇ特性においてゲート長Ｌｇに対する依存性が現れ
るゲート電圧Ｖｇの値Ｖｘを求め、かつ前記Ｃｇｃ−Ｖ
ｇ特性からゲート電圧値Ｖｘでのゲート−ソース・ドレ
イン間容量Ｃｇｃの値Ｃｘを求める第２の処理と、前記
複数のＣｇｃ−Ｖｇ特性においてゲート−ソース・ドレ
イン間容量Ｃｇｃが飽和するゲート電圧Ｖｇにおける各
ゲート長Ｌｇに対するゲート−ソース・ドレイン間容量
Ｃｇｃを求めてプロットすることによりＣｇｃ−Ｌｇ特
性を求める第３の処理と、前記第３の処理により求めた
Ｃｇｃ−Ｌｇ特性のＣｇｃ軸切片よりフリンジ容量Ｃｆ
を求める第４の処理と、前記Ｃｇｃ−Ｌｇ特性において
Ｃｇｃ＝Ｃｘとなる点からフリンジ容量Ｃｆに基づいて
ゲートとソースまたはドレインとなる拡散領域とのオー
バーラップ領域におけるゲート長方向の長さであるオー
バーラップ長ΔＬ及び前記オーバーラップ領域における
ゲートと前記拡散領域との間で形成されるオーバーラッ
プ容量Ｃｏｖを求める第５の処理とを有することを特徴
とする。
に請求項１に記載のＭＯＳＦＥＴのオーバーラップ長・
オーバーラップ容量測定方法は、半導体基板の表面部ま
たは該表面部のウェル内に形成されたゲート長の異なる
複数のＭＯＳＦＥＴについて、ゲート−ソース・ドレイ
ン間に直流バイアス電圧Ｖｇおよび交流電圧を印加し、
ゲート電圧としての前記直流バイアス電圧Ｖｇを変化さ
せてゲート−ソース・ドレイン間に流れる電流を計測
し、該計測結果に基づいてゲート−ソース・ドレイン間
容量Ｃｇｃとゲート電圧Ｖｇとの関係を示す複数のＣｇ
ｃ−Ｖｇ特性を求める第１の処理と、前記複数のＣｇｃ
−Ｖｇ特性においてゲート長Ｌｇに対する依存性が現れ
るゲート電圧Ｖｇの値Ｖｘを求め、かつ前記Ｃｇｃ−Ｖ
ｇ特性からゲート電圧値Ｖｘでのゲート−ソース・ドレ
イン間容量Ｃｇｃの値Ｃｘを求める第２の処理と、前記
複数のＣｇｃ−Ｖｇ特性においてゲート−ソース・ドレ
イン間容量Ｃｇｃが飽和するゲート電圧Ｖｇにおける各
ゲート長Ｌｇに対するゲート−ソース・ドレイン間容量
Ｃｇｃを求めてプロットすることによりＣｇｃ−Ｌｇ特
性を求める第３の処理と、前記第３の処理により求めた
Ｃｇｃ−Ｌｇ特性のＣｇｃ軸切片よりフリンジ容量Ｃｆ
を求める第４の処理と、前記Ｃｇｃ−Ｌｇ特性において
Ｃｇｃ＝Ｃｘとなる点からフリンジ容量Ｃｆに基づいて
ゲートとソースまたはドレインとなる拡散領域とのオー
バーラップ領域におけるゲート長方向の長さであるオー
バーラップ長ΔＬ及び前記オーバーラップ領域における
ゲートと前記拡散領域との間で形成されるオーバーラッ
プ容量Ｃｏｖを求める第５の処理とを有することを特徴
とする。
【０００７】請求項１に記載の発明によれば、オーバー
ラップ長ΔＬを求めるためのゲート−ソース・ドレイン
間容量容量Ｃｇｃの値Ｃｘの探索を、複数のＣｇｃ−Ｖ
ｇ特性においてゲート−ソース・ドレイン間容量Ｃｇｃ
のゲート長Ｌｇに対する依存性が現れる分岐点から求め
るようにしたので、短チャネルＭＯＳＦＥＴにおいて
も、正確にオーバーラップ長ΔＬを求めることができ
る。また同時にオーバーラップ容量Ｃｏｖおよびフリン
ジ容量を求めることができる。
ラップ長ΔＬを求めるためのゲート−ソース・ドレイン
間容量容量Ｃｇｃの値Ｃｘの探索を、複数のＣｇｃ−Ｖ
ｇ特性においてゲート−ソース・ドレイン間容量Ｃｇｃ
のゲート長Ｌｇに対する依存性が現れる分岐点から求め
るようにしたので、短チャネルＭＯＳＦＥＴにおいて
も、正確にオーバーラップ長ΔＬを求めることができ
る。また同時にオーバーラップ容量Ｃｏｖおよびフリン
ジ容量を求めることができる。
【０００８】また請求項２に記載のＭＯＳＦＥＴのオー
バーラップ長・オーバーラップ容量測定方法は、請求項
１に記載のＭＯＳＦＥＴのオーバーラップ長・オーバー
ラップ容量測定方法において、前記第２の処理の代わり
に、前記複数のＣｇｃ−Ｖｇ特性において任意の２つの
ゲート長Ｌｍ，Ｌｎ（ｍ≠ｎ）におけるゲート−ソース
・ドレイン間容量Ｃｇｃの差分をとり、その差分が最大
値に対してある割合の値でのゲート電圧Ｖｇの値を前記
複数のＣｇｃ−Ｖｇ特性においてゲート長Ｌｇに対する
依存性が現れるゲート電圧値Ｖｘとし、かつ前記Ｃｇｃ
−Ｖｇ特性からゲート電圧値Ｖｘでのゲート−ソース・
ドレイン間容量Ｃｇｃの値Ｃｘを求める第６の処理を有
することを特徴とする。
バーラップ長・オーバーラップ容量測定方法は、請求項
１に記載のＭＯＳＦＥＴのオーバーラップ長・オーバー
ラップ容量測定方法において、前記第２の処理の代わり
に、前記複数のＣｇｃ−Ｖｇ特性において任意の２つの
ゲート長Ｌｍ，Ｌｎ（ｍ≠ｎ）におけるゲート−ソース
・ドレイン間容量Ｃｇｃの差分をとり、その差分が最大
値に対してある割合の値でのゲート電圧Ｖｇの値を前記
複数のＣｇｃ−Ｖｇ特性においてゲート長Ｌｇに対する
依存性が現れるゲート電圧値Ｖｘとし、かつ前記Ｃｇｃ
−Ｖｇ特性からゲート電圧値Ｖｘでのゲート−ソース・
ドレイン間容量Ｃｇｃの値Ｃｘを求める第６の処理を有
することを特徴とする。
【０００９】また請求項３に記載のＭＯＳＦＥＴのオー
バーラップ長・オーバーラップ容量測定方法は、請求項
１に記載のＭＯＳＦＥＴのオーバーラップ長・オーバー
ラップ容量測定方法において、前記第２の処理の代わり
に、第１の処理で求めた前記複数のＣｇｃ−Ｖｇ特性に
おいてゲート−ソース・ドレイン間容量Ｃｇｃをゲート
電圧Ｖｇで微分した∂Ｃｇｃ／∂Ｖｇとゲート電圧Ｖｇ
との関係を示す複数の∂Ｃｇｃ／∂Ｖｇ−Ｖｇ特性を求
める第７の処理と、前記複数の∂Ｃｇｃ／∂Ｖｇ−Ｖｇ
特性の立ち上がり点を求めて前記複数の∂Ｃｇｃ／∂Ｖ
ｇ−Ｖｇ特性においてゲート長Ｌｇに対する依存性が現
れるゲート電圧Ｖｇの値をＶｘとし、かつ前記Ｃｇｃ−
Ｖｇ特性からゲート電圧値Ｖｘでのゲート−ソース・ド
レイン間容量Ｃｇｃの値Ｃｘを求める第８の処理とを有
することを特徴とする。
バーラップ長・オーバーラップ容量測定方法は、請求項
１に記載のＭＯＳＦＥＴのオーバーラップ長・オーバー
ラップ容量測定方法において、前記第２の処理の代わり
に、第１の処理で求めた前記複数のＣｇｃ−Ｖｇ特性に
おいてゲート−ソース・ドレイン間容量Ｃｇｃをゲート
電圧Ｖｇで微分した∂Ｃｇｃ／∂Ｖｇとゲート電圧Ｖｇ
との関係を示す複数の∂Ｃｇｃ／∂Ｖｇ−Ｖｇ特性を求
める第７の処理と、前記複数の∂Ｃｇｃ／∂Ｖｇ−Ｖｇ
特性の立ち上がり点を求めて前記複数の∂Ｃｇｃ／∂Ｖ
ｇ−Ｖｇ特性においてゲート長Ｌｇに対する依存性が現
れるゲート電圧Ｖｇの値をＶｘとし、かつ前記Ｃｇｃ−
Ｖｇ特性からゲート電圧値Ｖｘでのゲート−ソース・ド
レイン間容量Ｃｇｃの値Ｃｘを求める第８の処理とを有
することを特徴とする。
【００１０】また請求項４に記載のＭＯＳＦＥＴのオー
バーラップ長・オーバーラップ容量測定方法は、請求項
１に記載のＭＯＳＦＥＴのオーバーラップ長・オーバー
ラップ容量測定方法において、前記第２の処理の代わり
に、第１の処理で求めたＣｇｃ−Ｖｇ特性のゲート−ソ
ース・ドレイン間容量Ｃｇｃをゲート電圧Ｖｇで微分
し、かつ微分したゲート−ソース・ドレイン間容量Ｃｇ
ｃを更に、ゲート長Ｌｇで微分した∂／∂Ｌｇ（∂Ｃｇ
ｃ／∂Ｖｇ）とゲート電圧Ｖｇとの関係を示す∂／∂Ｌ
ｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性を求める第９の処理
と、前記∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性の
立ち上がり点を求めて前記複数のＣｇｃ−Ｖｇ特性にお
いてゲート長Ｌｇに対する依存性が現れるゲート電圧Ｖ
ｇの値をＶｘとし、かつ前記Ｃｇｃ−Ｖｇ特性からゲー
ト電圧値Ｖｘでのゲート−ソース・ドレイン間容量Ｃｇ
ｃの値Ｃｘを求める第１０の処理とを有することを特徴
とする。
バーラップ長・オーバーラップ容量測定方法は、請求項
１に記載のＭＯＳＦＥＴのオーバーラップ長・オーバー
ラップ容量測定方法において、前記第２の処理の代わり
に、第１の処理で求めたＣｇｃ−Ｖｇ特性のゲート−ソ
ース・ドレイン間容量Ｃｇｃをゲート電圧Ｖｇで微分
し、かつ微分したゲート−ソース・ドレイン間容量Ｃｇ
ｃを更に、ゲート長Ｌｇで微分した∂／∂Ｌｇ（∂Ｃｇ
ｃ／∂Ｖｇ）とゲート電圧Ｖｇとの関係を示す∂／∂Ｌ
ｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性を求める第９の処理
と、前記∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性の
立ち上がり点を求めて前記複数のＣｇｃ−Ｖｇ特性にお
いてゲート長Ｌｇに対する依存性が現れるゲート電圧Ｖ
ｇの値をＶｘとし、かつ前記Ｃｇｃ−Ｖｇ特性からゲー
ト電圧値Ｖｘでのゲート−ソース・ドレイン間容量Ｃｇ
ｃの値Ｃｘを求める第１０の処理とを有することを特徴
とする。
【００１１】また請求項５に記載の発明は、請求項１に
記載のＭＯＳＦＥＴのオーバーラップ長・オーバーラッ
プ容量測定方法において、前記第２の処理の代わりに、
第１の処理で求めたＣｇｃ−Ｖｇ特性のゲート−ソース
・ドレイン間容量Ｃｇｃをゲート電圧Ｖｇで微分し、か
つ微分したゲート−ソース・ドレイン間容量Ｃｇｃを更
に、ゲート長Ｌｇで微分した∂／∂Ｌｇ（∂Ｃｇｃ／∂
Ｖｇ）とゲート電圧Ｖｇとの関係を示す∂／∂Ｌｇ（∂
Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性を求める第９の処理と、前
記∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性において
ピークが生じるゲート電圧の値Ｖｐと、前記∂／∂Ｌｇ
（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性における半値幅をＶ
ｗ、定数をｋ（1.0＜ｋ＜1.5）としてＶｘ＝Ｖｐ−ｋ・
Ｖｗとして求まるゲート電圧値Ｖｘを前記複数のＣｇｃ
−Ｖｇ特性においてゲート長Ｌｇに対する依存性が現れ
るゲート電圧値Ｖｘとし、かつ前記Ｃｇｃ−Ｖｇ特性か
らゲート電圧値Ｖｘでのゲート−ソース・ドレイン間容
量Ｃｇｃの値Ｃｘを求める第１１の処理とを有すること
を特徴とする。
記載のＭＯＳＦＥＴのオーバーラップ長・オーバーラッ
プ容量測定方法において、前記第２の処理の代わりに、
第１の処理で求めたＣｇｃ−Ｖｇ特性のゲート−ソース
・ドレイン間容量Ｃｇｃをゲート電圧Ｖｇで微分し、か
つ微分したゲート−ソース・ドレイン間容量Ｃｇｃを更
に、ゲート長Ｌｇで微分した∂／∂Ｌｇ（∂Ｃｇｃ／∂
Ｖｇ）とゲート電圧Ｖｇとの関係を示す∂／∂Ｌｇ（∂
Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性を求める第９の処理と、前
記∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性において
ピークが生じるゲート電圧の値Ｖｐと、前記∂／∂Ｌｇ
（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性における半値幅をＶ
ｗ、定数をｋ（1.0＜ｋ＜1.5）としてＶｘ＝Ｖｐ−ｋ・
Ｖｗとして求まるゲート電圧値Ｖｘを前記複数のＣｇｃ
−Ｖｇ特性においてゲート長Ｌｇに対する依存性が現れ
るゲート電圧値Ｖｘとし、かつ前記Ｃｇｃ−Ｖｇ特性か
らゲート電圧値Ｖｘでのゲート−ソース・ドレイン間容
量Ｃｇｃの値Ｃｘを求める第１１の処理とを有すること
を特徴とする。
【００１２】請求項２乃至５に記載の発明によれば、オ
ーバーラップ長ΔＬを求めるためのゲート−ソース・ド
レイン間容量容量Ｃｇｃの値Ｃｘの探索を、複数のＣｇ
ｃ−Ｖｇ特性においてゲート−ソース・ドレイン間容量
Ｃｇｃのゲート長Ｌｇに対する依存性が現れる分岐点か
ら求めるようにしたので、短チャネルＭＯＳＦＥＴにお
いても、正確にオーバーラップ長ΔＬを求めることがで
きる。また同時にオーバーラップ容量Ｃｏｖおよびフリ
ンジ容量を求めることができる。
ーバーラップ長ΔＬを求めるためのゲート−ソース・ド
レイン間容量容量Ｃｇｃの値Ｃｘの探索を、複数のＣｇ
ｃ−Ｖｇ特性においてゲート−ソース・ドレイン間容量
Ｃｇｃのゲート長Ｌｇに対する依存性が現れる分岐点か
ら求めるようにしたので、短チャネルＭＯＳＦＥＴにお
いても、正確にオーバーラップ長ΔＬを求めることがで
きる。また同時にオーバーラップ容量Ｃｏｖおよびフリ
ンジ容量を求めることができる。
【００１３】また請求項６に記載のＭＯＳＦＥＴのオー
バーラップ長測定方法は、ＭＯＳ容量パターンのゲート
電極と基板間に印加される直流バイアス電圧Ｖｇと容量
Ｃとの関係を示すＣ−Ｖ特性を求め、該Ｃ−Ｖ特性より
前記直流バイアス電圧Ｖｇがフラットバンド電圧ＶFBに
等しくなる点におけるゲート電極の単位面積当たりのフ
ラットバンド容量ＣFBを求める第１の処理と、半導体基
板の表面部または該表面部のウェル内に形成された、オ
ーバーラップ長ＬSD及びゲート幅Ｗは一定であってゲー
ト長Ｌｇの異なる複数のＭＯＳＦＥＴについて基板に直
流バイアス電圧ＶSUBを印加し、かつゲート−ソース・
ドレイン間に直流バイアス電圧Ｖｇ、直流バイアス電圧
ＶSUBおよび交流電圧を印加すると共に、直流バイアス
電圧ＶSUBを変化させながらＶｇ＝ＶSUB＋ＶFBにおける
ゲート−基板間容量ＣGSUBを測定する第２の処理と、シ
ミュレーションにより基板−ソース・ドレイン間のビル
トインポテンシャルＶbiを求める第３の処理と、前記ゲ
ート−基板間容量ＣGSUBを√（Ｖbi−ＶSUB）に対して
プロットして回帰直線を求め、該回帰直線におけるＣGS
UB軸の切片の値がＣFB・（Ｌｇ−２ＬSD）・Ｗであるこ
とからゲートとソースまたはドレインとなる拡散領域と
のオーバーラップ領域におけるゲート長方向の長さであ
るオーバーラップ長ＬSDを求める第４の処理とを有する
ことを特徴とする。
バーラップ長測定方法は、ＭＯＳ容量パターンのゲート
電極と基板間に印加される直流バイアス電圧Ｖｇと容量
Ｃとの関係を示すＣ−Ｖ特性を求め、該Ｃ−Ｖ特性より
前記直流バイアス電圧Ｖｇがフラットバンド電圧ＶFBに
等しくなる点におけるゲート電極の単位面積当たりのフ
ラットバンド容量ＣFBを求める第１の処理と、半導体基
板の表面部または該表面部のウェル内に形成された、オ
ーバーラップ長ＬSD及びゲート幅Ｗは一定であってゲー
ト長Ｌｇの異なる複数のＭＯＳＦＥＴについて基板に直
流バイアス電圧ＶSUBを印加し、かつゲート−ソース・
ドレイン間に直流バイアス電圧Ｖｇ、直流バイアス電圧
ＶSUBおよび交流電圧を印加すると共に、直流バイアス
電圧ＶSUBを変化させながらＶｇ＝ＶSUB＋ＶFBにおける
ゲート−基板間容量ＣGSUBを測定する第２の処理と、シ
ミュレーションにより基板−ソース・ドレイン間のビル
トインポテンシャルＶbiを求める第３の処理と、前記ゲ
ート−基板間容量ＣGSUBを√（Ｖbi−ＶSUB）に対して
プロットして回帰直線を求め、該回帰直線におけるＣGS
UB軸の切片の値がＣFB・（Ｌｇ−２ＬSD）・Ｗであるこ
とからゲートとソースまたはドレインとなる拡散領域と
のオーバーラップ領域におけるゲート長方向の長さであ
るオーバーラップ長ＬSDを求める第４の処理とを有する
ことを特徴とする。
【００１４】請求項６に記載の発明によれば、基板に印
加する直流バイアス電圧ＶSUBをソース・ドレインが順
バイアスされる限界まで順方向に追い込むようにして測
定しているので、容量測定におけるソース・ドレイン−
基板間に形成される空乏層の影響を抑制でき、ソース・
ドレイン−基板間におけるＰＮ接合位置の評価精度の向
上が図れる。
加する直流バイアス電圧ＶSUBをソース・ドレインが順
バイアスされる限界まで順方向に追い込むようにして測
定しているので、容量測定におけるソース・ドレイン−
基板間に形成される空乏層の影響を抑制でき、ソース・
ドレイン−基板間におけるＰＮ接合位置の評価精度の向
上が図れる。
【００１５】またＭＯＳＦＥＴの容量測定の対象となる
領域のエネルギーバンドがフラットになるようにバイア
ス設定（Ｖｇ＝ＶSUB＋ＶFB）するようにしたので、ソ
ース・ドレイン−基板間に形成される空乏層がＰＮ接合
に平行な形で分布し、ＰＮ接合位置決定に対する擾乱が
少なくなる。したがって、冶金学的接合位置に近いオー
バーラップ長を求めることができる。
領域のエネルギーバンドがフラットになるようにバイア
ス設定（Ｖｇ＝ＶSUB＋ＶFB）するようにしたので、ソ
ース・ドレイン−基板間に形成される空乏層がＰＮ接合
に平行な形で分布し、ＰＮ接合位置決定に対する擾乱が
少なくなる。したがって、冶金学的接合位置に近いオー
バーラップ長を求めることができる。
【００１６】また請求項７に記載のＭＯＳＦＥＴのオー
バーラップ長測定方法は、拡散層上のＭＯＳ容量パター
ンのゲート電極と拡散層間に印加される直流バイアス電
圧Ｖｇと容量Ｃとの関係を示すＣ−Ｖ特性を求め、該Ｃ
−Ｖ特性より前記直流バイアス電圧Ｖｇがフラットバン
ド電圧ＶFBに等しくなる点におけるゲート電極の単位面
積当たりの対拡散層フラットバンド容量ＣFB'を 求める
第１の処理と、半導体基板の表面部または該表面部のウ
ェル内に形成された、オーバーラップ長ＬSD及びゲート
幅Ｗは一定であってゲート長Ｌｇの異なる複数のＭＯＳ
ＦＥＴについて、ゲート−ソース・ドレイン間に直流バ
イアス電圧Ｖｇおよび交流電圧を印加し、ゲート電圧と
しての前記直流バイアス電圧Ｖｇを変化させてゲート−
ソース・ドレイン間に流れる電流を計測し、該計測結果
に基づいてゲート−ソース・ドレイン間容量Ｃｇｃとゲ
ート電圧Ｖｇとの関係を示す複数のＣｇｃ−Ｖｇ特性を
求める第２の処理と、前記複数のＣｇｃ−Ｖｇ特性にお
いてゲート−ソース・ドレイン間容量Ｃｇｃが飽和する
ゲート電圧Ｖｇにおける各ゲート長Ｌｇに対するゲート
−ソース・ドレイン間容量Ｃｇｃを求めてプロットする
ことによりＣｇｃ−Ｌｇ特性を求める第３の処理と、前
記Ｃｇｃ−Ｌｇ特性のＣｇｃ軸の切片より片側のゲート
フリンジ容量ＣFLを求める第４の処理と、ＭＯＳＦＥＴ
の基板に印加する直流バイアス電圧ＶSUBを変化させな
がらゲート電圧ＶｇがＶｇ＝０におけるゲート−ソース
・ドレイン間容量ＣGSDを測定する第５の処理と、シミ
ュレーションにより基板−ソース・ドレイン間のビルト
インポテンシャルＶbiを求める第６の処理と、前記ゲー
ト−ソース・ドレイン間容量ＣGSDを√（Ｖbi−ＶSUB）
に対してプロットしてＣGSD−√（Ｖbi−ＶSUB）特性を
求め、該ＣGSD−√（Ｖbi−ＶSUB）特性におけるゲート
−ソース・ドレイン間容量ＣGSDの最小値がＣFB'・ＬSD
・Ｗ＋２ＣFLであることからゲートとソースまたはドレ
インとなる拡散領域とのオーバーラップ領域におけるゲ
ート長方向の長さであるオーバーラップ長ＬSDを求める
第７の処理とを有することを特徴とする。
バーラップ長測定方法は、拡散層上のＭＯＳ容量パター
ンのゲート電極と拡散層間に印加される直流バイアス電
圧Ｖｇと容量Ｃとの関係を示すＣ−Ｖ特性を求め、該Ｃ
−Ｖ特性より前記直流バイアス電圧Ｖｇがフラットバン
ド電圧ＶFBに等しくなる点におけるゲート電極の単位面
積当たりの対拡散層フラットバンド容量ＣFB'を 求める
第１の処理と、半導体基板の表面部または該表面部のウ
ェル内に形成された、オーバーラップ長ＬSD及びゲート
幅Ｗは一定であってゲート長Ｌｇの異なる複数のＭＯＳ
ＦＥＴについて、ゲート−ソース・ドレイン間に直流バ
イアス電圧Ｖｇおよび交流電圧を印加し、ゲート電圧と
しての前記直流バイアス電圧Ｖｇを変化させてゲート−
ソース・ドレイン間に流れる電流を計測し、該計測結果
に基づいてゲート−ソース・ドレイン間容量Ｃｇｃとゲ
ート電圧Ｖｇとの関係を示す複数のＣｇｃ−Ｖｇ特性を
求める第２の処理と、前記複数のＣｇｃ−Ｖｇ特性にお
いてゲート−ソース・ドレイン間容量Ｃｇｃが飽和する
ゲート電圧Ｖｇにおける各ゲート長Ｌｇに対するゲート
−ソース・ドレイン間容量Ｃｇｃを求めてプロットする
ことによりＣｇｃ−Ｌｇ特性を求める第３の処理と、前
記Ｃｇｃ−Ｌｇ特性のＣｇｃ軸の切片より片側のゲート
フリンジ容量ＣFLを求める第４の処理と、ＭＯＳＦＥＴ
の基板に印加する直流バイアス電圧ＶSUBを変化させな
がらゲート電圧ＶｇがＶｇ＝０におけるゲート−ソース
・ドレイン間容量ＣGSDを測定する第５の処理と、シミ
ュレーションにより基板−ソース・ドレイン間のビルト
インポテンシャルＶbiを求める第６の処理と、前記ゲー
ト−ソース・ドレイン間容量ＣGSDを√（Ｖbi−ＶSUB）
に対してプロットしてＣGSD−√（Ｖbi−ＶSUB）特性を
求め、該ＣGSD−√（Ｖbi−ＶSUB）特性におけるゲート
−ソース・ドレイン間容量ＣGSDの最小値がＣFB'・ＬSD
・Ｗ＋２ＣFLであることからゲートとソースまたはドレ
インとなる拡散領域とのオーバーラップ領域におけるゲ
ート長方向の長さであるオーバーラップ長ＬSDを求める
第７の処理とを有することを特徴とする。
【００１７】請求項７に記載の発明によれば、基板に印
加する直流バイアス電圧ＶSUBをＭＯＳＦＥＴがオン状
態になる限界まで順方向に追い込むようにして測定して
いるので、容量測定におけるソース・ドレイン−基板間
に形成される空乏層の影響を抑制でき、ソース・ドレイ
ン−基板間におけるＰＮ接合位置の評価精度の向上が図
れる。またＭＯＳＦＥＴの容量測定の対象となる領域の
エネルギーバンドがフラットになるようにバイアス設定
（Ｖｇ＝０Ｖ）するようにしたので、ソース・ドレイン
−基板間に形成される空乏層がＰＮ接合に平行な形で分
布し、ＰＮ接合位置決定に対する擾乱が少なくなる。し
たがって、冶金学的接合位置に近いオーバーラップ長を
求めることができる。
加する直流バイアス電圧ＶSUBをＭＯＳＦＥＴがオン状
態になる限界まで順方向に追い込むようにして測定して
いるので、容量測定におけるソース・ドレイン−基板間
に形成される空乏層の影響を抑制でき、ソース・ドレイ
ン−基板間におけるＰＮ接合位置の評価精度の向上が図
れる。またＭＯＳＦＥＴの容量測定の対象となる領域の
エネルギーバンドがフラットになるようにバイアス設定
（Ｖｇ＝０Ｖ）するようにしたので、ソース・ドレイン
−基板間に形成される空乏層がＰＮ接合に平行な形で分
布し、ＰＮ接合位置決定に対する擾乱が少なくなる。し
たがって、冶金学的接合位置に近いオーバーラップ長を
求めることができる。
【００１８】また請求項８に記載のＭＯＳＦＥＴのオー
バーラップ長・オーバーラップ容量測定装置は、半導体
基板の表面部または該表面部のウェル内に形成されたゲ
ート長の異なる複数のＭＯＳＦＥＴについて、ゲート−
ソース・ドレイン間に直流バイアス電圧Ｖｇおよび交流
電圧を印加し、ゲート電圧としての前記直流バイアス電
圧Ｖｇを変化させてゲート−ソース・ドレイン間に流れ
る電流を計測する計測手段と、前記計測手段の計測結果
に基づいてゲート−ソース・ドレイン間容量Ｃｇｃとゲ
ート電圧Ｖｇとの関係を示す複数のＣｇｃ−Ｖｇ特性を
求める第１の処理と、前記複数のＣｇｃ−Ｖｇ特性にお
いてゲート長Ｌｇに対する依存性が現れるゲート電圧Ｖ
ｇの値Ｖｘを求め、かつ前記Ｃｇｃ−Ｖｇ特性からゲー
ト電圧値Ｖｘでのゲート−ソース・ドレイン間容量Ｃｇ
ｃの値Ｃｘを求める第２の処理と、前記複数のＣｇｃ−
Ｖｇ特性においてゲート−ソース・ドレイン間容量Ｃｇ
ｃが飽和するゲート電圧Ｖｇにおける各ゲート長Ｌｇに
対するゲート−ソース・ドレイン間容量Ｃｇｃを求めて
プロットすることによりＣｇｃ−Ｌｇ特性を求める第３
の処理と、前記第３の処理により求めたＣｇｃ−Ｌｇ特
性のＣｇｃ軸切片よりフリンジ容量Ｃｆを求める第４の
処理と、前記Ｃｇｃ−Ｌｇ特性においてＣｇｃ＝Ｃｘと
なる点からフリンジ容量Ｃｆに基づいてゲートとソース
またはドレインとなる拡散領域とのオーバーラップ領域
におけるゲート長方向の長さであるオーバーラップ長Δ
Ｌ及び前記オーバーラップ領域におけるゲートと前記拡
散領域との間で形成されるオーバーラップ容量Ｃｏｖを
求める第５の処理とを行う処理手段とを有することを特
徴とする。
バーラップ長・オーバーラップ容量測定装置は、半導体
基板の表面部または該表面部のウェル内に形成されたゲ
ート長の異なる複数のＭＯＳＦＥＴについて、ゲート−
ソース・ドレイン間に直流バイアス電圧Ｖｇおよび交流
電圧を印加し、ゲート電圧としての前記直流バイアス電
圧Ｖｇを変化させてゲート−ソース・ドレイン間に流れ
る電流を計測する計測手段と、前記計測手段の計測結果
に基づいてゲート−ソース・ドレイン間容量Ｃｇｃとゲ
ート電圧Ｖｇとの関係を示す複数のＣｇｃ−Ｖｇ特性を
求める第１の処理と、前記複数のＣｇｃ−Ｖｇ特性にお
いてゲート長Ｌｇに対する依存性が現れるゲート電圧Ｖ
ｇの値Ｖｘを求め、かつ前記Ｃｇｃ−Ｖｇ特性からゲー
ト電圧値Ｖｘでのゲート−ソース・ドレイン間容量Ｃｇ
ｃの値Ｃｘを求める第２の処理と、前記複数のＣｇｃ−
Ｖｇ特性においてゲート−ソース・ドレイン間容量Ｃｇ
ｃが飽和するゲート電圧Ｖｇにおける各ゲート長Ｌｇに
対するゲート−ソース・ドレイン間容量Ｃｇｃを求めて
プロットすることによりＣｇｃ−Ｌｇ特性を求める第３
の処理と、前記第３の処理により求めたＣｇｃ−Ｌｇ特
性のＣｇｃ軸切片よりフリンジ容量Ｃｆを求める第４の
処理と、前記Ｃｇｃ−Ｌｇ特性においてＣｇｃ＝Ｃｘと
なる点からフリンジ容量Ｃｆに基づいてゲートとソース
またはドレインとなる拡散領域とのオーバーラップ領域
におけるゲート長方向の長さであるオーバーラップ長Δ
Ｌ及び前記オーバーラップ領域におけるゲートと前記拡
散領域との間で形成されるオーバーラップ容量Ｃｏｖを
求める第５の処理とを行う処理手段とを有することを特
徴とする。
【００１９】請求項８に記載の発明によれば、処理手段
により、オーバーラップ長ΔＬを求めるためのゲート−
ソース・ドレイン間容量容量Ｃｇｃの値Ｃｘの探索を、
複数のＣｇｃ−Ｖｇ特性においてゲート−ソース・ドレ
イン間容量Ｃｇｃのゲート長Ｌｇに対する依存性が現れ
る分岐点から求めるようにしたので、短チャネルＭＯＳ
ＦＥＴにおいても、正確にオーバーラップ長ΔＬを求め
ることができる。また同時にオーバーラップ容量Ｃｏｖ
およびフリンジ容量を求めることができる。
により、オーバーラップ長ΔＬを求めるためのゲート−
ソース・ドレイン間容量容量Ｃｇｃの値Ｃｘの探索を、
複数のＣｇｃ−Ｖｇ特性においてゲート−ソース・ドレ
イン間容量Ｃｇｃのゲート長Ｌｇに対する依存性が現れ
る分岐点から求めるようにしたので、短チャネルＭＯＳ
ＦＥＴにおいても、正確にオーバーラップ長ΔＬを求め
ることができる。また同時にオーバーラップ容量Ｃｏｖ
およびフリンジ容量を求めることができる。
【００２０】また請求項９に記載のＭＯＳＦＥＴのオー
バーラップ長・オーバーラップ容量測定装置は、請求項
８に記載のＭＯＳＦＥＴのオーバーラップ長・オーバー
ラップ容量測定装置において、前記処理手段は、前記第
２の処理の代わりに、前記複数のＣｇｃ−Ｖｇ特性にお
いて任意の２つのゲート長Ｌｍ，Ｌｎ（ｍ≠ｎ）におけ
るゲート−ソース・ドレイン間容量Ｃｇｃの差分をと
り、その差分が最大値に対してある割合の値でのゲート
電圧Ｖｇの値を前記複数のＣｇｃ−Ｖｇ特性においてゲ
ート長Ｌｇに対する依存性が現れるゲート電圧値Ｖｘと
し、かつ前記Ｃｇｃ−Ｖｇ特性からゲート電圧値Ｖｘで
のゲート−ソース・ドレイン間容量Ｃｇｃの値Ｃｘを求
める第６の処理を行うことを特徴とする。
バーラップ長・オーバーラップ容量測定装置は、請求項
８に記載のＭＯＳＦＥＴのオーバーラップ長・オーバー
ラップ容量測定装置において、前記処理手段は、前記第
２の処理の代わりに、前記複数のＣｇｃ−Ｖｇ特性にお
いて任意の２つのゲート長Ｌｍ，Ｌｎ（ｍ≠ｎ）におけ
るゲート−ソース・ドレイン間容量Ｃｇｃの差分をと
り、その差分が最大値に対してある割合の値でのゲート
電圧Ｖｇの値を前記複数のＣｇｃ−Ｖｇ特性においてゲ
ート長Ｌｇに対する依存性が現れるゲート電圧値Ｖｘと
し、かつ前記Ｃｇｃ−Ｖｇ特性からゲート電圧値Ｖｘで
のゲート−ソース・ドレイン間容量Ｃｇｃの値Ｃｘを求
める第６の処理を行うことを特徴とする。
【００２１】また請求項１０に記載のＭＯＳＦＥＴのオ
ーバーラップ長・オーバーラップ容量測定装置は、請求
項８に記載のＭＯＳＦＥＴのオーバーラップ長・オーバ
ーラップ容量測定装置において、前記処理手段は、前記
第２の処理の代わりに、第１の処理で求めた前記複数の
Ｃｇｃ−Ｖｇ特性においてゲート−ソース・ドレイン間
容量Ｃｇｃをゲート電圧Ｖｇで微分した∂Ｃｇｃ／∂Ｖ
ｇとゲート電圧Ｖｇとの関係を示す複数の∂Ｃｇｃ／∂
Ｖｇ−Ｖｇ特性を求める第７の処理と、前記複数の∂Ｃ
ｇｃ／∂Ｖｇ−Ｖｇ特性の立ち上がり点を求めて前記複
数の∂Ｃｇｃ／∂Ｖｇ−Ｖｇ特性においてゲート長Ｌｇ
に対する依存性が現れるゲート電圧Ｖｇの値をＶｘと
し、かつ前記Ｃｇｃ−Ｖｇ特性からゲート電圧値Ｖｘで
のゲート−ソース・ドレイン間容量Ｃｇｃの値Ｃｘを求
める第８の処理とを行うことを特徴とする。
ーバーラップ長・オーバーラップ容量測定装置は、請求
項８に記載のＭＯＳＦＥＴのオーバーラップ長・オーバ
ーラップ容量測定装置において、前記処理手段は、前記
第２の処理の代わりに、第１の処理で求めた前記複数の
Ｃｇｃ−Ｖｇ特性においてゲート−ソース・ドレイン間
容量Ｃｇｃをゲート電圧Ｖｇで微分した∂Ｃｇｃ／∂Ｖ
ｇとゲート電圧Ｖｇとの関係を示す複数の∂Ｃｇｃ／∂
Ｖｇ−Ｖｇ特性を求める第７の処理と、前記複数の∂Ｃ
ｇｃ／∂Ｖｇ−Ｖｇ特性の立ち上がり点を求めて前記複
数の∂Ｃｇｃ／∂Ｖｇ−Ｖｇ特性においてゲート長Ｌｇ
に対する依存性が現れるゲート電圧Ｖｇの値をＶｘと
し、かつ前記Ｃｇｃ−Ｖｇ特性からゲート電圧値Ｖｘで
のゲート−ソース・ドレイン間容量Ｃｇｃの値Ｃｘを求
める第８の処理とを行うことを特徴とする。
【００２２】また請求項１１に記載のＭＯＳＦＥＴのオ
ーバーラップ長・オーバーラップ容量測定装置は、請求
項８に記載のＭＯＳＦＥＴのオーバーラップ長・オーバ
ーラップ容量測定装置において、前記処理手段は、前記
第２の処理の代わりに、第１の処理で求めたＣｇｃ−Ｖ
ｇ特性のゲート−ソース・ドレイン間容量Ｃｇｃをゲー
ト電圧Ｖｇで微分し、かつ微分したゲート−ソース・ド
レイン間容量Ｃｇｃを更に、ゲート長Ｌｇで微分した∂
／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）とゲート電圧Ｖｇとの関
係を示す∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性を
求める第９の処理と、前記∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖ
ｇ）−Ｖｇ特性の立ち上がり点を求めて前記複数のＣｇ
ｃ−Ｖｇ特性においてゲート長Ｌｇに対する依存性が現
れるゲート電圧Ｖｇの値をＶｘとし、かつ前記Ｃｇｃ−
Ｖｇ特性からゲート電圧値Ｖｘでのゲート−ソース・ド
レイン間容量Ｃｇｃの値Ｃｘを求める第１０の処理とを
行うことを特徴とする。
ーバーラップ長・オーバーラップ容量測定装置は、請求
項８に記載のＭＯＳＦＥＴのオーバーラップ長・オーバ
ーラップ容量測定装置において、前記処理手段は、前記
第２の処理の代わりに、第１の処理で求めたＣｇｃ−Ｖ
ｇ特性のゲート−ソース・ドレイン間容量Ｃｇｃをゲー
ト電圧Ｖｇで微分し、かつ微分したゲート−ソース・ド
レイン間容量Ｃｇｃを更に、ゲート長Ｌｇで微分した∂
／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）とゲート電圧Ｖｇとの関
係を示す∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性を
求める第９の処理と、前記∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖ
ｇ）−Ｖｇ特性の立ち上がり点を求めて前記複数のＣｇ
ｃ−Ｖｇ特性においてゲート長Ｌｇに対する依存性が現
れるゲート電圧Ｖｇの値をＶｘとし、かつ前記Ｃｇｃ−
Ｖｇ特性からゲート電圧値Ｖｘでのゲート−ソース・ド
レイン間容量Ｃｇｃの値Ｃｘを求める第１０の処理とを
行うことを特徴とする。
【００２３】また請求項１２に記載のＭＯＳＦＥＴのオ
ーバーラップ長・オーバーラップ容量測定装置は、請求
項８に記載のＭＯＳＦＥＴのオーバーラップ長・オーバ
ーラップ容量測定装置において、前記処理手段は、前記
第２の処理の代わりに、第１の処理で求めたＣｇｃ−Ｖ
ｇ特性のゲート−ソース・ドレイン間容量Ｃｇｃをゲー
ト電圧Ｖｇで微分し、かつ微分したゲート−ソース・ド
レイン間容量Ｃｇｃを更に、ゲート長Ｌｇで微分した∂
／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）とゲート電圧Ｖｇとの関
係を示す∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性を
求める第９の処理と、前記∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖ
ｇ）−Ｖｇ特性においてピークが生じるゲート電圧の値
Ｖｐと、前記∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特
性における半値幅をＶｗ、定数をｋ（1.0＜ｋ＜1.5）と
してＶｘ＝Ｖｐ−ｋ・Ｖｗとして求まるゲート電圧値Ｖ
ｘを前記複数のＣｇｃ−Ｖｇ特性においてゲート長Ｌｇ
に対する依存性が現れるゲート電圧値Ｖｘとし、かつ前
記Ｃｇｃ−Ｖｇ特性からゲート電圧値Ｖｘでのゲート−
ソース・ドレイン間容量Ｃｇｃの値Ｃｘを求める第１１
の処理とを行うことを特徴とする。
ーバーラップ長・オーバーラップ容量測定装置は、請求
項８に記載のＭＯＳＦＥＴのオーバーラップ長・オーバ
ーラップ容量測定装置において、前記処理手段は、前記
第２の処理の代わりに、第１の処理で求めたＣｇｃ−Ｖ
ｇ特性のゲート−ソース・ドレイン間容量Ｃｇｃをゲー
ト電圧Ｖｇで微分し、かつ微分したゲート−ソース・ド
レイン間容量Ｃｇｃを更に、ゲート長Ｌｇで微分した∂
／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）とゲート電圧Ｖｇとの関
係を示す∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性を
求める第９の処理と、前記∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖ
ｇ）−Ｖｇ特性においてピークが生じるゲート電圧の値
Ｖｐと、前記∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特
性における半値幅をＶｗ、定数をｋ（1.0＜ｋ＜1.5）と
してＶｘ＝Ｖｐ−ｋ・Ｖｗとして求まるゲート電圧値Ｖ
ｘを前記複数のＣｇｃ−Ｖｇ特性においてゲート長Ｌｇ
に対する依存性が現れるゲート電圧値Ｖｘとし、かつ前
記Ｃｇｃ−Ｖｇ特性からゲート電圧値Ｖｘでのゲート−
ソース・ドレイン間容量Ｃｇｃの値Ｃｘを求める第１１
の処理とを行うことを特徴とする。
【００２４】請求項９乃至１２に記載の発明によれば、
処理手段により、オーバーラップ長ΔＬを求めるための
ゲート−ソース・ドレイン間容量容量Ｃｇｃの値Ｃｘの
探索を、複数のＣｇｃ−Ｖｇ特性においてゲート−ソー
ス・ドレイン間容量Ｃｇｃのゲート長Ｌｇに対する依存
性が現れる分岐点から求めるようにしたので、短チャネ
ルＭＯＳＦＥＴにおいても、正確にオーバーラップ長Δ
Ｌを求めることができる。また同時にオーバーラップ容
量Ｃｏｖおよびフリンジ容量を求めることができる。
処理手段により、オーバーラップ長ΔＬを求めるための
ゲート−ソース・ドレイン間容量容量Ｃｇｃの値Ｃｘの
探索を、複数のＣｇｃ−Ｖｇ特性においてゲート−ソー
ス・ドレイン間容量Ｃｇｃのゲート長Ｌｇに対する依存
性が現れる分岐点から求めるようにしたので、短チャネ
ルＭＯＳＦＥＴにおいても、正確にオーバーラップ長Δ
Ｌを求めることができる。また同時にオーバーラップ容
量Ｃｏｖおよびフリンジ容量を求めることができる。
【００２５】また請求項１３に記載のＭＯＳＦＥＴのオ
ーバーラップ長測定装置は、ＭＯＳ容量パターンのＣ−
Ｖ特性を測定する際には、ＭＯＳ容量パターンのゲート
電極と基板間に交流電圧および直流バイアス電圧Ｖｇを
印加し、ＭＯＳ容量パターンのゲート電極と基板間に流
れる電流および前記ゲート電極と基板との間に印加され
る電圧を計測し、半導体基板の表面部または該表面部の
ウェル内に形成されたゲート長Ｌｇの異なる複数のＭＯ
ＳＦＥＴについてゲート−基板間容量ＣGSUBを測定する
際には、基板に直流バイアス電圧ＶSUBを印加し、かつ
ゲート−ソース・ドレイン間に直流バイアス電圧Ｖｇ、
直流バイアス電圧ＶSUBおよび交流電圧を印加すると共
に、直流バイアス電圧ＶSUBを変化させて前記複数のＭ
ＯＳＦＥＴのゲート−基板間に流れる電流を計測する計
測手段と、前記計測手段の計測結果に基づいて、前記Ｍ
ＯＳ容量パターンのゲート電極と基板間に印加される直
流バイアス電圧Ｖｇと容量Ｃとの関係を示すＣ−Ｖ特性
を求め、該Ｃ−Ｖ特性より前記直流バイアス電圧Ｖｇが
フラットバンド電圧ＶFBに等しくなる点におけるゲート
電極の単位面積当たりのフラットバンド容量ＣFBを求め
る第１の処理と、前記半導体基板の表面部または該表面
部のウェル内に形成された、オーバーラップ長ＬSD及び
ゲート幅は一定であってゲート長Ｌｇの異なる複数のＭ
ＯＳＦＥＴについて基板に直流バイアス電圧ＶSUBが印
加され、かつゲート−ソース・ドレイン間に直流バイア
ス電圧Ｖｇ、直流バイアス電圧ＶSUBおよび交流電圧が
印加されると共に、直流バイアス電圧ＶSUBを変化させ
た際に得られたＶｇ＝ＶSUB＋ＶFBにおけるゲート−基
板間に流れる電流に基づいてゲート−基板間容量ＣGSUB
を求める第２の処理と、シミュレーションにより基板−
ソース・ドレイン間のビルトインポテンシャルＶbiを求
める第３の処理と、前記ゲート−基板間容量ＣGSUBを√
（Ｖbi−ＶSUB）に対してプロットして回帰直線を求
め、該回帰直線におけるＣGSUB軸の切片の値がＣFB・
（Ｌｇ−２ＬSD）・Ｗであることからゲートとソースま
たはドレインとなる拡散領域とのオーバーラップ領域に
おけるゲート長方向の長さであるオーバーラップ長ＬSD
を求める第４の処理とを行う処理手段とを有することを
特徴とする。
ーバーラップ長測定装置は、ＭＯＳ容量パターンのＣ−
Ｖ特性を測定する際には、ＭＯＳ容量パターンのゲート
電極と基板間に交流電圧および直流バイアス電圧Ｖｇを
印加し、ＭＯＳ容量パターンのゲート電極と基板間に流
れる電流および前記ゲート電極と基板との間に印加され
る電圧を計測し、半導体基板の表面部または該表面部の
ウェル内に形成されたゲート長Ｌｇの異なる複数のＭＯ
ＳＦＥＴについてゲート−基板間容量ＣGSUBを測定する
際には、基板に直流バイアス電圧ＶSUBを印加し、かつ
ゲート−ソース・ドレイン間に直流バイアス電圧Ｖｇ、
直流バイアス電圧ＶSUBおよび交流電圧を印加すると共
に、直流バイアス電圧ＶSUBを変化させて前記複数のＭ
ＯＳＦＥＴのゲート−基板間に流れる電流を計測する計
測手段と、前記計測手段の計測結果に基づいて、前記Ｍ
ＯＳ容量パターンのゲート電極と基板間に印加される直
流バイアス電圧Ｖｇと容量Ｃとの関係を示すＣ−Ｖ特性
を求め、該Ｃ−Ｖ特性より前記直流バイアス電圧Ｖｇが
フラットバンド電圧ＶFBに等しくなる点におけるゲート
電極の単位面積当たりのフラットバンド容量ＣFBを求め
る第１の処理と、前記半導体基板の表面部または該表面
部のウェル内に形成された、オーバーラップ長ＬSD及び
ゲート幅は一定であってゲート長Ｌｇの異なる複数のＭ
ＯＳＦＥＴについて基板に直流バイアス電圧ＶSUBが印
加され、かつゲート−ソース・ドレイン間に直流バイア
ス電圧Ｖｇ、直流バイアス電圧ＶSUBおよび交流電圧が
印加されると共に、直流バイアス電圧ＶSUBを変化させ
た際に得られたＶｇ＝ＶSUB＋ＶFBにおけるゲート−基
板間に流れる電流に基づいてゲート−基板間容量ＣGSUB
を求める第２の処理と、シミュレーションにより基板−
ソース・ドレイン間のビルトインポテンシャルＶbiを求
める第３の処理と、前記ゲート−基板間容量ＣGSUBを√
（Ｖbi−ＶSUB）に対してプロットして回帰直線を求
め、該回帰直線におけるＣGSUB軸の切片の値がＣFB・
（Ｌｇ−２ＬSD）・Ｗであることからゲートとソースま
たはドレインとなる拡散領域とのオーバーラップ領域に
おけるゲート長方向の長さであるオーバーラップ長ＬSD
を求める第４の処理とを行う処理手段とを有することを
特徴とする。
【００２６】請求項１３に記載の発明によれば、計測手
段及び処理手段により基板に印加する直流バイアス電圧
ＶSUBをソース・ドレインが順バイアスされる限界まで
順方向に追い込むようにして測定し、データ処理するこ
とによりオーバーラップ長を求めるようにしたので、容
量測定におけるソース・ドレイン−基板間に形成される
空乏層の影響を抑制でき、ソース・ドレイン−基板間の
ＰＮ接合位置の評価精度の向上が図れる。
段及び処理手段により基板に印加する直流バイアス電圧
ＶSUBをソース・ドレインが順バイアスされる限界まで
順方向に追い込むようにして測定し、データ処理するこ
とによりオーバーラップ長を求めるようにしたので、容
量測定におけるソース・ドレイン−基板間に形成される
空乏層の影響を抑制でき、ソース・ドレイン−基板間の
ＰＮ接合位置の評価精度の向上が図れる。
【００２７】またＭＯＳＦＥＴの容量測定の対象となる
領域のエネルギーバンドがフラットになるようにバイア
ス設定（Ｖｇ＝ＶSUB＋ＶFB）するようにしたので、ソ
ース・ドレイン−基板間に形成される空乏層がＰＮ接合
に平行な形で分布し、ＰＮ接合位置決定に対する擾乱が
少なくなる。したがって、冶金学的接合位置に近いオー
バーラップ長を求めることができる。
領域のエネルギーバンドがフラットになるようにバイア
ス設定（Ｖｇ＝ＶSUB＋ＶFB）するようにしたので、ソ
ース・ドレイン−基板間に形成される空乏層がＰＮ接合
に平行な形で分布し、ＰＮ接合位置決定に対する擾乱が
少なくなる。したがって、冶金学的接合位置に近いオー
バーラップ長を求めることができる。
【００２８】また請求項１４に記載のＭＯＳＦＥＴのオ
ーバーラップ長測定装置は、ＭＯＳ容量パターンのＣ−
Ｖ特性を測定する際には、拡散層上のＭＯＳ容量パター
ンのゲート電極と拡散層間に交流電圧および直流バイア
ス電圧Ｖｇを印加し、ＭＯＳ容量パターンのゲート電極
と拡散層間に流れる電流および前記ゲート電極と拡散層
との間に印加される電圧を計測し、半導体基板の表面部
または該表面部のウェル内に形成されたゲート長Ｌｇの
異なる複数のＭＯＳＦＥＴについてゲート−ソース・ド
レイン間容量Ｃｇｃを測定する際には、ゲート−ソース
・ドレイン間に直流バイアス電圧Ｖｇおよび交流電圧を
印加し、ゲート電圧としての前記直流バイアス電圧Ｖｇ
もしくは基板に印加する直流バイアス電圧ＶSUBを変化
させてゲート−ソース・ドレイン間に流れる電流を計測
する計測手段と、前記計測手段の計測結果に基づいて、
前記ＭＯＳ容量パターンのゲート電極と拡散層間に印加
される直流バイアス電圧Ｖｇと容量Ｃとの関係を示すＣ
−Ｖ特性を求め、該Ｃ−Ｖ特性より前記直流バイアス電
圧Ｖｇがフラットバンド電圧ＶFBに等しくなる点におけ
るゲート電極の単位面積当たりの対拡散層フラットバン
ド容量ＣFB'を求める第１の処理と、半導体基板の表面
部または該表面部のウェル内に形成された、オーバーラ
ップ長ＬSD及びゲート幅Ｗは一定であってゲート長Ｌｇ
の異なる複数のＭＯＳＦＥＴについて、ゲート−ソース
・ドレイン間に直流バイアス電圧Ｖｇおよび交流電圧が
印加され、ゲート電圧としての前記直流バイアス電圧Ｖ
ｇを変化させた際に前記計測手段により計測されたゲー
ト−ソース・ドレイン間に流れる電流に基づいてゲート
−ソース・ドレイン間容量Ｃｇｃとゲート電圧Ｖｇとの
関係を示す複数のＣｇｃ−Ｖｇ特性を求める第２の処理
と、前記複数のＣｇｃ−Ｖｇ特性においてゲート−ソー
ス・ドレイン間容量Ｃｇｃが飽和するゲート電圧Ｖｇに
おける各ゲート長Ｌｇに対するゲート−ソース・ドレイ
ン間容量Ｃｇｃを求めてプロットすることによりＣｇｃ
−Ｌｇ特性を求める第３の処理と、前記Ｃｇｃ−Ｌｇ特
性のＣｇｃ軸の切片より片側のゲートフリンジ容量ＣFL
を求める第４の処理と、ＭＯＳＦＥＴの基板に印加する
直流バイアス電圧ＶSUBを変化させながらゲート電圧Ｖ
ｇがＶｇ＝０におけるゲート−ソース・ドレイン間容量
ＣGSDを測定する第５の処理と、シミュレーションによ
り基板−ソース・ドレイン間のビルトインポテンシャル
Ｖbiを求める第６の処理と、前記ゲート−ソース・ドレ
イン間容量ＣGSDを√（Ｖbi−ＶSUB）に対してプロット
してＣGSD−√（Ｖbi−ＶSUB）特性を求め、該ＣGSD−
√（Ｖbi−ＶSUB）特性におけるゲート−ソース・ドレ
イン間容量ＣGSDの最小値がＣFB'・ＬSD・Ｗ＋２ＣFLで
あることからゲートとソースまたはドレインとなる拡散
領域とのオーバーラップ領域におけるゲート長方向の長
さであるオーバーラップ長ＬSDを求める第７の処理とを
行う処理手段とを有することを特徴とする。
ーバーラップ長測定装置は、ＭＯＳ容量パターンのＣ−
Ｖ特性を測定する際には、拡散層上のＭＯＳ容量パター
ンのゲート電極と拡散層間に交流電圧および直流バイア
ス電圧Ｖｇを印加し、ＭＯＳ容量パターンのゲート電極
と拡散層間に流れる電流および前記ゲート電極と拡散層
との間に印加される電圧を計測し、半導体基板の表面部
または該表面部のウェル内に形成されたゲート長Ｌｇの
異なる複数のＭＯＳＦＥＴについてゲート−ソース・ド
レイン間容量Ｃｇｃを測定する際には、ゲート−ソース
・ドレイン間に直流バイアス電圧Ｖｇおよび交流電圧を
印加し、ゲート電圧としての前記直流バイアス電圧Ｖｇ
もしくは基板に印加する直流バイアス電圧ＶSUBを変化
させてゲート−ソース・ドレイン間に流れる電流を計測
する計測手段と、前記計測手段の計測結果に基づいて、
前記ＭＯＳ容量パターンのゲート電極と拡散層間に印加
される直流バイアス電圧Ｖｇと容量Ｃとの関係を示すＣ
−Ｖ特性を求め、該Ｃ−Ｖ特性より前記直流バイアス電
圧Ｖｇがフラットバンド電圧ＶFBに等しくなる点におけ
るゲート電極の単位面積当たりの対拡散層フラットバン
ド容量ＣFB'を求める第１の処理と、半導体基板の表面
部または該表面部のウェル内に形成された、オーバーラ
ップ長ＬSD及びゲート幅Ｗは一定であってゲート長Ｌｇ
の異なる複数のＭＯＳＦＥＴについて、ゲート−ソース
・ドレイン間に直流バイアス電圧Ｖｇおよび交流電圧が
印加され、ゲート電圧としての前記直流バイアス電圧Ｖ
ｇを変化させた際に前記計測手段により計測されたゲー
ト−ソース・ドレイン間に流れる電流に基づいてゲート
−ソース・ドレイン間容量Ｃｇｃとゲート電圧Ｖｇとの
関係を示す複数のＣｇｃ−Ｖｇ特性を求める第２の処理
と、前記複数のＣｇｃ−Ｖｇ特性においてゲート−ソー
ス・ドレイン間容量Ｃｇｃが飽和するゲート電圧Ｖｇに
おける各ゲート長Ｌｇに対するゲート−ソース・ドレイ
ン間容量Ｃｇｃを求めてプロットすることによりＣｇｃ
−Ｌｇ特性を求める第３の処理と、前記Ｃｇｃ−Ｌｇ特
性のＣｇｃ軸の切片より片側のゲートフリンジ容量ＣFL
を求める第４の処理と、ＭＯＳＦＥＴの基板に印加する
直流バイアス電圧ＶSUBを変化させながらゲート電圧Ｖ
ｇがＶｇ＝０におけるゲート−ソース・ドレイン間容量
ＣGSDを測定する第５の処理と、シミュレーションによ
り基板−ソース・ドレイン間のビルトインポテンシャル
Ｖbiを求める第６の処理と、前記ゲート−ソース・ドレ
イン間容量ＣGSDを√（Ｖbi−ＶSUB）に対してプロット
してＣGSD−√（Ｖbi−ＶSUB）特性を求め、該ＣGSD−
√（Ｖbi−ＶSUB）特性におけるゲート−ソース・ドレ
イン間容量ＣGSDの最小値がＣFB'・ＬSD・Ｗ＋２ＣFLで
あることからゲートとソースまたはドレインとなる拡散
領域とのオーバーラップ領域におけるゲート長方向の長
さであるオーバーラップ長ＬSDを求める第７の処理とを
行う処理手段とを有することを特徴とする。
【００２９】請求項１４に記載の発明によれば、計測手
段及び処理手段により基板に印加する直流バイアス電圧
ＶSUBをＭＯＳＦＥＴがオン状態になる限界まで順方向
に追い込むようにして測定し、データ処理することによ
りオーバーラップ長を求めるようにしているので、容量
測定におけるソース・ドレイン−基板間に形成される空
乏層の影響を抑制でき、ソース・ドレイン−基板間にお
けるＰＮ接合位置の評価精度の向上が図れる。
段及び処理手段により基板に印加する直流バイアス電圧
ＶSUBをＭＯＳＦＥＴがオン状態になる限界まで順方向
に追い込むようにして測定し、データ処理することによ
りオーバーラップ長を求めるようにしているので、容量
測定におけるソース・ドレイン−基板間に形成される空
乏層の影響を抑制でき、ソース・ドレイン−基板間にお
けるＰＮ接合位置の評価精度の向上が図れる。
【００３０】またＭＯＳＦＥＴの容量測定の対象となる
領域のエネルギーバンドがフラットになるようにバイア
ス設定（Ｖｇ＝０Ｖ）するようにしたので、ソース・ド
レイン−基板間に形成される空乏層がＰＮ接合に平行な
形で分布し、ＰＮ接合位置決定に対する擾乱が少なくな
る。したがって、冶金学的接合位置に近いオーバーラッ
プ長を求めることができる。
領域のエネルギーバンドがフラットになるようにバイア
ス設定（Ｖｇ＝０Ｖ）するようにしたので、ソース・ド
レイン−基板間に形成される空乏層がＰＮ接合に平行な
形で分布し、ＰＮ接合位置決定に対する擾乱が少なくな
る。したがって、冶金学的接合位置に近いオーバーラッ
プ長を求めることができる。
【００３１】また請求項１５に記載の記録媒体は、半導
体基板の表面部または該表面部のウェル内に形成された
ゲート長の異なる複数のＭＯＳＦＥＴについて、ゲート
−ソース・ドレイン間に直流バイアス電圧Ｖｇおよび交
流電圧を印加し、ゲート電圧としての前記直流バイアス
電圧Ｖｇを変化させてゲート−ソース・ドレイン間に流
れる電流を計測し、該計測結果に基づいてゲート−ソー
ス・ドレイン間容量Ｃｇｃとゲート電圧Ｖｇとの関係を
示す複数のＣｇｃ−Ｖｇ特性を求める第１の処理と、前
記複数のＣｇｃ−Ｖｇ特性においてゲート長Ｌｇに対す
る依存性が現れるゲート電圧Ｖｇの値Ｖｘを求め、かつ
前記Ｃｇｃ−Ｖｇ特性からゲート電圧値Ｖｘでのゲート
−ソース・ドレイン間容量Ｃｇｃの値Ｃｘを求める第２
の処理と、前記複数のＣｇｃ−Ｖｇ特性においてゲート
−ソース・ドレイン間容量Ｃｇｃが飽和するゲート電圧
Ｖｇにおける各ゲート長Ｌｇに対するゲート−ソース・
ドレイン間容量Ｃｇｃを求めてプロットすることにより
Ｃｇｃ−Ｌｇ特性を求める第３の処理と、前記第３の処
理により求めたＣｇｃ−Ｌｇ特性のＣｇｃ軸切片よりフ
リンジ容量Ｃｆを求める第４の処理と、前記Ｃｇｃ−Ｌ
ｇ特性においてＣｇｃ＝Ｃｘとなる点からフリンジ容量
Ｃｆに基づいてゲートとソースまたはドレインとなる拡
散領域とのオーバーラップ領域におけるゲート長方向の
長さであるオーバーラップ長ΔＬ及び前記オーバーラッ
プ領域におけるゲートと前記拡散領域との間で形成され
るオーバーラップ容量Ｃｏｖを求める第５の処理と、を
有することを特徴とするＭＯＳＦＥＴのオーバーラップ
長・オーバーラップ容量測定方法をコンピュータに実行
させるためのプログラムを記録したコンピュータにより
読み取り可能な記録媒体を要旨とする。
体基板の表面部または該表面部のウェル内に形成された
ゲート長の異なる複数のＭＯＳＦＥＴについて、ゲート
−ソース・ドレイン間に直流バイアス電圧Ｖｇおよび交
流電圧を印加し、ゲート電圧としての前記直流バイアス
電圧Ｖｇを変化させてゲート−ソース・ドレイン間に流
れる電流を計測し、該計測結果に基づいてゲート−ソー
ス・ドレイン間容量Ｃｇｃとゲート電圧Ｖｇとの関係を
示す複数のＣｇｃ−Ｖｇ特性を求める第１の処理と、前
記複数のＣｇｃ−Ｖｇ特性においてゲート長Ｌｇに対す
る依存性が現れるゲート電圧Ｖｇの値Ｖｘを求め、かつ
前記Ｃｇｃ−Ｖｇ特性からゲート電圧値Ｖｘでのゲート
−ソース・ドレイン間容量Ｃｇｃの値Ｃｘを求める第２
の処理と、前記複数のＣｇｃ−Ｖｇ特性においてゲート
−ソース・ドレイン間容量Ｃｇｃが飽和するゲート電圧
Ｖｇにおける各ゲート長Ｌｇに対するゲート−ソース・
ドレイン間容量Ｃｇｃを求めてプロットすることにより
Ｃｇｃ−Ｌｇ特性を求める第３の処理と、前記第３の処
理により求めたＣｇｃ−Ｌｇ特性のＣｇｃ軸切片よりフ
リンジ容量Ｃｆを求める第４の処理と、前記Ｃｇｃ−Ｌ
ｇ特性においてＣｇｃ＝Ｃｘとなる点からフリンジ容量
Ｃｆに基づいてゲートとソースまたはドレインとなる拡
散領域とのオーバーラップ領域におけるゲート長方向の
長さであるオーバーラップ長ΔＬ及び前記オーバーラッ
プ領域におけるゲートと前記拡散領域との間で形成され
るオーバーラップ容量Ｃｏｖを求める第５の処理と、を
有することを特徴とするＭＯＳＦＥＴのオーバーラップ
長・オーバーラップ容量測定方法をコンピュータに実行
させるためのプログラムを記録したコンピュータにより
読み取り可能な記録媒体を要旨とする。
【００３２】請求項１５に記載の発明によれば、半導体
基板の表面部または該表面部のウェル内に形成されたゲ
ート長の異なる複数のＭＯＳＦＥＴについて、ゲート−
ソース・ドレイン間に直流バイアス電圧Ｖｇおよび交流
電圧を印加し、ゲート電圧としての前記直流バイアス電
圧Ｖｇを変化させてゲート−ソース・ドレイン間に流れ
る電流を計測し、該計測結果に基づいてゲート−ソース
・ドレイン間容量Ｃｇｃとゲート電圧Ｖｇとの関係を示
す複数のＣｇｃ−Ｖｇ特性を求める第１の処理と、前記
複数のＣｇｃ−Ｖｇ特性においてゲート長Ｌｇに対する
依存性が現れるゲート電圧Ｖｇの値Ｖｘを求め、かつ前
記Ｃｇｃ−Ｖｇ特性からゲート電圧値Ｖｘでのゲート−
ソース・ドレイン間容量Ｃｇｃの値Ｃｘを求める第２の
処理と、前記複数のＣｇｃ−Ｖｇ特性においてゲート−
ソース・ドレイン間容量Ｃｇｃが飽和するゲート電圧Ｖ
ｇにおける各ゲート長Ｌｇに対するゲート−ソース・ド
レイン間容量Ｃｇｃを求めてプロットすることによりＣ
ｇｃ−Ｌｇ特性を求める第３の処理と、前記第３の処理
により求めたＣｇｃ−Ｌｇ特性のＣｇｃ軸切片よりフリ
ンジ容量Ｃｆを求める第４の処理と、前記Ｃｇｃ−Ｌｇ
特性においてＣｇｃ＝Ｃｘとなる点からフリンジ容量Ｃ
ｆに基づいてゲートとソースまたはドレインとなる拡散
領域とのオーバーラップ領域におけるゲート長方向の長
さであるオーバーラップ長ΔＬ及び前記オーバーラップ
領域におけるゲートと前記拡散領域との間で形成される
オーバーラップ容量Ｃｏｖを求める第５の処理と、を有
することを特徴とするＭＯＳＦＥＴのオーバーラップ長
・オーバーラップ容量測定方法をコンピュータに実行さ
せるためのプログラムをコンピュータにより読み取り可
能な記録媒体に記録するようにしたので、このプログラ
ムをコンピュータシステムに読み込ませ、実行させるこ
とにより、短チャネルＭＯＳＦＥＴにおいても、正確に
オーバーラップ長ΔＬを求めることができる。また同時
にオーバーラップ容量Ｃｏｖおよびフリンジ容量を求め
ることができる。
基板の表面部または該表面部のウェル内に形成されたゲ
ート長の異なる複数のＭＯＳＦＥＴについて、ゲート−
ソース・ドレイン間に直流バイアス電圧Ｖｇおよび交流
電圧を印加し、ゲート電圧としての前記直流バイアス電
圧Ｖｇを変化させてゲート−ソース・ドレイン間に流れ
る電流を計測し、該計測結果に基づいてゲート−ソース
・ドレイン間容量Ｃｇｃとゲート電圧Ｖｇとの関係を示
す複数のＣｇｃ−Ｖｇ特性を求める第１の処理と、前記
複数のＣｇｃ−Ｖｇ特性においてゲート長Ｌｇに対する
依存性が現れるゲート電圧Ｖｇの値Ｖｘを求め、かつ前
記Ｃｇｃ−Ｖｇ特性からゲート電圧値Ｖｘでのゲート−
ソース・ドレイン間容量Ｃｇｃの値Ｃｘを求める第２の
処理と、前記複数のＣｇｃ−Ｖｇ特性においてゲート−
ソース・ドレイン間容量Ｃｇｃが飽和するゲート電圧Ｖ
ｇにおける各ゲート長Ｌｇに対するゲート−ソース・ド
レイン間容量Ｃｇｃを求めてプロットすることによりＣ
ｇｃ−Ｌｇ特性を求める第３の処理と、前記第３の処理
により求めたＣｇｃ−Ｌｇ特性のＣｇｃ軸切片よりフリ
ンジ容量Ｃｆを求める第４の処理と、前記Ｃｇｃ−Ｌｇ
特性においてＣｇｃ＝Ｃｘとなる点からフリンジ容量Ｃ
ｆに基づいてゲートとソースまたはドレインとなる拡散
領域とのオーバーラップ領域におけるゲート長方向の長
さであるオーバーラップ長ΔＬ及び前記オーバーラップ
領域におけるゲートと前記拡散領域との間で形成される
オーバーラップ容量Ｃｏｖを求める第５の処理と、を有
することを特徴とするＭＯＳＦＥＴのオーバーラップ長
・オーバーラップ容量測定方法をコンピュータに実行さ
せるためのプログラムをコンピュータにより読み取り可
能な記録媒体に記録するようにしたので、このプログラ
ムをコンピュータシステムに読み込ませ、実行させるこ
とにより、短チャネルＭＯＳＦＥＴにおいても、正確に
オーバーラップ長ΔＬを求めることができる。また同時
にオーバーラップ容量Ｃｏｖおよびフリンジ容量を求め
ることができる。
【００３３】また請求項１６に記載の記録媒体は、前記
第２の処理の代わりに、前記複数のＣｇｃ−Ｖｇ特性に
おいて任意の２つのゲート長Ｌｍ，Ｌｎ（ｍ≠ｎ）にお
けるゲート−ソース・ドレイン間容量Ｃｇｃの差分をと
り、その差分が最大値に対してある割合の値でのゲート
電圧Ｖｇの値を前記複数のＣｇｃ−Ｖｇ特性においてゲ
ート長Ｌｇに対する依存性が現れるゲート電圧値Ｖｘと
し、かつ前記Ｃｇｃ−Ｖｇ特性からゲート電圧値Ｖｘで
のゲート−ソース・ドレイン間容量Ｃｇｃの値Ｃｘを求
める第６の処理を有することを特徴とする請求項１に記
載のＭＯＳＦＥＴのオーバーラップ長・オーバーラップ
容量測定方法をコンピュータに実行させるためのプログ
ラムを記録したコンピュータにより読み取り可能な記録
媒体を要旨とする。
第２の処理の代わりに、前記複数のＣｇｃ−Ｖｇ特性に
おいて任意の２つのゲート長Ｌｍ，Ｌｎ（ｍ≠ｎ）にお
けるゲート−ソース・ドレイン間容量Ｃｇｃの差分をと
り、その差分が最大値に対してある割合の値でのゲート
電圧Ｖｇの値を前記複数のＣｇｃ−Ｖｇ特性においてゲ
ート長Ｌｇに対する依存性が現れるゲート電圧値Ｖｘと
し、かつ前記Ｃｇｃ−Ｖｇ特性からゲート電圧値Ｖｘで
のゲート−ソース・ドレイン間容量Ｃｇｃの値Ｃｘを求
める第６の処理を有することを特徴とする請求項１に記
載のＭＯＳＦＥＴのオーバーラップ長・オーバーラップ
容量測定方法をコンピュータに実行させるためのプログ
ラムを記録したコンピュータにより読み取り可能な記録
媒体を要旨とする。
【００３４】請求項１６に記載の発明によれば、前記第
２の処理の代わりに、前記複数のＣｇｃ−Ｖｇ特性にお
いて任意の２つのゲート長Ｌｍ，Ｌｎ（ｍ≠ｎ）におけ
るゲート−ソース・ドレイン間容量Ｃｇｃの差分をと
り、その差分が最大値に対してある割合の値でのゲート
電圧Ｖｇの値を前記複数のＣｇｃ−Ｖｇ特性においてゲ
ート長Ｌｇに対する依存性が現れるゲート電圧値Ｖｘと
し、かつ前記Ｃｇｃ−Ｖｇ特性からゲート電圧値Ｖｘで
のゲート−ソース・ドレイン間容量Ｃｇｃの値Ｃｘを求
める第６の処理を有することを特徴とする請求項１に記
載のＭＯＳＦＥＴのオーバーラップ長・オーバーラップ
容量測定方法をコンピュータに実行させるためのプログ
ラムをコンピュータにより読み取り可能な記録媒体に記
録するようにしたので、このプログラムをコンピュータ
システムに読み込ませ、実行させることにより、短チャ
ネルＭＯＳＦＥＴにおいても、正確にオーバーラップ長
ΔＬを求めることができる。また同時にオーバーラップ
容量Ｃｏｖおよびフリンジ容量を求めることができる。
２の処理の代わりに、前記複数のＣｇｃ−Ｖｇ特性にお
いて任意の２つのゲート長Ｌｍ，Ｌｎ（ｍ≠ｎ）におけ
るゲート−ソース・ドレイン間容量Ｃｇｃの差分をと
り、その差分が最大値に対してある割合の値でのゲート
電圧Ｖｇの値を前記複数のＣｇｃ−Ｖｇ特性においてゲ
ート長Ｌｇに対する依存性が現れるゲート電圧値Ｖｘと
し、かつ前記Ｃｇｃ−Ｖｇ特性からゲート電圧値Ｖｘで
のゲート−ソース・ドレイン間容量Ｃｇｃの値Ｃｘを求
める第６の処理を有することを特徴とする請求項１に記
載のＭＯＳＦＥＴのオーバーラップ長・オーバーラップ
容量測定方法をコンピュータに実行させるためのプログ
ラムをコンピュータにより読み取り可能な記録媒体に記
録するようにしたので、このプログラムをコンピュータ
システムに読み込ませ、実行させることにより、短チャ
ネルＭＯＳＦＥＴにおいても、正確にオーバーラップ長
ΔＬを求めることができる。また同時にオーバーラップ
容量Ｃｏｖおよびフリンジ容量を求めることができる。
【００３５】また請求項１７に記載の記録媒体は、前記
第２の処理の代わりに、第１の処理で求めた前記複数の
Ｃｇｃ−Ｖｇ特性においてゲート−ソース・ドレイン間
容量Ｃｇｃをゲート電圧Ｖｇで微分した∂Ｃｇｃ／∂Ｖ
ｇとゲート電圧Ｖｇとの関係を示す複数の∂Ｃｇｃ／∂
Ｖｇ−Ｖｇ特性を求める第７の処理と、前記複数の∂Ｃ
ｇｃ／∂Ｖｇ−Ｖｇ特性の立ち上がり点を求めて前記複
数の∂Ｃｇｃ／∂Ｖｇ−Ｖｇ特性においてゲート長Ｌｇ
に対する依存性が現れるゲート電圧Ｖｇの値をＶｘと
し、かつ前記Ｃｇｃ−Ｖｇ特性からゲート電圧値Ｖｘで
のゲート−ソース・ドレイン間容量Ｃｇｃの値Ｃｘを求
める第８の処理とを有することを特徴とする請求項１に
記載のＭＯＳＦＥＴのオーバーラップ長・オーバーラッ
プ容量測定方法をコンピュータに実行させるためのプロ
グラムを記録したコンピュータにより読み取り可能な記
録媒体を要旨とする。
第２の処理の代わりに、第１の処理で求めた前記複数の
Ｃｇｃ−Ｖｇ特性においてゲート−ソース・ドレイン間
容量Ｃｇｃをゲート電圧Ｖｇで微分した∂Ｃｇｃ／∂Ｖ
ｇとゲート電圧Ｖｇとの関係を示す複数の∂Ｃｇｃ／∂
Ｖｇ−Ｖｇ特性を求める第７の処理と、前記複数の∂Ｃ
ｇｃ／∂Ｖｇ−Ｖｇ特性の立ち上がり点を求めて前記複
数の∂Ｃｇｃ／∂Ｖｇ−Ｖｇ特性においてゲート長Ｌｇ
に対する依存性が現れるゲート電圧Ｖｇの値をＶｘと
し、かつ前記Ｃｇｃ−Ｖｇ特性からゲート電圧値Ｖｘで
のゲート−ソース・ドレイン間容量Ｃｇｃの値Ｃｘを求
める第８の処理とを有することを特徴とする請求項１に
記載のＭＯＳＦＥＴのオーバーラップ長・オーバーラッ
プ容量測定方法をコンピュータに実行させるためのプロ
グラムを記録したコンピュータにより読み取り可能な記
録媒体を要旨とする。
【００３６】請求項１７に記載の発明によれば、前記第
２の処理の代わりに、第１の処理で求めた前記複数のＣ
ｇｃ−Ｖｇ特性においてゲート−ソース・ドレイン間容
量Ｃｇｃをゲート電圧Ｖｇで微分した∂Ｃｇｃ／∂Ｖｇ
とゲート電圧Ｖｇとの関係を示す複数の∂Ｃｇｃ／∂Ｖ
ｇ−Ｖｇ特性を求める第７の処理と、前記複数の∂Ｃｇ
ｃ／∂Ｖｇ−Ｖｇ特性の立ち上がり点を求めて前記複数
の∂Ｃｇｃ／∂Ｖｇ−Ｖｇ特性においてゲート長Ｌｇに
対する依存性が現れるゲート電圧Ｖｇの値をＶｘとし、
かつ前記Ｃｇｃ−Ｖｇ特性からゲート電圧値Ｖｘでのゲ
ート−ソース・ドレイン間容量Ｃｇｃの値Ｃｘを求める
第８の処理とを有することを特徴とする請求項１に記載
のＭＯＳＦＥＴのオーバーラップ長・オーバーラップ容
量測定方法をコンピュータに実行させるためのプログラ
ムをコンピュータにより読み取り可能な記録媒体に記録
するようにしたので、このプログラムをコンピュータシ
ステムに読み込ませ、実行させることにより、短チャネ
ルＭＯＳＦＥＴにおいても、正確にオーバーラップ長Δ
Ｌを求めることができる。また同時にオーバーラップ容
量Ｃｏｖおよびフリンジ容量を求めることができる。
２の処理の代わりに、第１の処理で求めた前記複数のＣ
ｇｃ−Ｖｇ特性においてゲート−ソース・ドレイン間容
量Ｃｇｃをゲート電圧Ｖｇで微分した∂Ｃｇｃ／∂Ｖｇ
とゲート電圧Ｖｇとの関係を示す複数の∂Ｃｇｃ／∂Ｖ
ｇ−Ｖｇ特性を求める第７の処理と、前記複数の∂Ｃｇ
ｃ／∂Ｖｇ−Ｖｇ特性の立ち上がり点を求めて前記複数
の∂Ｃｇｃ／∂Ｖｇ−Ｖｇ特性においてゲート長Ｌｇに
対する依存性が現れるゲート電圧Ｖｇの値をＶｘとし、
かつ前記Ｃｇｃ−Ｖｇ特性からゲート電圧値Ｖｘでのゲ
ート−ソース・ドレイン間容量Ｃｇｃの値Ｃｘを求める
第８の処理とを有することを特徴とする請求項１に記載
のＭＯＳＦＥＴのオーバーラップ長・オーバーラップ容
量測定方法をコンピュータに実行させるためのプログラ
ムをコンピュータにより読み取り可能な記録媒体に記録
するようにしたので、このプログラムをコンピュータシ
ステムに読み込ませ、実行させることにより、短チャネ
ルＭＯＳＦＥＴにおいても、正確にオーバーラップ長Δ
Ｌを求めることができる。また同時にオーバーラップ容
量Ｃｏｖおよびフリンジ容量を求めることができる。
【００３７】また請求項１８に記載の記録媒体は、前記
第２の処理の代わりに、第１の処理で求めたＣｇｃ−Ｖ
ｇ特性のゲート−ソース・ドレイン間容量Ｃｇｃをゲー
ト電圧Ｖｇで微分し、かつ微分したゲート−ソース・ド
レイン間容量Ｃｇｃを更に、ゲート長Ｌｇで微分した∂
／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）とゲート電圧Ｖｇとの関
係を示す∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性を
求める第９の処理と、前記∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖ
ｇ）−Ｖｇ特性の立ち上がり点を求めて前記複数のＣｇ
ｃ−Ｖｇ特性においてゲート長Ｌｇに対する依存性が現
れるゲート電圧Ｖｇの値をＶｘとし、かつ前記Ｃｇｃ−
Ｖｇ特性からゲート電圧値Ｖｘでのゲート−ソース・ド
レイン間容量Ｃｇｃの値Ｃｘを求める第１０の処理と、
を有することを特徴とする請求項１に記載のＭＯＳＦ
ＥＴのオーバーラップ長・オーバーラップ容量測定方法
をコンピュータに実行させるためのプログラムを記録し
たコンピュータにより読み取り可能な記録媒体を要旨と
する。
第２の処理の代わりに、第１の処理で求めたＣｇｃ−Ｖ
ｇ特性のゲート−ソース・ドレイン間容量Ｃｇｃをゲー
ト電圧Ｖｇで微分し、かつ微分したゲート−ソース・ド
レイン間容量Ｃｇｃを更に、ゲート長Ｌｇで微分した∂
／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）とゲート電圧Ｖｇとの関
係を示す∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性を
求める第９の処理と、前記∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖ
ｇ）−Ｖｇ特性の立ち上がり点を求めて前記複数のＣｇ
ｃ−Ｖｇ特性においてゲート長Ｌｇに対する依存性が現
れるゲート電圧Ｖｇの値をＶｘとし、かつ前記Ｃｇｃ−
Ｖｇ特性からゲート電圧値Ｖｘでのゲート−ソース・ド
レイン間容量Ｃｇｃの値Ｃｘを求める第１０の処理と、
を有することを特徴とする請求項１に記載のＭＯＳＦ
ＥＴのオーバーラップ長・オーバーラップ容量測定方法
をコンピュータに実行させるためのプログラムを記録し
たコンピュータにより読み取り可能な記録媒体を要旨と
する。
【００３８】請求項１８に記載の発明によれば、前記第
２の処理の代わりに、第１の処理で求めたＣｇｃ−Ｖｇ
特性のゲート−ソース・ドレイン間容量Ｃｇｃをゲート
電圧Ｖｇで微分し、かつ微分したゲート−ソース・ドレ
イン間容量Ｃｇｃを更に、ゲート長Ｌｇで微分した∂／
∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）とゲート電圧Ｖｇとの関係
を示す∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性を求
める第９の処理と、前記∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖ
ｇ）−Ｖｇ特性の立ち上がり点を求めて前記複数のＣｇ
ｃ−Ｖｇ特性においてゲート長Ｌｇに対する依存性が現
れるゲート電圧Ｖｇの値をＶｘとし、かつ前記Ｃｇｃ−
Ｖｇ特性からゲート電圧値Ｖｘでのゲート−ソース・ド
レイン間容量Ｃｇｃの値Ｃｘを求める第１０の処理と、
を有することを特徴とする請求項１に記載のＭＯＳＦ
ＥＴのオーバーラップ長・オーバーラップ容量測定方法
をコンピュータに実行させるためのプログラムをコンピ
ュータにより読み取り可能な記録媒体に記録するように
したので、このプログラムをコンピュータシステムに読
み込ませ、実行させることにより、短チャネルＭＯＳＦ
ＥＴにおいても、正確にオーバーラップ長ΔＬを求める
ことができる。また同時にオーバーラップ容量Ｃｏｖお
よびフリンジ容量を求めることができる。
２の処理の代わりに、第１の処理で求めたＣｇｃ−Ｖｇ
特性のゲート−ソース・ドレイン間容量Ｃｇｃをゲート
電圧Ｖｇで微分し、かつ微分したゲート−ソース・ドレ
イン間容量Ｃｇｃを更に、ゲート長Ｌｇで微分した∂／
∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）とゲート電圧Ｖｇとの関係
を示す∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性を求
める第９の処理と、前記∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖ
ｇ）−Ｖｇ特性の立ち上がり点を求めて前記複数のＣｇ
ｃ−Ｖｇ特性においてゲート長Ｌｇに対する依存性が現
れるゲート電圧Ｖｇの値をＶｘとし、かつ前記Ｃｇｃ−
Ｖｇ特性からゲート電圧値Ｖｘでのゲート−ソース・ド
レイン間容量Ｃｇｃの値Ｃｘを求める第１０の処理と、
を有することを特徴とする請求項１に記載のＭＯＳＦ
ＥＴのオーバーラップ長・オーバーラップ容量測定方法
をコンピュータに実行させるためのプログラムをコンピ
ュータにより読み取り可能な記録媒体に記録するように
したので、このプログラムをコンピュータシステムに読
み込ませ、実行させることにより、短チャネルＭＯＳＦ
ＥＴにおいても、正確にオーバーラップ長ΔＬを求める
ことができる。また同時にオーバーラップ容量Ｃｏｖお
よびフリンジ容量を求めることができる。
【００３９】また請求項１９に記載の記録媒体は、前記
第２の処理の代わりに、第１の処理で求めたＣｇｃ−Ｖ
ｇ特性のゲート−ソース・ドレイン間容量Ｃｇｃをゲー
ト電圧Ｖｇで微分し、かつ微分したゲート−ソース・ド
レイン間容量Ｃｇｃを更に、ゲート長Ｌｇで微分した∂
／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）とゲート電圧Ｖｇとの関
係を示す∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性を
求める第９の処理と、前記∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖ
ｇ）−Ｖｇ特性においてピークが生じるゲート電圧の値
Ｖｐと、前記∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特
性における半値幅をＶｗ、定数をｋ（1.0＜ｋ＜1.5）と
してＶｘ＝Ｖｐ−ｋ・Ｖｗとして求まるゲート電圧値Ｖ
ｘを前記複数のＣｇｃ−Ｖｇ特性においてゲート長Ｌｇ
に対する依存性が現れるゲート電圧値Ｖｘとし、かつ前
記Ｃｇｃ−Ｖｇ特性からゲート電圧値Ｖｘでのゲート−
ソース・ドレイン間容量Ｃｇｃの値Ｃｘを求める第１１
の処理とを有することを特徴とする請求項１に記載のＭ
ＯＳＦＥＴのオーバーラップ長・オーバーラップ容量測
定方法をコンピュータに実行させるためのプログラムを
記録したコンピュータにより読み取り可能な記録媒体を
要旨とする。
第２の処理の代わりに、第１の処理で求めたＣｇｃ−Ｖ
ｇ特性のゲート−ソース・ドレイン間容量Ｃｇｃをゲー
ト電圧Ｖｇで微分し、かつ微分したゲート−ソース・ド
レイン間容量Ｃｇｃを更に、ゲート長Ｌｇで微分した∂
／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）とゲート電圧Ｖｇとの関
係を示す∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性を
求める第９の処理と、前記∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖ
ｇ）−Ｖｇ特性においてピークが生じるゲート電圧の値
Ｖｐと、前記∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特
性における半値幅をＶｗ、定数をｋ（1.0＜ｋ＜1.5）と
してＶｘ＝Ｖｐ−ｋ・Ｖｗとして求まるゲート電圧値Ｖ
ｘを前記複数のＣｇｃ−Ｖｇ特性においてゲート長Ｌｇ
に対する依存性が現れるゲート電圧値Ｖｘとし、かつ前
記Ｃｇｃ−Ｖｇ特性からゲート電圧値Ｖｘでのゲート−
ソース・ドレイン間容量Ｃｇｃの値Ｃｘを求める第１１
の処理とを有することを特徴とする請求項１に記載のＭ
ＯＳＦＥＴのオーバーラップ長・オーバーラップ容量測
定方法をコンピュータに実行させるためのプログラムを
記録したコンピュータにより読み取り可能な記録媒体を
要旨とする。
【００４０】請求項１９に記載の発明によれば、前記第
２の処理の代わりに、第１の処理で求めたＣｇｃ−Ｖｇ
特性のゲート−ソース・ドレイン間容量Ｃｇｃをゲート
電圧Ｖｇで微分し、かつ微分したゲート−ソース・ドレ
イン間容量Ｃｇｃを更に、ゲート長Ｌｇで微分した∂／
∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）とゲート電圧Ｖｇとの関係
を示す∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性を求
める第９の処理と、前記∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖ
ｇ）−Ｖｇ特性においてピークが生じるゲート電圧の値
Ｖｐと、前記∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特
性における半値幅をＶｗ、定数をｋ（1.0＜ｋ＜1.5）と
してＶｘ＝Ｖｐ−ｋ・Ｖｗとして求まるゲート電圧値Ｖ
ｘを前記複数のＣｇｃ−Ｖｇ特性においてゲート長Ｌｇ
に対する依存性が現れるゲート電圧値Ｖｘとし、かつ前
記Ｃｇｃ−Ｖｇ特性からゲート電圧値Ｖｘでのゲート−
ソース・ドレイン間容量Ｃｇｃの値Ｃｘを求める第１１
の処理とを有することを特徴とする請求項１に記載のＭ
ＯＳＦＥＴのオーバーラップ長・オーバーラップ容量測
定方法をコンピュータに実行させるためのプログラムを
コンピュータにより読み取り可能な記録媒体に記録する
ようにしたので、このプログラムをコンピュータシステ
ムに読み込ませ、実行させることにより、短チャネルＭ
ＯＳＦＥＴにおいても、正確にオーバーラップ長ΔＬを
求めることができる。また同時にオーバーラップ容量Ｃ
ｏｖおよびフリンジ容量を求めることができる。
２の処理の代わりに、第１の処理で求めたＣｇｃ−Ｖｇ
特性のゲート−ソース・ドレイン間容量Ｃｇｃをゲート
電圧Ｖｇで微分し、かつ微分したゲート−ソース・ドレ
イン間容量Ｃｇｃを更に、ゲート長Ｌｇで微分した∂／
∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）とゲート電圧Ｖｇとの関係
を示す∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性を求
める第９の処理と、前記∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖ
ｇ）−Ｖｇ特性においてピークが生じるゲート電圧の値
Ｖｐと、前記∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特
性における半値幅をＶｗ、定数をｋ（1.0＜ｋ＜1.5）と
してＶｘ＝Ｖｐ−ｋ・Ｖｗとして求まるゲート電圧値Ｖ
ｘを前記複数のＣｇｃ−Ｖｇ特性においてゲート長Ｌｇ
に対する依存性が現れるゲート電圧値Ｖｘとし、かつ前
記Ｃｇｃ−Ｖｇ特性からゲート電圧値Ｖｘでのゲート−
ソース・ドレイン間容量Ｃｇｃの値Ｃｘを求める第１１
の処理とを有することを特徴とする請求項１に記載のＭ
ＯＳＦＥＴのオーバーラップ長・オーバーラップ容量測
定方法をコンピュータに実行させるためのプログラムを
コンピュータにより読み取り可能な記録媒体に記録する
ようにしたので、このプログラムをコンピュータシステ
ムに読み込ませ、実行させることにより、短チャネルＭ
ＯＳＦＥＴにおいても、正確にオーバーラップ長ΔＬを
求めることができる。また同時にオーバーラップ容量Ｃ
ｏｖおよびフリンジ容量を求めることができる。
【００４１】また請求項２０に記載の記録媒体は、ＭＯ
Ｓ容量パターンのゲート電極と基板間に印加される直流
バイアス電圧Ｖｇと容量Ｃとの関係を示すＣ−Ｖ特性を
求め、該Ｃ−Ｖ特性より前記直流バイアス電圧Ｖｇがフ
ラットバンド電圧ＶFBに等しくなる点におけるゲート電
極の単位面積当たりのフラットバンド容量ＣFBを求める
第１の処理と、半導体基板の表面部または該表面部のウ
ェル内に形成された、オーバーラップ長ＬSD及びゲート
幅Ｗは一定であってゲート長Ｌｇの異なる複数のＭＯＳ
ＦＥＴについて基板に直流バイアス電圧ＶSUBを印加
し、かつゲート−ソース・ドレイン間に直流バイアス電
圧Ｖｇ、直流バイアス電圧ＶSUBおよび交流電圧を印加
すると共に、直流バイアス電圧ＶSUBを変化させながら
Ｖｇ＝ＶSUB＋ＶFBにおけるゲート−基板間容量ＣGSUB
を測定する第２の処理と、シミュレーションにより基板
−ソース・ドレイン間のビルトインポテンシャルＶbiを
求める第３の処理と、前記ゲート−基板間容量ＣGSUBを
√（Ｖbi−ＶSUB）に対してプロットして回帰直線を求
め、該回帰直線におけるＣGSUB軸の切片の値がＣFB・
（Ｌｇ−２ＬSD）・Ｗであることからゲートとソースま
たはドレインとなる拡散領域とのオーバーラップ領域に
おけるゲート長方向の長さであるオーバーラップ長ＬSD
を求める第４の処理と、 を有することを特徴とするＭ
ＯＳＦＥＴのオーバーラップ長測定方法をコンピュータ
に実行させるためのプログラムを記録したコンピュータ
により読み取り可能な記録媒体を要旨とする。
Ｓ容量パターンのゲート電極と基板間に印加される直流
バイアス電圧Ｖｇと容量Ｃとの関係を示すＣ−Ｖ特性を
求め、該Ｃ−Ｖ特性より前記直流バイアス電圧Ｖｇがフ
ラットバンド電圧ＶFBに等しくなる点におけるゲート電
極の単位面積当たりのフラットバンド容量ＣFBを求める
第１の処理と、半導体基板の表面部または該表面部のウ
ェル内に形成された、オーバーラップ長ＬSD及びゲート
幅Ｗは一定であってゲート長Ｌｇの異なる複数のＭＯＳ
ＦＥＴについて基板に直流バイアス電圧ＶSUBを印加
し、かつゲート−ソース・ドレイン間に直流バイアス電
圧Ｖｇ、直流バイアス電圧ＶSUBおよび交流電圧を印加
すると共に、直流バイアス電圧ＶSUBを変化させながら
Ｖｇ＝ＶSUB＋ＶFBにおけるゲート−基板間容量ＣGSUB
を測定する第２の処理と、シミュレーションにより基板
−ソース・ドレイン間のビルトインポテンシャルＶbiを
求める第３の処理と、前記ゲート−基板間容量ＣGSUBを
√（Ｖbi−ＶSUB）に対してプロットして回帰直線を求
め、該回帰直線におけるＣGSUB軸の切片の値がＣFB・
（Ｌｇ−２ＬSD）・Ｗであることからゲートとソースま
たはドレインとなる拡散領域とのオーバーラップ領域に
おけるゲート長方向の長さであるオーバーラップ長ＬSD
を求める第４の処理と、 を有することを特徴とするＭ
ＯＳＦＥＴのオーバーラップ長測定方法をコンピュータ
に実行させるためのプログラムを記録したコンピュータ
により読み取り可能な記録媒体を要旨とする。
【００４２】請求項２０に記載の発明によれば、ＭＯＳ
容量パターンのゲート電極と基板間に印加される直流バ
イアス電圧Ｖｇと容量Ｃとの関係を示すＣ−Ｖ特性を求
め、該Ｃ−Ｖ特性より前記直流バイアス電圧Ｖｇがフラ
ットバンド電圧ＶFBに等しくなる点におけるゲート電極
の単位面積当たりのフラットバンド容量ＣFBを求める第
１の処理と、半導体基板の表面部または該表面部のウェ
ル内に形成された、オーバーラップ長ＬSD及びゲート幅
Ｗは一定であってゲート長Ｌｇの異なる複数のＭＯＳＦ
ＥＴについて基板に直流バイアス電圧ＶSUBを印加し、
かつゲート−ソース・ドレイン間に直流バイアス電圧Ｖ
ｇ、直流バイアス電圧ＶSUBおよび交流電圧を印加する
と共に、直流バイアス電圧ＶSUBを変化させながらＶｇ
＝ＶSUB＋ＶFBにおけるゲート−基板間容量ＣGSUBを測
定する第２の処理と、シミュレーションにより基板−ソ
ース・ドレイン間のビルトインポテンシャルＶbiを求め
る第３の処理と、前記ゲート−基板間容量ＣGSUBを√
（Ｖbi−ＶSUB）に対してプロットして回帰直線を求
め、該回帰直線におけるＣGSUB軸の切片の値がＣFB・
（Ｌｇ−２ＬSD）・Ｗであることからゲートとソースま
たはドレインとなる拡散領域とのオーバーラップ領域に
おけるゲート長方向の長さであるオーバーラップ長ＬSD
を求める第４の処理とを有することを特徴とするＭＯＳ
ＦＥＴのオーバーラップ長測定方法をコンピュータに実
行させるためのプログラムをコンピュータにより読み取
り可能な記録媒体に記録するようにしたので、このプロ
グラムをコンピュータシステムに読み込ませ、実行させ
ることにより、基板に印加する直流バイアス電圧ＶSUB
をソース・ドレインが順バイアスされる限界まで順方向
に追い込むようにして測定し、データ処理することがで
き、この結果、容量測定におけるソース・ドレイン−基
板間に形成される空乏層の影響を抑制でき、ソース・ド
レイン−基板間におけるＰＮ接合位置の評価精度の向上
が図れる。
容量パターンのゲート電極と基板間に印加される直流バ
イアス電圧Ｖｇと容量Ｃとの関係を示すＣ−Ｖ特性を求
め、該Ｃ−Ｖ特性より前記直流バイアス電圧Ｖｇがフラ
ットバンド電圧ＶFBに等しくなる点におけるゲート電極
の単位面積当たりのフラットバンド容量ＣFBを求める第
１の処理と、半導体基板の表面部または該表面部のウェ
ル内に形成された、オーバーラップ長ＬSD及びゲート幅
Ｗは一定であってゲート長Ｌｇの異なる複数のＭＯＳＦ
ＥＴについて基板に直流バイアス電圧ＶSUBを印加し、
かつゲート−ソース・ドレイン間に直流バイアス電圧Ｖ
ｇ、直流バイアス電圧ＶSUBおよび交流電圧を印加する
と共に、直流バイアス電圧ＶSUBを変化させながらＶｇ
＝ＶSUB＋ＶFBにおけるゲート−基板間容量ＣGSUBを測
定する第２の処理と、シミュレーションにより基板−ソ
ース・ドレイン間のビルトインポテンシャルＶbiを求め
る第３の処理と、前記ゲート−基板間容量ＣGSUBを√
（Ｖbi−ＶSUB）に対してプロットして回帰直線を求
め、該回帰直線におけるＣGSUB軸の切片の値がＣFB・
（Ｌｇ−２ＬSD）・Ｗであることからゲートとソースま
たはドレインとなる拡散領域とのオーバーラップ領域に
おけるゲート長方向の長さであるオーバーラップ長ＬSD
を求める第４の処理とを有することを特徴とするＭＯＳ
ＦＥＴのオーバーラップ長測定方法をコンピュータに実
行させるためのプログラムをコンピュータにより読み取
り可能な記録媒体に記録するようにしたので、このプロ
グラムをコンピュータシステムに読み込ませ、実行させ
ることにより、基板に印加する直流バイアス電圧ＶSUB
をソース・ドレインが順バイアスされる限界まで順方向
に追い込むようにして測定し、データ処理することがで
き、この結果、容量測定におけるソース・ドレイン−基
板間に形成される空乏層の影響を抑制でき、ソース・ド
レイン−基板間におけるＰＮ接合位置の評価精度の向上
が図れる。
【００４３】またＭＯＳＦＥＴの容量測定の対象となる
領域のエネルギーバンドがフラットになるようにバイア
ス設定（Ｖｇ＝ＶSUB＋ＶFB）するようにしたので、ソ
ース・ドレイン−基板間に形成される空乏層がＰＮ接合
に平行な形で分布し、ＰＮ接合位置決定に対する擾乱が
少なくなる。したがって、冶金学的接合位置に近いオー
バーラップ長を求めることができる。
領域のエネルギーバンドがフラットになるようにバイア
ス設定（Ｖｇ＝ＶSUB＋ＶFB）するようにしたので、ソ
ース・ドレイン−基板間に形成される空乏層がＰＮ接合
に平行な形で分布し、ＰＮ接合位置決定に対する擾乱が
少なくなる。したがって、冶金学的接合位置に近いオー
バーラップ長を求めることができる。
【００４４】また請求項２１に記載の記録媒体は、拡散
層上のＭＯＳ容量パターンのゲート電極と拡散層間に印
加される直流バイアス電圧Ｖｇと容量Ｃとの関係を示す
Ｃ−Ｖ特性を求め、該Ｃ−Ｖ特性より前記直流バイアス
電圧Ｖｇがフラットバンド電圧ＶFBに等しくなる点にお
けるゲート電極の単位面積当たりの対拡散層フラットバ
ンド容量ＣFB'を 求める第１の処理と、半導体基板の表
面部または該表面部のウェル内に形成された、オーバー
ラップ長ＬSD及びゲート幅Ｗは一定であってゲート長Ｌ
ｇの異なる複数のＭＯＳＦＥＴについて、ゲート−ソー
ス・ドレイン間に直流バイアス電圧Ｖｇおよび交流電圧
を印加し、ゲート電圧としての前記直流バイアス電圧Ｖ
ｇを変化させてゲート−ソース・ドレイン間に流れる電
流を計測し、該計測結果に基づいてゲート−ソース・ド
レイン間容量Ｃｇｃとゲート電圧Ｖｇとの関係を示す複
数のＣｇｃ−Ｖｇ特性を求める第２の処理と、前記複数
のＣｇｃ−Ｖｇ特性においてゲート−ソース・ドレイン
間容量Ｃｇｃが飽和するゲート電圧Ｖｇにおける各ゲー
ト長Ｌｇに対するゲート−ソース・ドレイン間容量Ｃｇ
ｃを求めてプロットすることによりＣｇｃ−Ｌｇ特性を
求める第３の処理と、前記Ｃｇｃ−Ｌｇ特性のＣｇｃ軸
の切片より片側のゲートフリンジ容量ＣFLを求める第４
の処理と、ＭＯＳＦＥＴの基板に印加する直流バイアス
電圧ＶSUBを変化させながらゲート電圧ＶｇがＶｇ＝０
におけるゲート−ソース・ドレイン間容量ＣGSDを測定
する第５の処理と、シミュレーションにより基板−ソー
ス・ドレイン間のビルトインポテンシャルＶbiを求める
第６の処理と、前記ゲート−ソース・ドレイン間容量Ｃ
GSDを√（Ｖbi−ＶSUB）に対してプロットしてＣGSD−
√（Ｖbi−ＶSUB）特性を求め、該ＣGSD−√（Ｖbi−Ｖ
SUB）特性におけるゲート−ソース・ドレイン間容量ＣG
SDの最小値がＣFB'・ＬSD・Ｗ＋２ＣFLであることから
ゲートとソースまたはドレインとなる拡散領域とのオー
バーラップ領域におけるゲート長方向の長さであるオー
バーラップ長ＬSDを求める第７の処理とを有することを
特徴とするＭＯＳＦＥＴのオーバーラップ長測定方法を
コンピュータに実行させるためのプログラムを記録した
コンピュータにより読み取り可能な記録媒体を要旨とす
る。
層上のＭＯＳ容量パターンのゲート電極と拡散層間に印
加される直流バイアス電圧Ｖｇと容量Ｃとの関係を示す
Ｃ−Ｖ特性を求め、該Ｃ−Ｖ特性より前記直流バイアス
電圧Ｖｇがフラットバンド電圧ＶFBに等しくなる点にお
けるゲート電極の単位面積当たりの対拡散層フラットバ
ンド容量ＣFB'を 求める第１の処理と、半導体基板の表
面部または該表面部のウェル内に形成された、オーバー
ラップ長ＬSD及びゲート幅Ｗは一定であってゲート長Ｌ
ｇの異なる複数のＭＯＳＦＥＴについて、ゲート−ソー
ス・ドレイン間に直流バイアス電圧Ｖｇおよび交流電圧
を印加し、ゲート電圧としての前記直流バイアス電圧Ｖ
ｇを変化させてゲート−ソース・ドレイン間に流れる電
流を計測し、該計測結果に基づいてゲート−ソース・ド
レイン間容量Ｃｇｃとゲート電圧Ｖｇとの関係を示す複
数のＣｇｃ−Ｖｇ特性を求める第２の処理と、前記複数
のＣｇｃ−Ｖｇ特性においてゲート−ソース・ドレイン
間容量Ｃｇｃが飽和するゲート電圧Ｖｇにおける各ゲー
ト長Ｌｇに対するゲート−ソース・ドレイン間容量Ｃｇ
ｃを求めてプロットすることによりＣｇｃ−Ｌｇ特性を
求める第３の処理と、前記Ｃｇｃ−Ｌｇ特性のＣｇｃ軸
の切片より片側のゲートフリンジ容量ＣFLを求める第４
の処理と、ＭＯＳＦＥＴの基板に印加する直流バイアス
電圧ＶSUBを変化させながらゲート電圧ＶｇがＶｇ＝０
におけるゲート−ソース・ドレイン間容量ＣGSDを測定
する第５の処理と、シミュレーションにより基板−ソー
ス・ドレイン間のビルトインポテンシャルＶbiを求める
第６の処理と、前記ゲート−ソース・ドレイン間容量Ｃ
GSDを√（Ｖbi−ＶSUB）に対してプロットしてＣGSD−
√（Ｖbi−ＶSUB）特性を求め、該ＣGSD−√（Ｖbi−Ｖ
SUB）特性におけるゲート−ソース・ドレイン間容量ＣG
SDの最小値がＣFB'・ＬSD・Ｗ＋２ＣFLであることから
ゲートとソースまたはドレインとなる拡散領域とのオー
バーラップ領域におけるゲート長方向の長さであるオー
バーラップ長ＬSDを求める第７の処理とを有することを
特徴とするＭＯＳＦＥＴのオーバーラップ長測定方法を
コンピュータに実行させるためのプログラムを記録した
コンピュータにより読み取り可能な記録媒体を要旨とす
る。
【００４５】請求項２１に記載の発明によれば、拡散層
上のＭＯＳ容量パターンのゲート電極と拡散層間に印加
される直流バイアス電圧Ｖｇと容量Ｃとの関係を示すＣ
−Ｖ特性を求め、該Ｃ−Ｖ特性より前記直流バイアス電
圧Ｖｇがフラットバンド電圧ＶFBに等しくなる点におけ
るゲート電極の単位面積当たりの対拡散層フラットバン
ド容量ＣFB'を 求める第１の処理と、半導体基板の表面
部または該表面部のウェル内に形成された、オーバーラ
ップ長ＬSD及びゲート幅Ｗは一定であってゲート長Ｌｇ
の異なる複数のＭＯＳＦＥＴについて、ゲート−ソース
・ドレイン間に直流バイアス電圧Ｖｇおよび交流電圧を
印加し、ゲート電圧としての前記直流バイアス電圧Ｖｇ
を変化させてゲート−ソース・ドレイン間に流れる電流
を計測し、該計測結果に基づいてゲート−ソース・ドレ
イン間容量Ｃｇｃとゲート電圧Ｖｇとの関係を示す複数
のＣｇｃ−Ｖｇ特性を求める第２の処理と、前記複数の
Ｃｇｃ−Ｖｇ特性においてゲート−ソース・ドレイン間
容量Ｃｇｃが飽和するゲート電圧Ｖｇにおける各ゲート
長Ｌｇに対するゲート−ソース・ドレイン間容量Ｃｇｃ
を求めてプロットすることによりＣｇｃ−Ｌｇ特性を求
める第３の処理と、前記Ｃｇｃ−Ｌｇ特性のＣｇｃ軸の
切片より片側のゲートフリンジ容量ＣFLを求める第４の
処理と、ＭＯＳＦＥＴの基板に印加する直流バイアス電
圧ＶSUBを変化させながらゲート電圧ＶｇがＶｇ＝０に
おけるゲート−ソース・ドレイン間容量ＣGSDを測定す
る第５の処理と、シミュレーションにより基板−ソース
・ドレイン間のビルトインポテンシャルＶbiを求める第
６の処理と、前記ゲート−ソース・ドレイン間容量ＣGS
Dを√（Ｖbi−ＶSUB）に対してプロットしてＣGSD−√
（Ｖbi−ＶSUB）特性を求め、該ＣGSD−√（Ｖbi−ＶSU
B）特性におけるゲート−ソース・ドレイン間容量ＣGSD
の最小値がＣFB'・ＬSD・Ｗ＋２ＣFLであることからゲ
ートとソースまたはドレインとなる拡散領域とのオーバ
ーラップ領域におけるゲート長方向の長さであるオーバ
ーラップ長ＬSDを求める第７の処理とを有することを特
徴とするＭＯＳＦＥＴのオーバーラップ長測定方法をコ
ンピュータに実行させるためのプログラムをコンピュー
タにより読み取り可能な記録媒体に記録するようにした
ので、このプログラムをコンピュータシステムに読み込
ませ、実行させることにより、基板に印加する直流バイ
アス電圧ＶSUBをＭＯＳＦＥＴがオン状態になる限界ま
で順方向に追い込むようにして測定し、データ処理する
ことができ、この結果、容量測定におけるソース・ドレ
イン−基板間に形成される空乏層の影響を抑制でき、ソ
ース・ドレイン−基板間におけるＰＮ接合位置の評価精
度の向上が図れる。
上のＭＯＳ容量パターンのゲート電極と拡散層間に印加
される直流バイアス電圧Ｖｇと容量Ｃとの関係を示すＣ
−Ｖ特性を求め、該Ｃ−Ｖ特性より前記直流バイアス電
圧Ｖｇがフラットバンド電圧ＶFBに等しくなる点におけ
るゲート電極の単位面積当たりの対拡散層フラットバン
ド容量ＣFB'を 求める第１の処理と、半導体基板の表面
部または該表面部のウェル内に形成された、オーバーラ
ップ長ＬSD及びゲート幅Ｗは一定であってゲート長Ｌｇ
の異なる複数のＭＯＳＦＥＴについて、ゲート−ソース
・ドレイン間に直流バイアス電圧Ｖｇおよび交流電圧を
印加し、ゲート電圧としての前記直流バイアス電圧Ｖｇ
を変化させてゲート−ソース・ドレイン間に流れる電流
を計測し、該計測結果に基づいてゲート−ソース・ドレ
イン間容量Ｃｇｃとゲート電圧Ｖｇとの関係を示す複数
のＣｇｃ−Ｖｇ特性を求める第２の処理と、前記複数の
Ｃｇｃ−Ｖｇ特性においてゲート−ソース・ドレイン間
容量Ｃｇｃが飽和するゲート電圧Ｖｇにおける各ゲート
長Ｌｇに対するゲート−ソース・ドレイン間容量Ｃｇｃ
を求めてプロットすることによりＣｇｃ−Ｌｇ特性を求
める第３の処理と、前記Ｃｇｃ−Ｌｇ特性のＣｇｃ軸の
切片より片側のゲートフリンジ容量ＣFLを求める第４の
処理と、ＭＯＳＦＥＴの基板に印加する直流バイアス電
圧ＶSUBを変化させながらゲート電圧ＶｇがＶｇ＝０に
おけるゲート−ソース・ドレイン間容量ＣGSDを測定す
る第５の処理と、シミュレーションにより基板−ソース
・ドレイン間のビルトインポテンシャルＶbiを求める第
６の処理と、前記ゲート−ソース・ドレイン間容量ＣGS
Dを√（Ｖbi−ＶSUB）に対してプロットしてＣGSD−√
（Ｖbi−ＶSUB）特性を求め、該ＣGSD−√（Ｖbi−ＶSU
B）特性におけるゲート−ソース・ドレイン間容量ＣGSD
の最小値がＣFB'・ＬSD・Ｗ＋２ＣFLであることからゲ
ートとソースまたはドレインとなる拡散領域とのオーバ
ーラップ領域におけるゲート長方向の長さであるオーバ
ーラップ長ＬSDを求める第７の処理とを有することを特
徴とするＭＯＳＦＥＴのオーバーラップ長測定方法をコ
ンピュータに実行させるためのプログラムをコンピュー
タにより読み取り可能な記録媒体に記録するようにした
ので、このプログラムをコンピュータシステムに読み込
ませ、実行させることにより、基板に印加する直流バイ
アス電圧ＶSUBをＭＯＳＦＥＴがオン状態になる限界ま
で順方向に追い込むようにして測定し、データ処理する
ことができ、この結果、容量測定におけるソース・ドレ
イン−基板間に形成される空乏層の影響を抑制でき、ソ
ース・ドレイン−基板間におけるＰＮ接合位置の評価精
度の向上が図れる。
【００４６】またＭＯＳＦＥＴの容量測定の対象となる
領域のエネルギーバンドがフラットになるようにバイア
ス設定（Ｖｇ＝０Ｖ）するようにしたので、ソース・ド
レイン−基板間に形成される空乏層がＰＮ接合に平行な
形で分布し、ＰＮ接合位置決定に対する擾乱が少なくな
る。したがって、冶金学的接合位置に近いオーバーラッ
プ長を求めることができる。
領域のエネルギーバンドがフラットになるようにバイア
ス設定（Ｖｇ＝０Ｖ）するようにしたので、ソース・ド
レイン−基板間に形成される空乏層がＰＮ接合に平行な
形で分布し、ＰＮ接合位置決定に対する擾乱が少なくな
る。したがって、冶金学的接合位置に近いオーバーラッ
プ長を求めることができる。
【００４７】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。本発明の第１の実施の形態
に係るＭＯＳＦＥＴのオーバーラップ長・オーバーラッ
プ容量測定装置の電気的構成を図１に、図１における電
気計測装置の電気的構成を図２に示す。図１において、
オーバーラップ長・オーバーラップ容量測定装置は、被
測定素子群１について、ゲート−ソース・ドレイン間容
量Ｃｇｃの算出に必要な電気計測を行う電気計測装置２
と、キーボードやマウス等の入力装置３と、各種処理プ
ログラムを記録した記録媒体４と、記録媒体４に記録さ
れた各種プログラムにより動作するデータ処理装置５
と、計測データや演算データを一時的に記憶する記憶装
置６と、ディスプレイ装置やプリンタ等の出力装置７と
を有している。
を参照して詳細に説明する。本発明の第１の実施の形態
に係るＭＯＳＦＥＴのオーバーラップ長・オーバーラッ
プ容量測定装置の電気的構成を図１に、図１における電
気計測装置の電気的構成を図２に示す。図１において、
オーバーラップ長・オーバーラップ容量測定装置は、被
測定素子群１について、ゲート−ソース・ドレイン間容
量Ｃｇｃの算出に必要な電気計測を行う電気計測装置２
と、キーボードやマウス等の入力装置３と、各種処理プ
ログラムを記録した記録媒体４と、記録媒体４に記録さ
れた各種プログラムにより動作するデータ処理装置５
と、計測データや演算データを一時的に記憶する記憶装
置６と、ディスプレイ装置やプリンタ等の出力装置７と
を有している。
【００４８】電気計測装置２は、図２に示すように被測
定素子群１を取り付けるための素子取付部２１と、デー
タ処理装置５の制御下に被測定素子群１の各測定対象素
子についてゲート−ソース・ドレイン間の電流および電
圧を計測するための計測部２２から構成されている。
定素子群１を取り付けるための素子取付部２１と、デー
タ処理装置５の制御下に被測定素子群１の各測定対象素
子についてゲート−ソース・ドレイン間の電流および電
圧を計測するための計測部２２から構成されている。
【００４９】素子取付部２１はゲート１ｇ、ソース１
ｓ、ドレイン１ｄ、半導体基板１ｂのそれぞれに電気的
に接続される取付端子を有している。また計測部２２
は、ゲート１ｇに直流バイアス電圧を印加するための可
変直流バイアス電圧源２２１と、この可変直流バイアス
電圧源２２１に直列接続された交流電圧源２２２と、ゲ
ート１ｇ−ソース１ｓ・ドレイン１ｄ間の印加電圧を測
定する電圧計２２３と、ゲート１ｇ−ソース１ｓ・ドレ
イン１ｄ間に流れる電流を測定するための電流計２２４
とを有している。
ｓ、ドレイン１ｄ、半導体基板１ｂのそれぞれに電気的
に接続される取付端子を有している。また計測部２２
は、ゲート１ｇに直流バイアス電圧を印加するための可
変直流バイアス電圧源２２１と、この可変直流バイアス
電圧源２２１に直列接続された交流電圧源２２２と、ゲ
ート１ｇ−ソース１ｓ・ドレイン１ｄ間の印加電圧を測
定する電圧計２２３と、ゲート１ｇ−ソース１ｓ・ドレ
イン１ｄ間に流れる電流を測定するための電流計２２４
とを有している。
【００５０】可変直流バイアス電圧源２２１と交流電圧
源２２２は直列接続され、可変直流電圧源２２１の一端
は接地されている。交流電圧源２２２は素子取付部２１
のゲート取付端子に接続されている。また素子取付部２
１のゲート取付端子は電圧計２２３、電流計２２４を介
して接地されている。更に素子取付部２１のソース取付
端子およびドレイン取付端子は共通接続され、電流計２
２４を介して共に接地されている。素子取付部２１の基
板取付端子は接地されている。このように、各測定対象
素子は、素子取付部２１を介して電気的に計測部２２に
接続されるようになっている。
源２２２は直列接続され、可変直流電圧源２２１の一端
は接地されている。交流電圧源２２２は素子取付部２１
のゲート取付端子に接続されている。また素子取付部２
１のゲート取付端子は電圧計２２３、電流計２２４を介
して接地されている。更に素子取付部２１のソース取付
端子およびドレイン取付端子は共通接続され、電流計２
２４を介して共に接地されている。素子取付部２１の基
板取付端子は接地されている。このように、各測定対象
素子は、素子取付部２１を介して電気的に計測部２２に
接続されるようになっている。
【００５１】次にデータ処理装置５の動作を図３のフロ
ーチャートを参照して説明する。まず同一のプロセスで
製造されたゲート長Ｌｇの異なる（Ｌｇ＝Ｌ1、Ｌ2、Ｌ
3）、複数のＭＯＳＦＥＴ（本実施の形態ではＮＭＯＳ
トランジスタ）からなる被測定素子群１を用意し、予め
これを電気計測装置の素子取付部２１に取り付けてお
く。この取付は、図２に示すように、各測定対象のチャ
ンネル素子のゲート１ｇ、ソース１ｓ、ドレイン１ｄ、
半導体基板１ｂを素子取付部２１の対応する取付端子に
接続することにより行われる。
ーチャートを参照して説明する。まず同一のプロセスで
製造されたゲート長Ｌｇの異なる（Ｌｇ＝Ｌ1、Ｌ2、Ｌ
3）、複数のＭＯＳＦＥＴ（本実施の形態ではＮＭＯＳ
トランジスタ）からなる被測定素子群１を用意し、予め
これを電気計測装置の素子取付部２１に取り付けてお
く。この取付は、図２に示すように、各測定対象のチャ
ンネル素子のゲート１ｇ、ソース１ｓ、ドレイン１ｄ、
半導体基板１ｂを素子取付部２１の対応する取付端子に
接続することにより行われる。
【００５２】ステップ３００では、ゲート−ソース・ド
レイン間に可変直流電圧源２２１より直流バイアス電圧
Ｖｇおよび交流電圧源２２２により交流電圧を印加し、
ゲート電圧としての前記直流バイアス電圧Ｖｇを変化さ
せてゲート−ソース・ドレイン間に流れる電流及び電圧
を電流計２２４、電圧計２２３により計測し、該計測結
果に基づいてゲート−ソース・ドレイン間容量Ｃｇｃと
ゲート電圧Ｖｇとの関係を示す複数のＣｇｃ−Ｖｇ特性
を求める。求められたＣｇｃ−Ｖｇ特性を図４に示す。
またＣｇｃ−Ｖｇ特性の実測例を図７に示す。同図にお
いて、曲線Ｐ１、Ｐ２、Ｐ３、Ｐ４は、それぞれゲート
長Ｌｇが１．０μｍ、０．５μｍ、０．３６μｍ、０．
２４μｍでゲート幅Ｗが１．０ｍｍであるＭＯＳＦＥＴ
のＣｇｃ−Ｖｇ特性を示している。
レイン間に可変直流電圧源２２１より直流バイアス電圧
Ｖｇおよび交流電圧源２２２により交流電圧を印加し、
ゲート電圧としての前記直流バイアス電圧Ｖｇを変化さ
せてゲート−ソース・ドレイン間に流れる電流及び電圧
を電流計２２４、電圧計２２３により計測し、該計測結
果に基づいてゲート−ソース・ドレイン間容量Ｃｇｃと
ゲート電圧Ｖｇとの関係を示す複数のＣｇｃ−Ｖｇ特性
を求める。求められたＣｇｃ−Ｖｇ特性を図４に示す。
またＣｇｃ−Ｖｇ特性の実測例を図７に示す。同図にお
いて、曲線Ｐ１、Ｐ２、Ｐ３、Ｐ４は、それぞれゲート
長Ｌｇが１．０μｍ、０．５μｍ、０．３６μｍ、０．
２４μｍでゲート幅Ｗが１．０ｍｍであるＭＯＳＦＥＴ
のＣｇｃ−Ｖｇ特性を示している。
【００５３】次いで上記複数のＣｇｃ−Ｖｇ特性におい
てゲート長Ｌｇに対する依存性が現れるゲート電圧Ｖｇ
の値Ｖｘを求める（ステップ３０２）。ここで複数のＣ
ｇｃ−Ｖｇ特性においてゲート長Ｌｇに対する依存性が
現れるゲート電圧値Ｖｘの求め方として次の２つの方法
が有る。まず第１の方法は、複数のＣｇｃ−Ｖｇ特性に
おいて任意の２つのゲート長Ｌｍ，Ｌｎ（ｍ≠ｎ）にお
けるゲート−ソース・ドレイン間容量Ｃｇｃの差分をと
り、その差分が最大値に対してある割合の値でのゲート
電圧Ｖｇの値を前記複数のＣｇｃ−Ｖｇ特性においてゲ
ート長Ｌｇに対する依存性が現れるゲート電圧値Ｖｘと
するものである。図８にＣｇｃ−Ｖｇ特性の差分をとっ
た実測例を示す。同図において、曲線Ｐ１０はゲート長
Ｌｇがそれぞれ１．０μｍ、０．５μｍのＭＯＳＦＥＴ
のＣｇｃ−Ｖｇ特性の差分特性を、曲線Ｐ１１はゲート
長長Ｌｇがそれぞれ０．５μｍ、０．３６μｍのＭＯＳ
ＦＥＴのＣｇｃ−Ｖｇ特性の差分特性を、曲線Ｐ１２は
ゲート長Ｌｇがそれぞれ０．３６μｍ、０．２４μｍの
ＭＯＳＦＥＴのＣｇｃ−Ｖｇ特性の差分特性を示してい
る。
てゲート長Ｌｇに対する依存性が現れるゲート電圧Ｖｇ
の値Ｖｘを求める（ステップ３０２）。ここで複数のＣ
ｇｃ−Ｖｇ特性においてゲート長Ｌｇに対する依存性が
現れるゲート電圧値Ｖｘの求め方として次の２つの方法
が有る。まず第１の方法は、複数のＣｇｃ−Ｖｇ特性に
おいて任意の２つのゲート長Ｌｍ，Ｌｎ（ｍ≠ｎ）にお
けるゲート−ソース・ドレイン間容量Ｃｇｃの差分をと
り、その差分が最大値に対してある割合の値でのゲート
電圧Ｖｇの値を前記複数のＣｇｃ−Ｖｇ特性においてゲ
ート長Ｌｇに対する依存性が現れるゲート電圧値Ｖｘと
するものである。図８にＣｇｃ−Ｖｇ特性の差分をとっ
た実測例を示す。同図において、曲線Ｐ１０はゲート長
Ｌｇがそれぞれ１．０μｍ、０．５μｍのＭＯＳＦＥＴ
のＣｇｃ−Ｖｇ特性の差分特性を、曲線Ｐ１１はゲート
長長Ｌｇがそれぞれ０．５μｍ、０．３６μｍのＭＯＳ
ＦＥＴのＣｇｃ−Ｖｇ特性の差分特性を、曲線Ｐ１２は
ゲート長Ｌｇがそれぞれ０．３６μｍ、０．２４μｍの
ＭＯＳＦＥＴのＣｇｃ−Ｖｇ特性の差分特性を示してい
る。
【００５４】またゲート電圧値Ｖｘを求める第２の方法
は、複数のＣｇｃ−Ｖｇ特性においてゲート−ソース・
ドレイン間容量Ｃｇｃをゲート電圧Ｖｇで微分した∂Ｃ
ｇｃ／∂Ｖｇとゲート電圧Ｖｇとの関係を示す複数の∂
Ｃｇｃ／∂Ｖｇ−Ｖｇ特性を求め、該複数の∂Ｃｇｃ／
∂Ｖｇ−Ｖｇ特性の立ち上がり点を求めて前記複数の∂
Ｃｇｃ／∂Ｖｇ−Ｖｇ特性においてゲート長Ｌｇに対す
る依存性が現れるゲート電圧Ｖｇの値をＶｘとするもの
である。図４に示すＣｇｃ−Ｖｇ特性から求めた∂Ｃｇ
ｃ／∂Ｖｇ−Ｖｇ特性を図５に示す。∂Ｃｇｃ／∂Ｖｇ
−Ｖｇ特性の実測例を図９に示す。同図において曲線Ｑ
１、Ｑ２、Ｑ３、Ｑ４はそれぞれ、ゲート長Ｌｇが１．
０μｍ、０．５μｍ、０．３６μｍ、０．２４μｍでゲ
ート幅Ｗが１．０ｍｍであるＭＯＳＦＥＴの∂Ｃｇｃ／
∂Ｖｇ−Ｖｇ特性を示している同図からゲート電圧値Ｖ
ｘは−０．４Ｖであることが判る。
は、複数のＣｇｃ−Ｖｇ特性においてゲート−ソース・
ドレイン間容量Ｃｇｃをゲート電圧Ｖｇで微分した∂Ｃ
ｇｃ／∂Ｖｇとゲート電圧Ｖｇとの関係を示す複数の∂
Ｃｇｃ／∂Ｖｇ−Ｖｇ特性を求め、該複数の∂Ｃｇｃ／
∂Ｖｇ−Ｖｇ特性の立ち上がり点を求めて前記複数の∂
Ｃｇｃ／∂Ｖｇ−Ｖｇ特性においてゲート長Ｌｇに対す
る依存性が現れるゲート電圧Ｖｇの値をＶｘとするもの
である。図４に示すＣｇｃ−Ｖｇ特性から求めた∂Ｃｇ
ｃ／∂Ｖｇ−Ｖｇ特性を図５に示す。∂Ｃｇｃ／∂Ｖｇ
−Ｖｇ特性の実測例を図９に示す。同図において曲線Ｑ
１、Ｑ２、Ｑ３、Ｑ４はそれぞれ、ゲート長Ｌｇが１．
０μｍ、０．５μｍ、０．３６μｍ、０．２４μｍでゲ
ート幅Ｗが１．０ｍｍであるＭＯＳＦＥＴの∂Ｃｇｃ／
∂Ｖｇ−Ｖｇ特性を示している同図からゲート電圧値Ｖ
ｘは−０．４Ｖであることが判る。
【００５５】上述した２つのいずれかの方法により、複
数のＣｇｃ−Ｖｇ特性においてゲート長Ｌｇに対する依
存性が現れるゲート電圧Ｖｇの値Ｖｘを求め、前記Ｃｇ
ｃ−Ｖｇ特性からゲート電圧値Ｖｘでのゲート−ソース
・ドレイン間容量Ｃｇｃの値Ｃｘを求める（ステップ３
０４）。
数のＣｇｃ−Ｖｇ特性においてゲート長Ｌｇに対する依
存性が現れるゲート電圧Ｖｇの値Ｖｘを求め、前記Ｃｇ
ｃ−Ｖｇ特性からゲート電圧値Ｖｘでのゲート−ソース
・ドレイン間容量Ｃｇｃの値Ｃｘを求める（ステップ３
０４）。
【００５６】ステップ３０６では、上記複数のＣｇｃ−
Ｖｇ特性においてゲート−ソース・ドレイン間容量Ｃｇ
ｃが飽和するゲート電圧Ｖｇにおける各ゲート長Ｌｇに
対するゲート−ソース・ドレイン間容量Ｃｇｃを求めて
プロットすることにより図６に示すＣｇｃ−Ｌｇ特性を
求める。
Ｖｇ特性においてゲート−ソース・ドレイン間容量Ｃｇ
ｃが飽和するゲート電圧Ｖｇにおける各ゲート長Ｌｇに
対するゲート−ソース・ドレイン間容量Ｃｇｃを求めて
プロットすることにより図６に示すＣｇｃ−Ｌｇ特性を
求める。
【００５７】次にステップ３０６で求めたＣｇｃ−Ｌｇ
特性のＣｇｃ軸切片よりフリンジ容量Ｃｆを求め（ステ
ップ３０８）、ステップ３１０でこのＣｇｃ−Ｌｇ特性
においてＣｇｃ＝Ｃｘとなる点からフリンジ容量Ｃｆに
基づいてゲートとソースまたはドレインとなる拡散領域
とのオーバーラップ領域におけるゲート長方向の長さで
あるオーバーラップ長ΔＬ及び前記オーバーラップ領域
におけるゲートと前記拡散領域との間で形成されるオー
バーラップ容量Ｃｏｖを求める。Ｃｇｃ−Ｌｇ特性の実
測例を図１０に示す。同図はゲート電圧Ｖｇを２．０Ｖ
に設定したときの特性を示しており、同図から明らかな
ようにフリンジ容量Ｃｆは０．０８ｐF、オーバーラッ
プ容量Ｃｏｖは０．１３ｐF、オーバーラップ長ΔＬは
５６ｎｍである。
特性のＣｇｃ軸切片よりフリンジ容量Ｃｆを求め（ステ
ップ３０８）、ステップ３１０でこのＣｇｃ−Ｌｇ特性
においてＣｇｃ＝Ｃｘとなる点からフリンジ容量Ｃｆに
基づいてゲートとソースまたはドレインとなる拡散領域
とのオーバーラップ領域におけるゲート長方向の長さで
あるオーバーラップ長ΔＬ及び前記オーバーラップ領域
におけるゲートと前記拡散領域との間で形成されるオー
バーラップ容量Ｃｏｖを求める。Ｃｇｃ−Ｌｇ特性の実
測例を図１０に示す。同図はゲート電圧Ｖｇを２．０Ｖ
に設定したときの特性を示しており、同図から明らかな
ようにフリンジ容量Ｃｆは０．０８ｐF、オーバーラッ
プ容量Ｃｏｖは０．１３ｐF、オーバーラップ長ΔＬは
５６ｎｍである。
【００５８】本実施の形態によれば、オーバーラップ長
ΔＬを求めるためのゲート−ソース・ドレイン間容量容
量Ｃｇｃの値Ｃｘの探索を、複数のＣｇｃ−Ｖｇ特性に
おいてゲート−ソース・ドレイン間容量Ｃｇｃのゲート
長Ｌｇに対する依存性が現れる分岐点から求めるように
したので、短チャネルＭＯＳＦＥＴにおいても、正確に
オーバーラップ長ΔＬを求めることができる。また同時
にオーバーラップ容量Ｃｏｖおよびフリンジ容量を求め
ることができる。
ΔＬを求めるためのゲート−ソース・ドレイン間容量容
量Ｃｇｃの値Ｃｘの探索を、複数のＣｇｃ−Ｖｇ特性に
おいてゲート−ソース・ドレイン間容量Ｃｇｃのゲート
長Ｌｇに対する依存性が現れる分岐点から求めるように
したので、短チャネルＭＯＳＦＥＴにおいても、正確に
オーバーラップ長ΔＬを求めることができる。また同時
にオーバーラップ容量Ｃｏｖおよびフリンジ容量を求め
ることができる。
【００５９】次に本発明の第２の実施の形態に係るＭＯ
ＳＦＥＴのオーバーラップ長・オーバーラップ容量測定
装置について説明する。本実施の形態に係るＭＯＳＦＥ
Ｔのオーバーラップ長・オーバーラップ容量測定装置の
装置構成は図１および図２に示した第１の実施の形態に
係るＭＯＳＦＥＴのオーバーラップ長・オーバーラップ
容量測定装置とは、データ処理装置５の動作を除き、同
一であるので必要に応じて図１、２を用いて説明し、一
部を除き、重複する説明は省略する。
ＳＦＥＴのオーバーラップ長・オーバーラップ容量測定
装置について説明する。本実施の形態に係るＭＯＳＦＥ
Ｔのオーバーラップ長・オーバーラップ容量測定装置の
装置構成は図１および図２に示した第１の実施の形態に
係るＭＯＳＦＥＴのオーバーラップ長・オーバーラップ
容量測定装置とは、データ処理装置５の動作を除き、同
一であるので必要に応じて図１、２を用いて説明し、一
部を除き、重複する説明は省略する。
【００６０】本発明の実施の形態に係るデータ処理装置
５の動作を図１１のフローチャートを参照して説明す
る。第１の実施の形態と同様に、まず同一のプロセスで
製造されたゲート長Ｌｇの異なる（Ｌｇ＝Ｌ1、Ｌ2、Ｌ
3）、複数のＭＯＳＦＥＴ（本実施の形態ではＮＭＯＳ
トランジスタ）からなる被測定素子群１を用意し、予め
これを電気計測装置の素子取付部２１に取り付けてお
く。この取付は、図２に示すように、各測定対象のチャ
ンネル素子のゲート１ｇ、ソース１ｓ、ドレイン１ｄ、
半導体基板１ｂを素子取付部２１の対応する取付端子に
接続することにより行われる。
５の動作を図１１のフローチャートを参照して説明す
る。第１の実施の形態と同様に、まず同一のプロセスで
製造されたゲート長Ｌｇの異なる（Ｌｇ＝Ｌ1、Ｌ2、Ｌ
3）、複数のＭＯＳＦＥＴ（本実施の形態ではＮＭＯＳ
トランジスタ）からなる被測定素子群１を用意し、予め
これを電気計測装置の素子取付部２１に取り付けてお
く。この取付は、図２に示すように、各測定対象のチャ
ンネル素子のゲート１ｇ、ソース１ｓ、ドレイン１ｄ、
半導体基板１ｂを素子取付部２１の対応する取付端子に
接続することにより行われる。
【００６１】図１１において、ステップ４００でゲート
−ソース・ドレイン間に可変直流電圧源２２１より直流
バイアス電圧Ｖｇおよび交流電圧源２２２により交流電
圧を印加し、ゲート電圧としての前記直流バイアス電圧
Ｖｇを変化させてゲート−ソース・ドレイン間に流れる
電流及び電圧を電流計２２４、電圧計２２３により計測
し、該計測結果に基づいてゲート−ソース・ドレイン間
容量Ｃｇｃとゲート電圧Ｖｇとの関係を示す複数のＣｇ
ｃ−Ｖｇ特性を求める。得られたＣｇｃ−Ｖｇ特性は図
４に示す通りである。Ｃｇｃ−Ｖｇ特性の実測例を図１
４に示す。同図において、曲線Ｐ２１、Ｐ２２、Ｐ２
３、Ｐ２４は、それぞれゲート長Ｌｇが１．０μｍ、
０．５μｍ、０．３６μｍ、０．２４μｍでゲート幅Ｗ
が１．０ｍｍであるＭＯＳＦＥＴのＣｇｃ−Ｖｇ特性を
示している。
−ソース・ドレイン間に可変直流電圧源２２１より直流
バイアス電圧Ｖｇおよび交流電圧源２２２により交流電
圧を印加し、ゲート電圧としての前記直流バイアス電圧
Ｖｇを変化させてゲート−ソース・ドレイン間に流れる
電流及び電圧を電流計２２４、電圧計２２３により計測
し、該計測結果に基づいてゲート−ソース・ドレイン間
容量Ｃｇｃとゲート電圧Ｖｇとの関係を示す複数のＣｇ
ｃ−Ｖｇ特性を求める。得られたＣｇｃ−Ｖｇ特性は図
４に示す通りである。Ｃｇｃ−Ｖｇ特性の実測例を図１
４に示す。同図において、曲線Ｐ２１、Ｐ２２、Ｐ２
３、Ｐ２４は、それぞれゲート長Ｌｇが１．０μｍ、
０．５μｍ、０．３６μｍ、０．２４μｍでゲート幅Ｗ
が１．０ｍｍであるＭＯＳＦＥＴのＣｇｃ−Ｖｇ特性を
示している。
【００６２】次いでステップ４０２では、ステップ４０
０で求めたＣｇｃ−Ｖｇ特性のゲート−ソース・ドレイ
ン間容量Ｃｇｃをゲート電圧Ｖｇで微分し、かつ微分し
たゲート−ソース・ドレイン間容量Ｃｇｃを更に、ゲー
ト長Ｌｇで微分した∂／∂Ｌ（∂Ｃｇｃ／∂Ｖｇ）とゲ
ート電圧Ｖｇとの関係を示す∂／∂Ｌ（∂Ｃｇｃ／∂Ｖ
ｇ）−Ｖｇ特性を求める。この特性図を図１２に示す。
∂／∂Ｌ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性の実測例を図
１５に示す。同図において、曲線Ｒ１、Ｒ２はゲート長
Ｌｇが０．５μｍと０．３６μｍとの間、０．３６μｍ
と０．２４μｍとの間の場合、曲線Ｒ３はゲート長Ｌｇ
が１．０μｍと０．５μｍとの間の場合について示して
いる。
０で求めたＣｇｃ−Ｖｇ特性のゲート−ソース・ドレイ
ン間容量Ｃｇｃをゲート電圧Ｖｇで微分し、かつ微分し
たゲート−ソース・ドレイン間容量Ｃｇｃを更に、ゲー
ト長Ｌｇで微分した∂／∂Ｌ（∂Ｃｇｃ／∂Ｖｇ）とゲ
ート電圧Ｖｇとの関係を示す∂／∂Ｌ（∂Ｃｇｃ／∂Ｖ
ｇ）−Ｖｇ特性を求める。この特性図を図１２に示す。
∂／∂Ｌ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性の実測例を図
１５に示す。同図において、曲線Ｒ１、Ｒ２はゲート長
Ｌｇが０．５μｍと０．３６μｍとの間、０．３６μｍ
と０．２４μｍとの間の場合、曲線Ｒ３はゲート長Ｌｇ
が１．０μｍと０．５μｍとの間の場合について示して
いる。
【００６３】更にステップ４０４では、ステップ４０２
で求めた∂／∂Ｌ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性から
前記複数のＣｇｃ−Ｖｇ特性においてゲート長Ｌｇに対
する依存性が現れるゲート電圧Ｖｇの値Ｖｘを求める。
これは図１２において、∂／∂Ｌ（∂Ｃｇｃ／∂Ｖｇ）
−Ｖｇ特性の立ち上がり点のゲート電圧Ｖｇの値をＶｘ
として求める。図１２からゲート電圧値Ｖｘは−０．４
Ｖであることが判る。またゲート電圧値Ｖｘは次のよう
にして求めてもよい。すなわち、Ｃｇｃ−Ｖｇ特性のゲ
ート−ソース・ドレイン間容量Ｃｇｃをゲート電圧Ｖｇ
で微分し、かつ微分したゲート−ソース・ドレイン間容
量Ｃｇｃを更に、ゲート長Ｌｇで微分した∂／∂Ｌｇ
（∂Ｃｇｃ／∂Ｖｇ）とゲート電圧Ｖｇとの関係を示す
∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性を求め、、
前記∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性におい
てピークが生じるゲート電圧の値Ｖｐと、前記∂／∂Ｌ
ｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性における半値幅をＶ
ｗ、定数をｋ（1.0＜ｋ＜1.5）としてＶｘ＝Ｖｐ−ｋ・
Ｖｗとして求まるゲート電圧値Ｖｘを前記複数のＣｇｃ
−Ｖｇ特性においてゲート長Ｌｇに対する依存性が現れ
るゲート電圧値Ｖｘとする。∂／∂Ｌｇ（∂Ｃｇｃ／∂
Ｖｇ）−Ｖｇ特性における半値幅からゲート電圧値Ｖｘ
を求める実測例を図１６に示す。同図において、縦軸は
∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）とその最大値∂／∂Ｌ
ｇ（∂Ｃｇｃ／∂Ｖｇ）maxとの比をとっている。同図
において、Ｖｐは０．５Ｖ、半値幅Ｖｗは０．８Ｖ、定
数ｋは１．１である。これらの値からゲート電圧値Ｖｘ
は、Ｖｘ＝Ｖｐ−ｋ・Ｖｗ＝０．５−１．１×０．８＝
−０．３８Ｖとなる。尚、ゲート長Ｌｇは１．０μｍと
０．５μｍの間の値である。この後のステップ４０６乃
至４１２は、第１の実施の形態に係るデータ処理装置の
動作を示す図３のステップ３０４乃至３１０と同様であ
る。すなわち、前記Ｃｇｃ−Ｖｇ特性からゲート電圧値
Ｖｘでのゲート−ソース・ドレイン間容量Ｃｇｃの値Ｃ
ｘを求め（ステップ４０６）、上記複数のＣｇｃ−Ｖｇ
特性においてゲート−ソース・ドレイン間容量Ｃｇｃが
飽和するゲート電圧Ｖｇにおける各ゲート長Ｌｇに対す
るゲート−ソース・ドレイン間容量Ｃｇｃを求めてプロ
ットすることにより図１３に示すＣｇｃ−Ｌｇ特性を求
める（ステップ４０８）。
で求めた∂／∂Ｌ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性から
前記複数のＣｇｃ−Ｖｇ特性においてゲート長Ｌｇに対
する依存性が現れるゲート電圧Ｖｇの値Ｖｘを求める。
これは図１２において、∂／∂Ｌ（∂Ｃｇｃ／∂Ｖｇ）
−Ｖｇ特性の立ち上がり点のゲート電圧Ｖｇの値をＶｘ
として求める。図１２からゲート電圧値Ｖｘは−０．４
Ｖであることが判る。またゲート電圧値Ｖｘは次のよう
にして求めてもよい。すなわち、Ｃｇｃ−Ｖｇ特性のゲ
ート−ソース・ドレイン間容量Ｃｇｃをゲート電圧Ｖｇ
で微分し、かつ微分したゲート−ソース・ドレイン間容
量Ｃｇｃを更に、ゲート長Ｌｇで微分した∂／∂Ｌｇ
（∂Ｃｇｃ／∂Ｖｇ）とゲート電圧Ｖｇとの関係を示す
∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性を求め、、
前記∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性におい
てピークが生じるゲート電圧の値Ｖｐと、前記∂／∂Ｌ
ｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性における半値幅をＶ
ｗ、定数をｋ（1.0＜ｋ＜1.5）としてＶｘ＝Ｖｐ−ｋ・
Ｖｗとして求まるゲート電圧値Ｖｘを前記複数のＣｇｃ
−Ｖｇ特性においてゲート長Ｌｇに対する依存性が現れ
るゲート電圧値Ｖｘとする。∂／∂Ｌｇ（∂Ｃｇｃ／∂
Ｖｇ）−Ｖｇ特性における半値幅からゲート電圧値Ｖｘ
を求める実測例を図１６に示す。同図において、縦軸は
∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）とその最大値∂／∂Ｌ
ｇ（∂Ｃｇｃ／∂Ｖｇ）maxとの比をとっている。同図
において、Ｖｐは０．５Ｖ、半値幅Ｖｗは０．８Ｖ、定
数ｋは１．１である。これらの値からゲート電圧値Ｖｘ
は、Ｖｘ＝Ｖｐ−ｋ・Ｖｗ＝０．５−１．１×０．８＝
−０．３８Ｖとなる。尚、ゲート長Ｌｇは１．０μｍと
０．５μｍの間の値である。この後のステップ４０６乃
至４１２は、第１の実施の形態に係るデータ処理装置の
動作を示す図３のステップ３０４乃至３１０と同様であ
る。すなわち、前記Ｃｇｃ−Ｖｇ特性からゲート電圧値
Ｖｘでのゲート−ソース・ドレイン間容量Ｃｇｃの値Ｃ
ｘを求め（ステップ４０６）、上記複数のＣｇｃ−Ｖｇ
特性においてゲート−ソース・ドレイン間容量Ｃｇｃが
飽和するゲート電圧Ｖｇにおける各ゲート長Ｌｇに対す
るゲート−ソース・ドレイン間容量Ｃｇｃを求めてプロ
ットすることにより図１３に示すＣｇｃ−Ｌｇ特性を求
める（ステップ４０８）。
【００６４】次にステップ４０８で求めたＣｇｃ−Ｌｇ
特性のＣｇｃ軸切片よりフリンジ容量Ｃｆを求め（ステ
ップ４１０）、ステップ４１２でこのＣｇｃ−Ｌｇ特性
においてＣｇｃ＝Ｃｘとなる点からフリンジ容量Ｃｆに
基づいてゲートとソースまたはドレインとなる拡散領域
とのオーバーラップ領域におけるゲート長方向の長さで
あるオーバーラップ長ΔＬ及び前記オーバーラップ領域
におけるゲートと前記拡散領域との間で形成されるオー
バーラップ容量Ｃｏｖを求める。Ｃｇｃ−Ｌｇ特性の実
測例を図１７に示す。同図はゲート電圧Ｖｇを２．０Ｖ
に設定したときの特性を示しており、同図から明らかな
ようにフリンジ容量Ｃｆは０．０８ｐF、オーバーラッ
プ容量Ｃｏｖは０．１３ｐF、オーバーラップ長ΔＬは
５６ｎｍである。
特性のＣｇｃ軸切片よりフリンジ容量Ｃｆを求め（ステ
ップ４１０）、ステップ４１２でこのＣｇｃ−Ｌｇ特性
においてＣｇｃ＝Ｃｘとなる点からフリンジ容量Ｃｆに
基づいてゲートとソースまたはドレインとなる拡散領域
とのオーバーラップ領域におけるゲート長方向の長さで
あるオーバーラップ長ΔＬ及び前記オーバーラップ領域
におけるゲートと前記拡散領域との間で形成されるオー
バーラップ容量Ｃｏｖを求める。Ｃｇｃ−Ｌｇ特性の実
測例を図１７に示す。同図はゲート電圧Ｖｇを２．０Ｖ
に設定したときの特性を示しており、同図から明らかな
ようにフリンジ容量Ｃｆは０．０８ｐF、オーバーラッ
プ容量Ｃｏｖは０．１３ｐF、オーバーラップ長ΔＬは
５６ｎｍである。
【００６５】本実施の形態によれば、第１の実施の形態
と同様に、オーバーラップ長ΔＬを求めるためのゲート
−ソース・ドレイン間容量容量Ｃｇｃの値Ｃｘの探索
を、複数のＣｇｃ−Ｖｇ特性においてゲート−ソース・
ドレイン間容量Ｃｇｃのゲート長Ｌｇに対する依存性が
現れる分岐点から求めるようにしたので、短チャネルＭ
ＯＳＦＥＴにおいても、正確にオーバーラップ長ΔＬを
求めることができる。また同時にオーバーラップ容量Ｃ
ｏｖおよびフリンジ容量を求めることができる。
と同様に、オーバーラップ長ΔＬを求めるためのゲート
−ソース・ドレイン間容量容量Ｃｇｃの値Ｃｘの探索
を、複数のＣｇｃ−Ｖｇ特性においてゲート−ソース・
ドレイン間容量Ｃｇｃのゲート長Ｌｇに対する依存性が
現れる分岐点から求めるようにしたので、短チャネルＭ
ＯＳＦＥＴにおいても、正確にオーバーラップ長ΔＬを
求めることができる。また同時にオーバーラップ容量Ｃ
ｏｖおよびフリンジ容量を求めることができる。
【００６６】次に本発明に係るオーバーラップ長測定装
置の第３の実施の形態を図１８乃至図２３を参照して説
明する。本実施の形態に係るオーバーラップ長測定装置
は、ＭＯＳＦＥＴの半導体基板に印加する直流バイアス
電圧ＶSUBをソース・ドレイン−半導体基板接合が順バ
イアスされる限界まで順方向に追い込むように変化させ
ることによりオーバーラップ長を求めるものである。
置の第３の実施の形態を図１８乃至図２３を参照して説
明する。本実施の形態に係るオーバーラップ長測定装置
は、ＭＯＳＦＥＴの半導体基板に印加する直流バイアス
電圧ＶSUBをソース・ドレイン−半導体基板接合が順バ
イアスされる限界まで順方向に追い込むように変化させ
ることによりオーバーラップ長を求めるものである。
【００６７】本実施の形態に係るＭＯＳＦＥＴのオーバ
ーラップ長測定装置の装置構成は図１および図２に示し
た第１の実施の形態に係るＭＯＳＦＥＴのオーバーラッ
プ長・オーバーラップ容量測定装置とは、電気計測装置
２の計測部２２の構成が多少、異なる点及びデータ処理
装置５の動作を除き、同一であるので装置構成について
は図１及び図２６を用いて説明し、重複する説明は省略
する。
ーラップ長測定装置の装置構成は図１および図２に示し
た第１の実施の形態に係るＭＯＳＦＥＴのオーバーラッ
プ長・オーバーラップ容量測定装置とは、電気計測装置
２の計測部２２の構成が多少、異なる点及びデータ処理
装置５の動作を除き、同一であるので装置構成について
は図１及び図２６を用いて説明し、重複する説明は省略
する。
【００６８】図１８には図１における電気計測装置２の
構成が示されている。電気計測装置２は、被測定素子群
１を取り付けるための素子取付部２１'と、データ処理
装置５の制御下に被測定素子群１の各測定対象素子につ
いてゲート・基板間の電流及び電圧を計測するための計
測部２２'とから構成されている。
構成が示されている。電気計測装置２は、被測定素子群
１を取り付けるための素子取付部２１'と、データ処理
装置５の制御下に被測定素子群１の各測定対象素子につ
いてゲート・基板間の電流及び電圧を計測するための計
測部２２'とから構成されている。
【００６９】素子取付部２１'は、ＭＯＳＦＥＴのゲー
ト１ｇ、ソース１ｓ、ドレイン１ｄ、半導体基板１ｂの
それぞれに、または図１９に示すＭＯＳキャパシタ（Ｍ
ＯＳ容量パターン）４０のゲート４０ｇ、半導体基板４
０ｂのそれぞれに接続される取付端子を有している。
ト１ｇ、ソース１ｓ、ドレイン１ｄ、半導体基板１ｂの
それぞれに、または図１９に示すＭＯＳキャパシタ（Ｍ
ＯＳ容量パターン）４０のゲート４０ｇ、半導体基板４
０ｂのそれぞれに接続される取付端子を有している。
【００７０】また計測部２２'は、ゲート１ｇに直流バ
イアス電圧を印加するための可変直流バイアス電圧源２
２１、２２５と、可変直流バイアス電圧源２２１に直列
接続された交流電圧源２２２と、ＭＯＳＦＥＴのゲート
１ｇ（またはゲート４０ｇ）と半導体基板１ｂ（または
半導体基板４０ｂ）との間に流れる電流を測定するため
の電流計２２４と、ゲート１ｇ（またはゲート４０ｇ）
と半導体基板１ｂ（または半導体基板４０ｂ）との間に
印加される電圧を測定する電圧計２２３とを有してい
る。また可変直流バイアス電圧源２２５は被測定素子群
１としてのＭＯＳＦＥＴの半導体基板１ｂに直流バイア
ス電圧を印加する直流バイアス電圧源として機能してい
る。
イアス電圧を印加するための可変直流バイアス電圧源２
２１、２２５と、可変直流バイアス電圧源２２１に直列
接続された交流電圧源２２２と、ＭＯＳＦＥＴのゲート
１ｇ（またはゲート４０ｇ）と半導体基板１ｂ（または
半導体基板４０ｂ）との間に流れる電流を測定するため
の電流計２２４と、ゲート１ｇ（またはゲート４０ｇ）
と半導体基板１ｂ（または半導体基板４０ｂ）との間に
印加される電圧を測定する電圧計２２３とを有してい
る。また可変直流バイアス電圧源２２５は被測定素子群
１としてのＭＯＳＦＥＴの半導体基板１ｂに直流バイア
ス電圧を印加する直流バイアス電圧源として機能してい
る。
【００７１】可変直流バイアス電圧源２２１、２２５と
交流電圧源２２２は直列接続され、可変直流バイアス電
圧源２２５の一端は接地されている。また素子取付部２
１'のゲート取付端子は電圧計２２３を介して素子取付
部２１'の基板取付端子に接続されている。そして素子
取付部２１'の基板取付端子は、電流計２２４を介して
可変直流バイアス電圧源２２１と可変直流バイアス電圧
源２２５との接続点Ｐに接続されている。更に素子取付
部２１'のソース取付端子及びドレイン取付端子は共通
接続され、接地されている。
交流電圧源２２２は直列接続され、可変直流バイアス電
圧源２２５の一端は接地されている。また素子取付部２
１'のゲート取付端子は電圧計２２３を介して素子取付
部２１'の基板取付端子に接続されている。そして素子
取付部２１'の基板取付端子は、電流計２２４を介して
可変直流バイアス電圧源２２１と可変直流バイアス電圧
源２２５との接続点Ｐに接続されている。更に素子取付
部２１'のソース取付端子及びドレイン取付端子は共通
接続され、接地されている。
【００７２】次に本発明の実施の形態に係るデータ処理
装置５の動作を図２０のフローチャートを参照して説明
する。まず図１９（ａ）に示すＭＯＳキャパシタ４０の
ゲート４０ｇ、半導体基板４０ｂを素子取付部２１'の
対応する取付端子に接続するようにセットする。
装置５の動作を図２０のフローチャートを参照して説明
する。まず図１９（ａ）に示すＭＯＳキャパシタ４０の
ゲート４０ｇ、半導体基板４０ｂを素子取付部２１'の
対応する取付端子に接続するようにセットする。
【００７３】図２０において、ステップ５００では、Ｍ
ＯＳキャパシタ（ＭＯＳ容量パターン）４０のゲート−
半導体基板間に可変直流バイアス電圧源２２１により直
流バイアス電圧Ｖｇと交流電圧源２２２により交流電圧
を印加し、電圧源２２５は０Ｖに設定する。ゲート電圧
としての直流バイアス電圧Ｖｇを変化させながら、ＭＯ
Ｓキャパシタ４０のゲート−半導体基板間に流れる電流
とゲート−半導体基板間に印加される電圧を、電流計２
２４、電圧計２２３により計測し、該計測結果に基づい
てＭＯＳキャパシタ４０のゲート電圧Ｖｇと容量Ｃとの
関係を示すＣ−Ｖ特性を求める。このＣ−Ｖ特性を図２
１に示す。同図において横軸はゲート電圧Ｖｇ、縦軸は
Ｃ／Ｃ0である。ここでＣはゲート電圧Ｖｇ印加時のＭ
ＯＳキャパシタ４０の容量であり、Ｃ0はＶｇ＝０にお
けるＭＯＳキャパシタ４０の容量である。図２１におい
て、実線Ｘ１は理想的なＣ−Ｖ特性を示しており、破線
Ｘ２は実際に得られるＣ−Ｖ特性である。理想的なＣ−
Ｖ特性曲線Ｘ１において、Ｖｇ＝０におけるＭＯＳキャ
パシタ４０の容量はフラットバンド容量ＣFBと呼ばれ
る。
ＯＳキャパシタ（ＭＯＳ容量パターン）４０のゲート−
半導体基板間に可変直流バイアス電圧源２２１により直
流バイアス電圧Ｖｇと交流電圧源２２２により交流電圧
を印加し、電圧源２２５は０Ｖに設定する。ゲート電圧
としての直流バイアス電圧Ｖｇを変化させながら、ＭＯ
Ｓキャパシタ４０のゲート−半導体基板間に流れる電流
とゲート−半導体基板間に印加される電圧を、電流計２
２４、電圧計２２３により計測し、該計測結果に基づい
てＭＯＳキャパシタ４０のゲート電圧Ｖｇと容量Ｃとの
関係を示すＣ−Ｖ特性を求める。このＣ−Ｖ特性を図２
１に示す。同図において横軸はゲート電圧Ｖｇ、縦軸は
Ｃ／Ｃ0である。ここでＣはゲート電圧Ｖｇ印加時のＭ
ＯＳキャパシタ４０の容量であり、Ｃ0はＶｇ＝０にお
けるＭＯＳキャパシタ４０の容量である。図２１におい
て、実線Ｘ１は理想的なＣ−Ｖ特性を示しており、破線
Ｘ２は実際に得られるＣ−Ｖ特性である。理想的なＣ−
Ｖ特性曲線Ｘ１において、Ｖｇ＝０におけるＭＯＳキャ
パシタ４０の容量はフラットバンド容量ＣFBと呼ばれ
る。
【００７４】ところで実際に得られるＣ−Ｖ特性曲線Ｘ
２は、ゲート電極と半導体基板との仕事関数差、酸化膜
中に含まれる電荷などの影響によりＭＯＳキャパシタ４
０に生ずる表面ポテンシャルに起因して理想的なＣ−Ｖ
特性曲線Ｘ１よりフラットバンド電圧ＶFBだけ電圧軸Ｖ
ｇに沿ってずれた特性となる。ここでフラットバンド電
圧ＶFBとは、上記表面ポテンシャルを補償して、ＭＯＳ
キャパシタ４０の半導体基板の中において表面までエネ
ルギーバンドをフラットにするに必要な印加電圧、すな
わちゲート電圧Ｖｇをいう。
２は、ゲート電極と半導体基板との仕事関数差、酸化膜
中に含まれる電荷などの影響によりＭＯＳキャパシタ４
０に生ずる表面ポテンシャルに起因して理想的なＣ−Ｖ
特性曲線Ｘ１よりフラットバンド電圧ＶFBだけ電圧軸Ｖ
ｇに沿ってずれた特性となる。ここでフラットバンド電
圧ＶFBとは、上記表面ポテンシャルを補償して、ＭＯＳ
キャパシタ４０の半導体基板の中において表面までエネ
ルギーバンドをフラットにするに必要な印加電圧、すな
わちゲート電圧Ｖｇをいう。
【００７５】ステップ５０２ではステップ５００で求め
たＣ−Ｖ特性より前記ゲート電圧、すなわち直流バイア
ス電圧Ｖｇがフラットバンド電圧ＶFBに等しくなる点に
おけるＭＯＳキャパシタ４０におけるゲート電極の単位
面積当たりのフラットバンド容量ＣFBを求める。
たＣ−Ｖ特性より前記ゲート電圧、すなわち直流バイア
ス電圧Ｖｇがフラットバンド電圧ＶFBに等しくなる点に
おけるＭＯＳキャパシタ４０におけるゲート電極の単位
面積当たりのフラットバンド容量ＣFBを求める。
【００７６】次に同一のプロセスで製造され半導体基板
の表面部または該表面部のウェル内に形成されたゲート
長Ｌｇの異なる（Ｌｇ＝Ｌ1、Ｌ2、Ｌ3）、複数のＭＯ
ＳＦＥＴ（本実施の形態ではＮＭＯＳトランジスタ）か
らなる被測定素子群１を用意し、これを電気計測装置２
の素子取付部２１'に取り付けておく。この取付は、図
１８に示したように、各測定対象のＭＯＳＦＥＴのゲー
ト１ｇ、ソース１ｓ、ドレイン１ｄ、半導体基板１ｂを
素子取付部２１'の対応する取付端子に接続することに
より行われる。
の表面部または該表面部のウェル内に形成されたゲート
長Ｌｇの異なる（Ｌｇ＝Ｌ1、Ｌ2、Ｌ3）、複数のＭＯ
ＳＦＥＴ（本実施の形態ではＮＭＯＳトランジスタ）か
らなる被測定素子群１を用意し、これを電気計測装置２
の素子取付部２１'に取り付けておく。この取付は、図
１８に示したように、各測定対象のＭＯＳＦＥＴのゲー
ト１ｇ、ソース１ｓ、ドレイン１ｄ、半導体基板１ｂを
素子取付部２１'の対応する取付端子に接続することに
より行われる。
【００７７】次いでステップ５０４では、半導体基板の
表面部または該表面部のウェル内に形成されたゲート長
Ｌｇの異なる複数のＭＯＳＦＥＴについて基板に直流バ
イアス電圧ＶSUBを印加し、かつゲート−ソース・ドレ
イン間に直流バイアス電圧Ｖｇ、直流バイアス電圧ＶSU
Bおよび交流電圧を印加すると共に、直流バイアス電圧
ＶSUBを変化させながらＶｇ＝ＶSUB＋ＶFBにおけるゲー
ト−基板間容量ＣGSUBを測定する。すなわち、ＭＯＳＦ
ＥＴの容量測定の対象となる領域のエネルギーバンドが
フラットになるようにバイアス設定（Ｖｇ＝ＶSUB＋ＶF
B）するようにし、直流バイアス電圧ＶSUBをソース・ド
レインに対して順方向に０．７Ｖから逆方向に−１．０
Ｖ程度まで変化させるものとする。
表面部または該表面部のウェル内に形成されたゲート長
Ｌｇの異なる複数のＭＯＳＦＥＴについて基板に直流バ
イアス電圧ＶSUBを印加し、かつゲート−ソース・ドレ
イン間に直流バイアス電圧Ｖｇ、直流バイアス電圧ＶSU
Bおよび交流電圧を印加すると共に、直流バイアス電圧
ＶSUBを変化させながらＶｇ＝ＶSUB＋ＶFBにおけるゲー
ト−基板間容量ＣGSUBを測定する。すなわち、ＭＯＳＦ
ＥＴの容量測定の対象となる領域のエネルギーバンドが
フラットになるようにバイアス設定（Ｖｇ＝ＶSUB＋ＶF
B）するようにし、直流バイアス電圧ＶSUBをソース・ド
レインに対して順方向に０．７Ｖから逆方向に−１．０
Ｖ程度まで変化させるものとする。
【００７８】ステップ５０６ではシミュレーションによ
り基板−ソース・ドレイン間のビルトインポテンシャル
Ｖbiを求め、次のステップ５０８で前記ゲート−基板間
容量ＣGSUBを√（Ｖbi−ＶSUB）に対してプロットして
図２３に示す回帰直線を求める。ここでゲート−基板間
容量ＣGSUBは次式（３）、（４）により求まる。
り基板−ソース・ドレイン間のビルトインポテンシャル
Ｖbiを求め、次のステップ５０８で前記ゲート−基板間
容量ＣGSUBを√（Ｖbi−ＶSUB）に対してプロットして
図２３に示す回帰直線を求める。ここでゲート−基板間
容量ＣGSUBは次式（３）、（４）により求まる。
【数３】 ＤSUB（ＶSUB）＝ｋ√（Ｖbi−ＶSUB） （３）
【数４】 ＣGSUB＝ＣFB・（Ｌｇ−２ＬSD−２ＤSUB（ＶSUB））・Ｗ＋２ＣSW（ＶSUB） （４） 但し、図２２に示すようにＤSUB は基板−ソース・ドレ
イン間に形成される空乏層の基板側の端部と基板−ソー
ス・ドレイン間に形成されるＰＮ接合の境界との間の距
離であり、ＤSUB（Ｖ１）、ＤSUB（Ｖ２）はそれぞれ、
ＶSUB＝Ｖ１、Ｖ２（Ｖ１＞Ｖ２）のときのＤSUBを表し
ている。またＬSDは、ゲートとソースまたはドレインと
なる拡散領域とのオーバーラップ領域におけるゲート長
方向の長さであるオーバーラップ長である。またＣsw
は、ゲート−基板間の側面容量であり、ＤSUBが小さく
なるにつれて値は小さくなり、ＤSUB＝０の極限でＣsw
＝０となる。図２２に示すようにソース・ドレイン−基
板間に形成されるＰＮ接合が順バイアスされる電圧が大
きくなる程、基板−ソース・ドレイン間に形成される空
乏層の厚さは小さくなる。
イン間に形成される空乏層の基板側の端部と基板−ソー
ス・ドレイン間に形成されるＰＮ接合の境界との間の距
離であり、ＤSUB（Ｖ１）、ＤSUB（Ｖ２）はそれぞれ、
ＶSUB＝Ｖ１、Ｖ２（Ｖ１＞Ｖ２）のときのＤSUBを表し
ている。またＬSDは、ゲートとソースまたはドレインと
なる拡散領域とのオーバーラップ領域におけるゲート長
方向の長さであるオーバーラップ長である。またＣsw
は、ゲート−基板間の側面容量であり、ＤSUBが小さく
なるにつれて値は小さくなり、ＤSUB＝０の極限でＣsw
＝０となる。図２２に示すようにソース・ドレイン−基
板間に形成されるＰＮ接合が順バイアスされる電圧が大
きくなる程、基板−ソース・ドレイン間に形成される空
乏層の厚さは小さくなる。
【００７９】更にステップ５１０ではステップ５０８で
求めた回帰直線におけるＣGSUB軸の切片の値ＣFB・（Ｌ
ｇ−２ＬSD）・Ｗ（ＬSDはオーバーラップ長、Ｗはゲー
ト幅）からゲートとソースまたはドレインとなる拡散領
域とのオーバーラップ領域におけるゲート長方向の長さ
であるオーバーラップ長ＬSDを求める。
求めた回帰直線におけるＣGSUB軸の切片の値ＣFB・（Ｌ
ｇ−２ＬSD）・Ｗ（ＬSDはオーバーラップ長、Ｗはゲー
ト幅）からゲートとソースまたはドレインとなる拡散領
域とのオーバーラップ領域におけるゲート長方向の長さ
であるオーバーラップ長ＬSDを求める。
【００８０】本実施の形態によれば、基板に印加する直
流バイアス電圧ＶSUBをソース・ドレインが順バイアス
される限界まで順方向に追い込むようにして測定してい
るので、容量測定におけるソース・ドレイン−基板間に
形成される空乏層の影響を抑制でき、ソース・ドレイン
−基板間のＰＮ接合位置の評価精度の向上が図れる。
流バイアス電圧ＶSUBをソース・ドレインが順バイアス
される限界まで順方向に追い込むようにして測定してい
るので、容量測定におけるソース・ドレイン−基板間に
形成される空乏層の影響を抑制でき、ソース・ドレイン
−基板間のＰＮ接合位置の評価精度の向上が図れる。
【００８１】またＭＯＳＦＥＴの容量測定の対象となる
領域のエネルギーバンドがフラットになるようにバイア
ス設定（Ｖｇ＝ＶSUB＋ＶFB）するようにしたので、ソ
ース・ドレイン−基板間に形成される空乏層がＰＮ接合
に平行な形で分布し、ＰＮ接合位置決定に対する擾乱が
少なくなる。したがって、本実施の形態によれば、冶金
学的接合位置に近いオーバーラップ長を求めることがで
きる。
領域のエネルギーバンドがフラットになるようにバイア
ス設定（Ｖｇ＝ＶSUB＋ＶFB）するようにしたので、ソ
ース・ドレイン−基板間に形成される空乏層がＰＮ接合
に平行な形で分布し、ＰＮ接合位置決定に対する擾乱が
少なくなる。したがって、本実施の形態によれば、冶金
学的接合位置に近いオーバーラップ長を求めることがで
きる。
【００８２】次に本発明の第４の実施の形態に係るオー
バーラップ長測定装置を図２４乃至図２６を参照して説
明する。本実施の形態に係るオーバーラップ長測定装置
は、ＭＯＳＦＥＴの半導体基板に印加する直流バイアス
電圧ＶSUBをＭＯＳＦＥＴがオン状態となる限界まで順
方向に追い込むように変化させることによりオーバーラ
ップ長を求めるものである。
バーラップ長測定装置を図２４乃至図２６を参照して説
明する。本実施の形態に係るオーバーラップ長測定装置
は、ＭＯＳＦＥＴの半導体基板に印加する直流バイアス
電圧ＶSUBをＭＯＳＦＥＴがオン状態となる限界まで順
方向に追い込むように変化させることによりオーバーラ
ップ長を求めるものである。
【００８３】本実施の形態に係るＭＯＳＦＥＴのオーバ
ーラップ長測定装置の装置構成は図１８乃至図２３に示
した第３の実施の形態に係るＭＯＳＦＥＴのオーバーラ
ップ長測定装置とは、データ処理装置５の動作を除き、
同一であるので装置構成については必要に応じて図１及
び図１８、図１９を用いて説明し、重複する説明は省略
する。
ーラップ長測定装置の装置構成は図１８乃至図２３に示
した第３の実施の形態に係るＭＯＳＦＥＴのオーバーラ
ップ長測定装置とは、データ処理装置５の動作を除き、
同一であるので装置構成については必要に応じて図１及
び図１８、図１９を用いて説明し、重複する説明は省略
する。
【００８４】次に本発明の実施の形態に係るデータ処理
装置５の動作を図２４のフローチャートを参照して説明
する。まず図１９（ｂ）に示すＭＯＳキャパシタ４１の
ゲート４１ｇ、拡散層電極４１ａを図１８における素子
取付部２１'の対応する取付端子に接続するようにセッ
トする。また半導体基板４１ｂは接地する。
装置５の動作を図２４のフローチャートを参照して説明
する。まず図１９（ｂ）に示すＭＯＳキャパシタ４１の
ゲート４１ｇ、拡散層電極４１ａを図１８における素子
取付部２１'の対応する取付端子に接続するようにセッ
トする。また半導体基板４１ｂは接地する。
【００８５】図２４において、ステップ６００では、拡
散層上に形成されたＭＯＳキャパシタ（ＭＯＳ容量パタ
ーン）４１のゲート−半導体基板間に可変直流バイアス
電圧源２２１により直流バイアス電圧Ｖｇと交流電圧源
２２２により交流電圧を印加し、ゲート電圧としての直
流バイアス電圧Ｖｇを変化させながら、ＭＯＳキャパシ
タ４１のゲート−半導体基板間に流れる電流とゲート−
半導体基板間に印加される電圧を、電流計２２４、電圧
計２２３により計測し、該計測結果に基づいてＭＯＳキ
ャパシタ４１のゲート電圧Ｖｇと容量Ｃとの関係を示す
Ｃ−Ｖ特性を求める。このＣ−Ｖ特性は、図２１に示す
通りである。
散層上に形成されたＭＯＳキャパシタ（ＭＯＳ容量パタ
ーン）４１のゲート−半導体基板間に可変直流バイアス
電圧源２２１により直流バイアス電圧Ｖｇと交流電圧源
２２２により交流電圧を印加し、ゲート電圧としての直
流バイアス電圧Ｖｇを変化させながら、ＭＯＳキャパシ
タ４１のゲート−半導体基板間に流れる電流とゲート−
半導体基板間に印加される電圧を、電流計２２４、電圧
計２２３により計測し、該計測結果に基づいてＭＯＳキ
ャパシタ４１のゲート電圧Ｖｇと容量Ｃとの関係を示す
Ｃ−Ｖ特性を求める。このＣ−Ｖ特性は、図２１に示す
通りである。
【００８６】ステップ６０２ではステップ６００で求め
たＣ−Ｖ特性より前記ゲート電圧、すなわち直流バイア
ス電圧Ｖｇがフラットバンド電圧ＶFBに等しくなる点に
おけるＭＯＳキャパシタ４０におけるゲート電極の単位
面積当たりのフラットバンド容量ＣFBを求める。
たＣ−Ｖ特性より前記ゲート電圧、すなわち直流バイア
ス電圧Ｖｇがフラットバンド電圧ＶFBに等しくなる点に
おけるＭＯＳキャパシタ４０におけるゲート電極の単位
面積当たりのフラットバンド容量ＣFBを求める。
【００８７】次に同一のプロセスで製造され半導体基板
の表面部または該表面部のウェル内に形成されたゲート
長Ｌｇの異なる（Ｌｇ＝Ｌ1、Ｌ2、Ｌ3）、複数のＭＯ
ＳＦＥＴ（本実施の形態ではＮＭＯＳトランジスタ）か
らなる被測定素子群１を用意し、これを電気計測装置２
の素子取付部２１'に取り付けておく。この取付は、図
１８に示したように、各測定対象のＭＯＳＦＥＴのゲー
ト１ｇ、ソース１ｓ、ドレイン１ｄ、半導体基板１ｂを
素子取付部２１'の対応する取付端子に接続することに
より行われる。
の表面部または該表面部のウェル内に形成されたゲート
長Ｌｇの異なる（Ｌｇ＝Ｌ1、Ｌ2、Ｌ3）、複数のＭＯ
ＳＦＥＴ（本実施の形態ではＮＭＯＳトランジスタ）か
らなる被測定素子群１を用意し、これを電気計測装置２
の素子取付部２１'に取り付けておく。この取付は、図
１８に示したように、各測定対象のＭＯＳＦＥＴのゲー
ト１ｇ、ソース１ｓ、ドレイン１ｄ、半導体基板１ｂを
素子取付部２１'の対応する取付端子に接続することに
より行われる。
【００８８】次いでステップ６０４では、第１の実施の
形態に係るオーバーラップ長・オーバーラップ容量測定
装置の図３におけるステップ３００〜３０６の処理と同
様に、半導体基板の表面部または該表面部のウェル内に
形成されたゲート長Ｌｇの異なる複数のＭＯＳＦＥＴに
おける強反転領域のゲート−ソース・ドレイン間容量Ｃ
ｇｃを測定し、Ｃｇｃ−Ｌｇ特性を求める。
形態に係るオーバーラップ長・オーバーラップ容量測定
装置の図３におけるステップ３００〜３０６の処理と同
様に、半導体基板の表面部または該表面部のウェル内に
形成されたゲート長Ｌｇの異なる複数のＭＯＳＦＥＴに
おける強反転領域のゲート−ソース・ドレイン間容量Ｃ
ｇｃを測定し、Ｃｇｃ−Ｌｇ特性を求める。
【００８９】すなわち、ゲート長Ｌｇの異なる複数のＭ
ＯＳＦＥＴについて、ゲート−ソース・ドレイン間に可
変直流バイアス電圧源２２１、交流電圧源２２２により
直流バイアス電圧Ｖｇおよび交流電圧を印加し、ゲート
電圧としての前記直流バイアス電圧Ｖｇを変化させてゲ
ート−ソース・ドレイン間に流れる電流及びゲート−ソ
ース・ドレイン間に印加される電圧を電流計２２４、電
圧計２２３により計測し、該計測結果に基づいてゲート
−ソース・ドレイン間容量Ｃｇｃとゲート電圧Ｖｇとの
関係を示す複数のＣｇｃ−Ｖｇ特性（図４参照）を求め
る。
ＯＳＦＥＴについて、ゲート−ソース・ドレイン間に可
変直流バイアス電圧源２２１、交流電圧源２２２により
直流バイアス電圧Ｖｇおよび交流電圧を印加し、ゲート
電圧としての前記直流バイアス電圧Ｖｇを変化させてゲ
ート−ソース・ドレイン間に流れる電流及びゲート−ソ
ース・ドレイン間に印加される電圧を電流計２２４、電
圧計２２３により計測し、該計測結果に基づいてゲート
−ソース・ドレイン間容量Ｃｇｃとゲート電圧Ｖｇとの
関係を示す複数のＣｇｃ−Ｖｇ特性（図４参照）を求め
る。
【００９０】更に前記複数のＣｇｃ−Ｖｇ特性において
ゲート−ソース・ドレイン間容量Ｃｇｃが飽和するゲー
ト電圧Ｖｇにおける各ゲート長Ｌｇに対するゲート−ソ
ース・ドレイン間容量Ｃｇｃを求めてプロットすること
によりＣｇｃ−Ｌｇ特性（この特性は図６に相当す
る。）を求める。
ゲート−ソース・ドレイン間容量Ｃｇｃが飽和するゲー
ト電圧Ｖｇにおける各ゲート長Ｌｇに対するゲート−ソ
ース・ドレイン間容量Ｃｇｃを求めてプロットすること
によりＣｇｃ−Ｌｇ特性（この特性は図６に相当す
る。）を求める。
【００９１】次にステップ６０６では、前記Ｃｇｃ−Ｌ
ｇ特性のＣｇｃ軸の切片よりゲートフリンジ容量２ＣFL
求め、ステップ６０８ではＭＯＳＦＥＴの基板に印加す
る直流バイアス電圧ＶSUBを変化させながらゲート電圧
ＶｇがＶｇ＝０におけるゲート−ソース・ドレイン間容
量ＣGSDを測定する。すなわち、ＭＯＳＦＥＴの容量測
定の対象となる領域のエネルギーバンドがフラットにな
るようにバイアス設定（Ｖｇ＝０）するようようにし、
直流バイアス電圧ＶSUBをソース・ドレインに対して順
方向に０．７Ｖから逆方向に−１．０Ｖ程度まで変化さ
せるものとする。
ｇ特性のＣｇｃ軸の切片よりゲートフリンジ容量２ＣFL
求め、ステップ６０８ではＭＯＳＦＥＴの基板に印加す
る直流バイアス電圧ＶSUBを変化させながらゲート電圧
ＶｇがＶｇ＝０におけるゲート−ソース・ドレイン間容
量ＣGSDを測定する。すなわち、ＭＯＳＦＥＴの容量測
定の対象となる領域のエネルギーバンドがフラットにな
るようにバイアス設定（Ｖｇ＝０）するようようにし、
直流バイアス電圧ＶSUBをソース・ドレインに対して順
方向に０．７Ｖから逆方向に−１．０Ｖ程度まで変化さ
せるものとする。
【００９２】更にステップ６１０では、シミュレーショ
ンにより基板−ソース・ドレイン間のビルトインポテン
シャルＶbiを求め、ステップ６１２で前記ゲート−ソー
ス・ドレイン間容量ＣGSDを√（Ｖbi−ＶSUB）に対して
プロットして図２６に示すＣGSD−√（Ｖbi−ＶSUB）特
性を求める。 ここでゲート−ソース・ドレイン間容量
ＣGSDは次式（５）、（６）により求まる。
ンにより基板−ソース・ドレイン間のビルトインポテン
シャルＶbiを求め、ステップ６１２で前記ゲート−ソー
ス・ドレイン間容量ＣGSDを√（Ｖbi−ＶSUB）に対して
プロットして図２６に示すＣGSD−√（Ｖbi−ＶSUB）特
性を求める。 ここでゲート−ソース・ドレイン間容量
ＣGSDは次式（５）、（６）により求まる。
【数５】 ＤSD（ＶSUB）＝ｋ‘√（Ｖbi−ＶSUB） （５）
【数６】 ＣGSD＝２ＣFB‘・（ＬSD−ＤSD（ＶSUB））・Ｗ＋２ＣSW’（ＶSUB）＋２ＣFL （６） 但し、図２５に示すようにＤSD は基板−ソース・ドレ
イン間に形成される空乏層の−ソース・ドレイン側の端
部と基板−ソース・ドレイン間に形成されるＰＮ接合の
境界との間の距離であり、ＤSD（Ｖ１）、ＤSD（Ｖ２）
はそれぞれ、ＶSUB＝Ｖ１、Ｖ２（Ｖ１＞Ｖ２）のとき
のＤSDを表している。またＬSDは、ゲートとソースまた
はドレインとなる拡散領域とのオーバーラップ領域にお
けるゲート長方向の長さであるオーバーラップ長であ
る。またＣsw'はゲート−ソース・ドレイン間の内部側面
容量であり、ＤSDが小さくなるにつれて、値は小さくな
りＤSD＝０の極限でＣsw'＝０となる。図２５に示すよ
うにソース・ドレイン−基板間に形成されるＰＮ接合が
順バイアスされる電圧が大きくなる程、基板−ソース・
ドレイン間に形成される空乏層の厚さは小さくなる。
イン間に形成される空乏層の−ソース・ドレイン側の端
部と基板−ソース・ドレイン間に形成されるＰＮ接合の
境界との間の距離であり、ＤSD（Ｖ１）、ＤSD（Ｖ２）
はそれぞれ、ＶSUB＝Ｖ１、Ｖ２（Ｖ１＞Ｖ２）のとき
のＤSDを表している。またＬSDは、ゲートとソースまた
はドレインとなる拡散領域とのオーバーラップ領域にお
けるゲート長方向の長さであるオーバーラップ長であ
る。またＣsw'はゲート−ソース・ドレイン間の内部側面
容量であり、ＤSDが小さくなるにつれて、値は小さくな
りＤSD＝０の極限でＣsw'＝０となる。図２５に示すよ
うにソース・ドレイン−基板間に形成されるＰＮ接合が
順バイアスされる電圧が大きくなる程、基板−ソース・
ドレイン間に形成される空乏層の厚さは小さくなる。
【００９３】そしてステップ６１４では、ステップ６１
２で求めたＣGSD−√（Ｖbi−ＶSUB）特性おけるゲート
−ソース・ドレイン間容量ＣGSDの最小値に基づいてゲ
ートとソースまたはドレインとなる拡散領域とのオーバ
ーラップ領域におけるゲート長方向の長さであるオーバ
ーラップ長ＬSDを求める。
２で求めたＣGSD−√（Ｖbi−ＶSUB）特性おけるゲート
−ソース・ドレイン間容量ＣGSDの最小値に基づいてゲ
ートとソースまたはドレインとなる拡散領域とのオーバ
ーラップ領域におけるゲート長方向の長さであるオーバ
ーラップ長ＬSDを求める。
【００９４】本実施の形態によれば、基板に印加する直
流バイアス電圧ＶSUBをＭＯＳＦＥＴがオン状態になる
限界まで順方向に追い込むようにして測定しているの
で、容量測定におけるソース・ドレイン−基板間に形成
される空乏層の影響を抑制でき、ソース・ドレイン−基
板間におけるＰＮ接合位置の評価精度の向上が図れる。
流バイアス電圧ＶSUBをＭＯＳＦＥＴがオン状態になる
限界まで順方向に追い込むようにして測定しているの
で、容量測定におけるソース・ドレイン−基板間に形成
される空乏層の影響を抑制でき、ソース・ドレイン−基
板間におけるＰＮ接合位置の評価精度の向上が図れる。
【００９５】またＭＯＳＦＥＴの容量測定の対象となる
領域のエネルギーバンドがフラットになるようにバイア
ス設定（Ｖｇ＝０Ｖ）するようにしたので、ソース・ド
レイン−基板間に形成される空乏層がＰＮ接合に平行な
形で分布し、ＰＮ接合位置決定に対する擾乱が少なくな
る。したがって、本実施の形態によれば、冶金学的接合
位置に近いオーバーラップ長を求めることができる。
領域のエネルギーバンドがフラットになるようにバイア
ス設定（Ｖｇ＝０Ｖ）するようにしたので、ソース・ド
レイン−基板間に形成される空乏層がＰＮ接合に平行な
形で分布し、ＰＮ接合位置決定に対する擾乱が少なくな
る。したがって、本実施の形態によれば、冶金学的接合
位置に近いオーバーラップ長を求めることができる。
【００９６】尚、半導体基板の表面部または該表面部の
ウェル内に形成されたゲート長の異なる複数のＭＯＳＦ
ＥＴについて、ゲート−ソース・ドレイン間に直流バイ
アス電圧Ｖｇおよび交流電圧を印加し、ゲート電圧とし
ての前記直流バイアス電圧Ｖｇを変化させてゲート−ソ
ース・ドレイン間に流れる電流を計測し、該計測結果に
基づいてゲート−ソース・ドレイン間容量Ｃｇｃとゲー
ト電圧Ｖｇとの関係を示す複数のＣｇｃ−Ｖｇ特性を求
める第１の処理と、前記複数のＣｇｃ−Ｖｇ特性におい
てゲート長Ｌｇに対する依存性が現れるゲート電圧Ｖｇ
の値Ｖｘを求め、かつ前記Ｃｇｃ−Ｖｇ特性からゲート
電圧値Ｖｘでのゲート−ソース・ドレイン間容量Ｃｇｃ
の値Ｃｘを求める第２の処理と、前記複数のＣｇｃ−Ｖ
ｇ特性においてゲート−ソース・ドレイン間容量Ｃｇｃ
が飽和するゲート電圧Ｖｇにおける各ゲート長Ｌｇに対
するゲート−ソース・ドレイン間容量Ｃｇｃを求めてプ
ロットすることによりＣｇｃ−Ｌｇ特性を求める第３の
処理と、前記第３の処理により求めたＣｇｃ−Ｌｇ特性
のＣｇｃ軸切片よりフリンジ容量Ｃｆを求める第４の処
理と、前記Ｃｇｃ−Ｌｇ特性においてＣｇｃ＝Ｃｘとな
る点からフリンジ容量Ｃｆに基づいてゲートとソースま
たはドレインとなる拡散領域とのオーバーラップ領域に
おけるゲート長方向の長さであるオーバーラップ長ΔＬ
及び前記オーバーラップ領域におけるゲートと前記拡散
領域との間で形成されるオーバーラップ容量Ｃｏｖを求
める第５の処理とを有することを特徴とするＭＯＳＦＥ
Ｔのオーバーラップ長・オーバーラップ容量測定方法を
コンピュータに実行させるためのプログラムをコンピュ
ータにより読み取り可能な記録媒体に記録するようにし
てもよい。
ウェル内に形成されたゲート長の異なる複数のＭＯＳＦ
ＥＴについて、ゲート−ソース・ドレイン間に直流バイ
アス電圧Ｖｇおよび交流電圧を印加し、ゲート電圧とし
ての前記直流バイアス電圧Ｖｇを変化させてゲート−ソ
ース・ドレイン間に流れる電流を計測し、該計測結果に
基づいてゲート−ソース・ドレイン間容量Ｃｇｃとゲー
ト電圧Ｖｇとの関係を示す複数のＣｇｃ−Ｖｇ特性を求
める第１の処理と、前記複数のＣｇｃ−Ｖｇ特性におい
てゲート長Ｌｇに対する依存性が現れるゲート電圧Ｖｇ
の値Ｖｘを求め、かつ前記Ｃｇｃ−Ｖｇ特性からゲート
電圧値Ｖｘでのゲート−ソース・ドレイン間容量Ｃｇｃ
の値Ｃｘを求める第２の処理と、前記複数のＣｇｃ−Ｖ
ｇ特性においてゲート−ソース・ドレイン間容量Ｃｇｃ
が飽和するゲート電圧Ｖｇにおける各ゲート長Ｌｇに対
するゲート−ソース・ドレイン間容量Ｃｇｃを求めてプ
ロットすることによりＣｇｃ−Ｌｇ特性を求める第３の
処理と、前記第３の処理により求めたＣｇｃ−Ｌｇ特性
のＣｇｃ軸切片よりフリンジ容量Ｃｆを求める第４の処
理と、前記Ｃｇｃ−Ｌｇ特性においてＣｇｃ＝Ｃｘとな
る点からフリンジ容量Ｃｆに基づいてゲートとソースま
たはドレインとなる拡散領域とのオーバーラップ領域に
おけるゲート長方向の長さであるオーバーラップ長ΔＬ
及び前記オーバーラップ領域におけるゲートと前記拡散
領域との間で形成されるオーバーラップ容量Ｃｏｖを求
める第５の処理とを有することを特徴とするＭＯＳＦＥ
Ｔのオーバーラップ長・オーバーラップ容量測定方法を
コンピュータに実行させるためのプログラムをコンピュ
ータにより読み取り可能な記録媒体に記録するようにし
てもよい。
【００９７】この記録媒体に記録されたプログラムをコ
ンピュータシステムに読み込ませ、実行させることによ
り、短チャネルＭＯＳＦＥＴにおいても、正確にオーバ
ーラップ長ΔＬを求めることができる。また同時にオー
バーラップ容量Ｃｏｖおよびフリンジ容量を求めること
ができる。
ンピュータシステムに読み込ませ、実行させることによ
り、短チャネルＭＯＳＦＥＴにおいても、正確にオーバ
ーラップ長ΔＬを求めることができる。また同時にオー
バーラップ容量Ｃｏｖおよびフリンジ容量を求めること
ができる。
【００９８】また前記第２の処理の代わりに、前記複数
のＣｇｃ−Ｖｇ特性において任意の２つのゲート長Ｌ
ｍ，Ｌｎ（ｍ≠ｎ）におけるゲート−ソース・ドレイン
間容量Ｃｇｃの差分をとり、その差分が最大値に対して
ある割合の値でのゲート電圧Ｖｇの値を前記複数のＣｇ
ｃ−Ｖｇ特性においてゲート長Ｌｇに対する依存性が現
れるゲート電圧値Ｖｘとし、かつ前記Ｃｇｃ−Ｖｇ特性
からゲート電圧値Ｖｘでのゲート−ソース・ドレイン間
容量Ｃｇｃの値Ｃｘを求める第６の処理を有することを
特徴とするＭＯＳＦＥＴのオーバーラップ長・オーバー
ラップ容量測定方法をコンピュータに実行させるための
プログラムをコンピュータにより読み取り可能な記録媒
体に記録するようにしてもよい。
のＣｇｃ−Ｖｇ特性において任意の２つのゲート長Ｌ
ｍ，Ｌｎ（ｍ≠ｎ）におけるゲート−ソース・ドレイン
間容量Ｃｇｃの差分をとり、その差分が最大値に対して
ある割合の値でのゲート電圧Ｖｇの値を前記複数のＣｇ
ｃ−Ｖｇ特性においてゲート長Ｌｇに対する依存性が現
れるゲート電圧値Ｖｘとし、かつ前記Ｃｇｃ−Ｖｇ特性
からゲート電圧値Ｖｘでのゲート−ソース・ドレイン間
容量Ｃｇｃの値Ｃｘを求める第６の処理を有することを
特徴とするＭＯＳＦＥＴのオーバーラップ長・オーバー
ラップ容量測定方法をコンピュータに実行させるための
プログラムをコンピュータにより読み取り可能な記録媒
体に記録するようにしてもよい。
【００９９】この記録媒体に記録されたプログラムをコ
ンピュータシステムに読み込ませ、実行させることによ
り、短チャネルＭＯＳＦＥＴにおいても、正確にオーバ
ーラップ長ΔＬを求めることができる。また同時にオー
バーラップ容量Ｃｏｖおよびフリンジ容量を求めること
ができる。
ンピュータシステムに読み込ませ、実行させることによ
り、短チャネルＭＯＳＦＥＴにおいても、正確にオーバ
ーラップ長ΔＬを求めることができる。また同時にオー
バーラップ容量Ｃｏｖおよびフリンジ容量を求めること
ができる。
【０１００】また、前記第２の処理の代わりに、第１の
処理で求めた前記複数のＣｇｃ−Ｖｇ特性においてゲー
ト−ソース・ドレイン間容量Ｃｇｃをゲート電圧Ｖｇで
微分した∂Ｃｇｃ／∂Ｖｇとゲート電圧Ｖｇとの関係を
示す複数の∂Ｃｇｃ／∂Ｖｇ−Ｖｇ特性を求める第７の
処理と、前記複数の∂Ｃｇｃ／∂Ｖｇ−Ｖｇ特性の立ち
上がり点を求めて前記複数の∂Ｃｇｃ／∂Ｖｇ−Ｖｇ特
性においてゲート長Ｌｇに対する依存性が現れるゲート
電圧Ｖｇの値をＶｘとし、かつ前記Ｃｇｃ−Ｖｇ特性か
らゲート電圧値Ｖｘでのゲート−ソース・ドレイン間容
量Ｃｇｃの値Ｃｘを求める第８の処理とを有することを
特徴とするＭＯＳＦＥＴのオーバーラップ長・オーバー
ラップ容量測定方法をコンピュータに実行させるための
プログラムをコンピュータにより読み取り可能な記録媒
体に記録するようにしてもよい。この記録媒体に記録さ
れたプログラムをコンピュータシステムに読み込ませ、
実行させることにより、短チャネルＭＯＳＦＥＴにおい
ても、正確にオーバーラップ長ΔＬを求めることができ
る。また同時にオーバーラップ容量Ｃｏｖおよびフリン
ジ容量を求めることができる。
処理で求めた前記複数のＣｇｃ−Ｖｇ特性においてゲー
ト−ソース・ドレイン間容量Ｃｇｃをゲート電圧Ｖｇで
微分した∂Ｃｇｃ／∂Ｖｇとゲート電圧Ｖｇとの関係を
示す複数の∂Ｃｇｃ／∂Ｖｇ−Ｖｇ特性を求める第７の
処理と、前記複数の∂Ｃｇｃ／∂Ｖｇ−Ｖｇ特性の立ち
上がり点を求めて前記複数の∂Ｃｇｃ／∂Ｖｇ−Ｖｇ特
性においてゲート長Ｌｇに対する依存性が現れるゲート
電圧Ｖｇの値をＶｘとし、かつ前記Ｃｇｃ−Ｖｇ特性か
らゲート電圧値Ｖｘでのゲート−ソース・ドレイン間容
量Ｃｇｃの値Ｃｘを求める第８の処理とを有することを
特徴とするＭＯＳＦＥＴのオーバーラップ長・オーバー
ラップ容量測定方法をコンピュータに実行させるための
プログラムをコンピュータにより読み取り可能な記録媒
体に記録するようにしてもよい。この記録媒体に記録さ
れたプログラムをコンピュータシステムに読み込ませ、
実行させることにより、短チャネルＭＯＳＦＥＴにおい
ても、正確にオーバーラップ長ΔＬを求めることができ
る。また同時にオーバーラップ容量Ｃｏｖおよびフリン
ジ容量を求めることができる。
【０１０１】前記第２の処理の代わりに、第１の処理で
求めたＣｇｃ−Ｖｇ特性のゲート−ソース・ドレイン間
容量Ｃｇｃをゲート電圧Ｖｇで微分し、かつ微分したゲ
ート−ソース・ドレイン間容量Ｃｇｃを更に、ゲート長
Ｌｇで微分した∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）とゲー
ト電圧Ｖｇとの関係を示す∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖ
ｇ）−Ｖｇ特性を求める第９の処理と、前記∂／∂Ｌｇ
（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性の立ち上がり点を求め
て前記複数のＣｇｃ−Ｖｇ特性においてゲート長Ｌｇに
対する依存性が現れるゲート電圧Ｖｇの値をＶｘとし、
かつ前記Ｃｇｃ−Ｖｇ特性からゲート電圧値Ｖｘでのゲ
ート−ソース・ドレイン間容量Ｃｇｃの値Ｃｘを求める
第１０の処理とを有することを特徴とするＭＯＳＦＥＴ
のオーバーラップ長・オーバーラップ容量測定方法をコ
ンピュータに実行させるためのプログラムをコンピュー
タにより読み取り可能な記録媒体に記録するようにして
もよい。
求めたＣｇｃ−Ｖｇ特性のゲート−ソース・ドレイン間
容量Ｃｇｃをゲート電圧Ｖｇで微分し、かつ微分したゲ
ート−ソース・ドレイン間容量Ｃｇｃを更に、ゲート長
Ｌｇで微分した∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）とゲー
ト電圧Ｖｇとの関係を示す∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖ
ｇ）−Ｖｇ特性を求める第９の処理と、前記∂／∂Ｌｇ
（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性の立ち上がり点を求め
て前記複数のＣｇｃ−Ｖｇ特性においてゲート長Ｌｇに
対する依存性が現れるゲート電圧Ｖｇの値をＶｘとし、
かつ前記Ｃｇｃ−Ｖｇ特性からゲート電圧値Ｖｘでのゲ
ート−ソース・ドレイン間容量Ｃｇｃの値Ｃｘを求める
第１０の処理とを有することを特徴とするＭＯＳＦＥＴ
のオーバーラップ長・オーバーラップ容量測定方法をコ
ンピュータに実行させるためのプログラムをコンピュー
タにより読み取り可能な記録媒体に記録するようにして
もよい。
【０１０２】この記録媒体に記録されたプログラムをコ
ンピュータシステムに読み込ませ、実行させることによ
り、短チャネルＭＯＳＦＥＴにおいても、正確にオーバ
ーラップ長ΔＬを求めることができる。また同時にオー
バーラップ容量Ｃｏｖおよびフリンジ容量を求めること
ができる。
ンピュータシステムに読み込ませ、実行させることによ
り、短チャネルＭＯＳＦＥＴにおいても、正確にオーバ
ーラップ長ΔＬを求めることができる。また同時にオー
バーラップ容量Ｃｏｖおよびフリンジ容量を求めること
ができる。
【０１０３】またＭＯＳ容量パターンのゲート電極と基
板間に印加される直流バイアス電圧Ｖｇと容量Ｃとの関
係を示すＣ−Ｖ特性を求め、該Ｃ−Ｖ特性より前記直流
バイアス電圧Ｖｇがフラットバンド電圧ＶFBに等しくな
る点におけるゲート電極の単位面積当たりのフラットバ
ンド容量ＣFBを求める第１の処理と、半導体基板の表面
部または該表面部のウェル内に形成された、オーバーラ
ップ長ＬSD及びゲート幅Ｗは一定であってゲート長Ｌｇ
の異なる複数のＭＯＳＦＥＴについて基板に直流バイア
ス電圧ＶSUBを印加し、かつゲート−ソース・ドレイン
間に直流バイアス電圧Ｖｇ、直流バイアス電圧ＶSUBお
よび交流電圧を印加すると共に、直流バイアス電圧ＶSU
Bを変化させながらＶｇ＝ＶSUB＋ＶFBにおけるゲート−
基板間容量ＣGSUBを測定する第２の処理と、シミュレー
ションにより基板−ソース・ドレイン間のビルトインポ
テンシャルＶbiを求める第３の処理と、前記ゲート−基
板間容量ＣGSUBを√（Ｖbi−ＶSUB）に対してプロット
して回帰直線を求め、該回帰直線におけるＣGSUB軸の切
片の値がＣFB・（Ｌｇ−２ＬSD）・Ｗであることからゲ
ートとソースまたはドレインとなる拡散領域とのオーバ
ーラップ領域におけるゲート長方向の長さであるオーバ
ーラップ長ＬSDを求める第４の処理とを有することを特
徴とするＭＯＳＦＥＴのオーバーラップ長測定方法をコ
ンピュータに実行させるためのプログラムをコンピュー
タにより読み取り可能な記録媒体に記録するようにして
もよい。
板間に印加される直流バイアス電圧Ｖｇと容量Ｃとの関
係を示すＣ−Ｖ特性を求め、該Ｃ−Ｖ特性より前記直流
バイアス電圧Ｖｇがフラットバンド電圧ＶFBに等しくな
る点におけるゲート電極の単位面積当たりのフラットバ
ンド容量ＣFBを求める第１の処理と、半導体基板の表面
部または該表面部のウェル内に形成された、オーバーラ
ップ長ＬSD及びゲート幅Ｗは一定であってゲート長Ｌｇ
の異なる複数のＭＯＳＦＥＴについて基板に直流バイア
ス電圧ＶSUBを印加し、かつゲート−ソース・ドレイン
間に直流バイアス電圧Ｖｇ、直流バイアス電圧ＶSUBお
よび交流電圧を印加すると共に、直流バイアス電圧ＶSU
Bを変化させながらＶｇ＝ＶSUB＋ＶFBにおけるゲート−
基板間容量ＣGSUBを測定する第２の処理と、シミュレー
ションにより基板−ソース・ドレイン間のビルトインポ
テンシャルＶbiを求める第３の処理と、前記ゲート−基
板間容量ＣGSUBを√（Ｖbi−ＶSUB）に対してプロット
して回帰直線を求め、該回帰直線におけるＣGSUB軸の切
片の値がＣFB・（Ｌｇ−２ＬSD）・Ｗであることからゲ
ートとソースまたはドレインとなる拡散領域とのオーバ
ーラップ領域におけるゲート長方向の長さであるオーバ
ーラップ長ＬSDを求める第４の処理とを有することを特
徴とするＭＯＳＦＥＴのオーバーラップ長測定方法をコ
ンピュータに実行させるためのプログラムをコンピュー
タにより読み取り可能な記録媒体に記録するようにして
もよい。
【０１０４】この記録媒体に記録されたプログラムをコ
ンピュータシステムに読み込ませ、実行させることによ
り、基板に印加する直流バイアス電圧ＶSUBをソース・
ドレインが順バイアスされる限界まで順方向に追い込む
ようにして測定し、データ処理することができ、この結
果、容量測定におけるソース・ドレイン−基板間に形成
される空乏層の影響を抑制でき、ソース・ドレイン−基
板間におけるＰＮ接合位置の評価精度の向上が図れる。
ンピュータシステムに読み込ませ、実行させることによ
り、基板に印加する直流バイアス電圧ＶSUBをソース・
ドレインが順バイアスされる限界まで順方向に追い込む
ようにして測定し、データ処理することができ、この結
果、容量測定におけるソース・ドレイン−基板間に形成
される空乏層の影響を抑制でき、ソース・ドレイン−基
板間におけるＰＮ接合位置の評価精度の向上が図れる。
【０１０５】またＭＯＳＦＥＴの容量測定の対象となる
領域のエネルギーバンドがフラットになるようにバイア
ス設定（Ｖｇ＝ＶSUB＋ＶFB）するようにしたので、ソ
ース・ドレイン−基板間に形成される空乏層がＰＮ接合
に平行な形で分布し、ＰＮ接合位置決定に対する擾乱が
少なくなる。したがって、冶金学的接合位置に近いオー
バーラップ長を求めることができる。
領域のエネルギーバンドがフラットになるようにバイア
ス設定（Ｖｇ＝ＶSUB＋ＶFB）するようにしたので、ソ
ース・ドレイン−基板間に形成される空乏層がＰＮ接合
に平行な形で分布し、ＰＮ接合位置決定に対する擾乱が
少なくなる。したがって、冶金学的接合位置に近いオー
バーラップ長を求めることができる。
【０１０６】また、拡散層上のＭＯＳ容量パターンのゲ
ート電極と拡散層間に印加される直流バイアス電圧Ｖｇ
と容量Ｃとの関係を示すＣ−Ｖ特性を求め、該Ｃ−Ｖ特
性より前記直流バイアス電圧Ｖｇがフラットバンド電圧
ＶFBに等しくなる点におけるゲート電極の単位面積当た
りの対拡散層フラットバンド容量ＣFB'を 求める第１の
処理と、半導体基板の表面部または該表面部のウェル内
に形成された、オーバーラップ長ＬSD及びゲート幅Ｗは
一定であってゲート長Ｌｇの異なる複数のＭＯＳＦＥＴ
について、ゲート−ソース・ドレイン間に直流バイアス
電圧Ｖｇおよび交流電圧を印加し、ゲート電圧としての
前記直流バイアス電圧Ｖｇを変化させてゲート−ソース
・ドレイン間に流れる電流を計測し、該計測結果に基づ
いてゲート−ソース・ドレイン間容量Ｃｇｃとゲート電
圧Ｖｇとの関係を示す複数のＣｇｃ−Ｖｇ特性を求める
第２の処理と、前記複数のＣｇｃ−Ｖｇ特性においてゲ
ート−ソース・ドレイン間容量Ｃｇｃが飽和するゲート
電圧Ｖｇにおける各ゲート長Ｌｇに対するゲート−ソー
ス・ドレイン間容量Ｃｇｃを求めてプロットすることに
よりＣｇｃ−Ｌｇ特性を求める第３の処理と、前記Ｃｇ
ｃ−Ｌｇ特性のＣｇｃ軸の切片より片側のゲートフリン
ジ容量ＣFLを求める第４の処理と、ＭＯＳＦＥＴの基板
に印加する直流バイアス電圧ＶSUBを変化させながらゲ
ート電圧ＶｇがＶｇ＝０におけるゲート−ソース・ドレ
イン間容量ＣGSDを測定する第５の処理と、シミュレー
ションにより基板−ソース・ドレイン間のビルトインポ
テンシャルＶbiを求める第６の処理と、前記ゲート−ソ
ース・ドレイン間容量ＣGSDを√（Ｖbi−ＶSUB）に対し
てプロットしてＣGSD−√（Ｖbi−ＶSUB）特性を求め、
該ＣGSD−√（Ｖbi−ＶSUB）特性におけるゲート−ソー
ス・ドレイン間容量ＣGSDの最小値がＣFB'・ＬSD・Ｗ＋
２ＣFLであることからゲートとソースまたはドレインと
なる拡散領域とのオーバーラップ領域におけるゲート長
方向の長さであるオーバーラップ長ＬSDを求める第７の
処理とを有することを特徴とするＭＯＳＦＥＴのオーバ
ーラップ長測定方法をコンピュータに実行させるための
プログラムをコンピュータにより読み取り可能な記録媒
体に記録するようにしてもよい。
ート電極と拡散層間に印加される直流バイアス電圧Ｖｇ
と容量Ｃとの関係を示すＣ−Ｖ特性を求め、該Ｃ−Ｖ特
性より前記直流バイアス電圧Ｖｇがフラットバンド電圧
ＶFBに等しくなる点におけるゲート電極の単位面積当た
りの対拡散層フラットバンド容量ＣFB'を 求める第１の
処理と、半導体基板の表面部または該表面部のウェル内
に形成された、オーバーラップ長ＬSD及びゲート幅Ｗは
一定であってゲート長Ｌｇの異なる複数のＭＯＳＦＥＴ
について、ゲート−ソース・ドレイン間に直流バイアス
電圧Ｖｇおよび交流電圧を印加し、ゲート電圧としての
前記直流バイアス電圧Ｖｇを変化させてゲート−ソース
・ドレイン間に流れる電流を計測し、該計測結果に基づ
いてゲート−ソース・ドレイン間容量Ｃｇｃとゲート電
圧Ｖｇとの関係を示す複数のＣｇｃ−Ｖｇ特性を求める
第２の処理と、前記複数のＣｇｃ−Ｖｇ特性においてゲ
ート−ソース・ドレイン間容量Ｃｇｃが飽和するゲート
電圧Ｖｇにおける各ゲート長Ｌｇに対するゲート−ソー
ス・ドレイン間容量Ｃｇｃを求めてプロットすることに
よりＣｇｃ−Ｌｇ特性を求める第３の処理と、前記Ｃｇ
ｃ−Ｌｇ特性のＣｇｃ軸の切片より片側のゲートフリン
ジ容量ＣFLを求める第４の処理と、ＭＯＳＦＥＴの基板
に印加する直流バイアス電圧ＶSUBを変化させながらゲ
ート電圧ＶｇがＶｇ＝０におけるゲート−ソース・ドレ
イン間容量ＣGSDを測定する第５の処理と、シミュレー
ションにより基板−ソース・ドレイン間のビルトインポ
テンシャルＶbiを求める第６の処理と、前記ゲート−ソ
ース・ドレイン間容量ＣGSDを√（Ｖbi−ＶSUB）に対し
てプロットしてＣGSD−√（Ｖbi−ＶSUB）特性を求め、
該ＣGSD−√（Ｖbi−ＶSUB）特性におけるゲート−ソー
ス・ドレイン間容量ＣGSDの最小値がＣFB'・ＬSD・Ｗ＋
２ＣFLであることからゲートとソースまたはドレインと
なる拡散領域とのオーバーラップ領域におけるゲート長
方向の長さであるオーバーラップ長ＬSDを求める第７の
処理とを有することを特徴とするＭＯＳＦＥＴのオーバ
ーラップ長測定方法をコンピュータに実行させるための
プログラムをコンピュータにより読み取り可能な記録媒
体に記録するようにしてもよい。
【０１０７】このプログラムをコンピュータシステムに
読み込ませ、実行させることにより、基板に印加する直
流バイアス電圧ＶSUBをＭＯＳＦＥＴがオン状態になる
限界まで順方向に追い込むようにして測定し、データ処
理することができ、この結果、容量測定におけるソース
・ドレイン−基板間に形成される空乏層の影響を抑制で
き、ソース・ドレイン−基板間におけるＰＮ接合位置の
評価精度の向上が図れる。
読み込ませ、実行させることにより、基板に印加する直
流バイアス電圧ＶSUBをＭＯＳＦＥＴがオン状態になる
限界まで順方向に追い込むようにして測定し、データ処
理することができ、この結果、容量測定におけるソース
・ドレイン−基板間に形成される空乏層の影響を抑制で
き、ソース・ドレイン−基板間におけるＰＮ接合位置の
評価精度の向上が図れる。
【０１０８】またＭＯＳＦＥＴの容量測定の対象となる
領域のエネルギーバンドがフラットになるようにバイア
ス設定（Ｖｇ＝０Ｖ）するようにしたので、ソース・ド
レイン−基板間に形成される空乏層がＰＮ接合に平行な
形で分布し、ＰＮ接合位置決定に対する擾乱が少なくな
る。したがって、冶金学的接合位置に近いオーバーラッ
プ長を求めることができる。
領域のエネルギーバンドがフラットになるようにバイア
ス設定（Ｖｇ＝０Ｖ）するようにしたので、ソース・ド
レイン−基板間に形成される空乏層がＰＮ接合に平行な
形で分布し、ＰＮ接合位置決定に対する擾乱が少なくな
る。したがって、冶金学的接合位置に近いオーバーラッ
プ長を求めることができる。
【０１０９】
【発明の効果】以上に説明したように、請求項１に記載
の発明によれば、オーバーラップ長ΔＬを求めるための
ゲート−ソース・ドレイン間容量容量Ｃｇｃの値Ｃｘの
探索を、複数のＣｇｃ−Ｖｇ特性においてゲート−ソー
ス・ドレイン間容量Ｃｇｃのゲート長Ｌｇに対する依存
性が現れる分岐点から求めるようにしたので、短チャネ
ルＭＯＳＦＥＴにおいても、正確にオーバーラップ長Δ
Ｌを求めることができる。また同時にオーバーラップ容
量Ｃｏｖおよびフリンジ容量を求めることができる。
の発明によれば、オーバーラップ長ΔＬを求めるための
ゲート−ソース・ドレイン間容量容量Ｃｇｃの値Ｃｘの
探索を、複数のＣｇｃ−Ｖｇ特性においてゲート−ソー
ス・ドレイン間容量Ｃｇｃのゲート長Ｌｇに対する依存
性が現れる分岐点から求めるようにしたので、短チャネ
ルＭＯＳＦＥＴにおいても、正確にオーバーラップ長Δ
Ｌを求めることができる。また同時にオーバーラップ容
量Ｃｏｖおよびフリンジ容量を求めることができる。
【０１１０】また請求項２乃至５に記載の発明によれ
ば、オーバーラップ長ΔＬを求めるためのゲート−ソー
ス・ドレイン間容量容量Ｃｇｃの値Ｃｘの探索を、複数
のＣｇｃ−Ｖｇ特性においてゲート−ソース・ドレイン
間容量Ｃｇｃのゲート長Ｌｇに対する依存性が現れる分
岐点から求めるようにしたので、短チャネルＭＯＳＦＥ
Ｔにおいても、正確にオーバーラップ長ΔＬを求めるこ
とができる。また同時にオーバーラップ容量Ｃｏｖおよ
びフリンジ容量を求めることができる。
ば、オーバーラップ長ΔＬを求めるためのゲート−ソー
ス・ドレイン間容量容量Ｃｇｃの値Ｃｘの探索を、複数
のＣｇｃ−Ｖｇ特性においてゲート−ソース・ドレイン
間容量Ｃｇｃのゲート長Ｌｇに対する依存性が現れる分
岐点から求めるようにしたので、短チャネルＭＯＳＦＥ
Ｔにおいても、正確にオーバーラップ長ΔＬを求めるこ
とができる。また同時にオーバーラップ容量Ｃｏｖおよ
びフリンジ容量を求めることができる。
【０１１１】また請求項６に記載の発明によれば、基板
に印加する直流バイアス電圧ＶSUBをソース・ドレイン
が順バイアスされる限界まで順方向に追い込むようにし
て測定しているので、容量測定におけるソース・ドレイ
ン−基板間に形成される空乏層の影響を抑制でき、ソー
ス・ドレイン−基板間のＰＮ接合位置における評価精度
の向上が図れる。
に印加する直流バイアス電圧ＶSUBをソース・ドレイン
が順バイアスされる限界まで順方向に追い込むようにし
て測定しているので、容量測定におけるソース・ドレイ
ン−基板間に形成される空乏層の影響を抑制でき、ソー
ス・ドレイン−基板間のＰＮ接合位置における評価精度
の向上が図れる。
【０１１２】またＭＯＳＦＥＴの容量測定の対象となる
領域のエネルギーバンドがフラットになるようにバイア
ス設定（Ｖｇ＝ＶSUB＋ＶFB）するようにしたので、ソ
ース・ドレイン−基板間に形成される空乏層がＰＮ接合
に平行な形で分布し、ＰＮ接合位置決定に対する擾乱が
少なくなる。したがって、冶金学的接合位置に近いオー
バーラップ長を求めることができる。
領域のエネルギーバンドがフラットになるようにバイア
ス設定（Ｖｇ＝ＶSUB＋ＶFB）するようにしたので、ソ
ース・ドレイン−基板間に形成される空乏層がＰＮ接合
に平行な形で分布し、ＰＮ接合位置決定に対する擾乱が
少なくなる。したがって、冶金学的接合位置に近いオー
バーラップ長を求めることができる。
【０１１３】また請求項７に記載の発明によれば、基板
に印加する直流バイアス電圧ＶSUBをＭＯＳＦＥＴがオ
ン状態になる限界まで順方向に追い込むようにして測定
しているので、容量測定におけるソース・ドレイン−基
板間に形成される空乏層の影響を抑制でき、ソース・ド
レイン−基板間におけるＰＮ接合位置の評価精度の向上
が図れる。
に印加する直流バイアス電圧ＶSUBをＭＯＳＦＥＴがオ
ン状態になる限界まで順方向に追い込むようにして測定
しているので、容量測定におけるソース・ドレイン−基
板間に形成される空乏層の影響を抑制でき、ソース・ド
レイン−基板間におけるＰＮ接合位置の評価精度の向上
が図れる。
【０１１４】またＭＯＳＦＥＴの容量測定の対象となる
領域のエネルギーバンドがフラットになるようにバイア
ス設定（Ｖｇ＝０Ｖ）するようにしたので、ソース・ド
レイン−基板間に形成される空乏層がＰＮ接合に平行な
形で分布し、ＰＮ接合位置決定に対する擾乱が少なくな
る。したがって、冶金学的接合位置に近いオーバーラッ
プ長を求めることができる。
領域のエネルギーバンドがフラットになるようにバイア
ス設定（Ｖｇ＝０Ｖ）するようにしたので、ソース・ド
レイン−基板間に形成される空乏層がＰＮ接合に平行な
形で分布し、ＰＮ接合位置決定に対する擾乱が少なくな
る。したがって、冶金学的接合位置に近いオーバーラッ
プ長を求めることができる。
【０１１５】また請求項８に記載の発明によれば、処理
手段により、オーバーラップ長ΔＬを求めるためのゲー
ト−ソース・ドレイン間容量容量Ｃｇｃの値Ｃｘの探索
を、複数のＣｇｃ−Ｖｇ特性においてゲート−ソース・
ドレイン間容量Ｃｇｃのゲート長Ｌｇに対する依存性が
現れる分岐点から求めるようにしたので、短チャネルＭ
ＯＳＦＥＴにおいても、正確にオーバーラップ長ΔＬを
求めることができる。また同時にオーバーラップ容量Ｃ
ｏｖおよびフリンジ容量を求めることができる。
手段により、オーバーラップ長ΔＬを求めるためのゲー
ト−ソース・ドレイン間容量容量Ｃｇｃの値Ｃｘの探索
を、複数のＣｇｃ−Ｖｇ特性においてゲート−ソース・
ドレイン間容量Ｃｇｃのゲート長Ｌｇに対する依存性が
現れる分岐点から求めるようにしたので、短チャネルＭ
ＯＳＦＥＴにおいても、正確にオーバーラップ長ΔＬを
求めることができる。また同時にオーバーラップ容量Ｃ
ｏｖおよびフリンジ容量を求めることができる。
【０１１６】請求項９乃至１２に記載の発明によれば、
処理手段により、オーバーラップ長ΔＬを求めるための
ゲート−ソース・ドレイン間容量容量Ｃｇｃの値Ｃｘの
探索を、複数のＣｇｃ−Ｖｇ特性においてゲート−ソー
ス・ドレイン間容量Ｃｇｃのゲート長Ｌｇに対する依存
性が現れる分岐点から求めるようにしたので、短チャネ
ルＭＯＳＦＥＴにおいても、正確にオーバーラップ長Δ
Ｌを求めることができる。また同時にオーバーラップ容
量Ｃｏｖおよびフリンジ容量を求めることができる。
処理手段により、オーバーラップ長ΔＬを求めるための
ゲート−ソース・ドレイン間容量容量Ｃｇｃの値Ｃｘの
探索を、複数のＣｇｃ−Ｖｇ特性においてゲート−ソー
ス・ドレイン間容量Ｃｇｃのゲート長Ｌｇに対する依存
性が現れる分岐点から求めるようにしたので、短チャネ
ルＭＯＳＦＥＴにおいても、正確にオーバーラップ長Δ
Ｌを求めることができる。また同時にオーバーラップ容
量Ｃｏｖおよびフリンジ容量を求めることができる。
【０１１７】請求項１３に記載の発明によれば、計測手
段及び処理手段により基板に印加する直流バイアス電圧
ＶSUBをソース・ドレインが順バイアスされる限界まで
順方向に追い込むようにして測定し、データ処理するこ
とによりオーバーラップ長を求めるようにしたので、容
量測定におけるソース・ドレイン−基板間に形成される
空乏層の影響を抑制でき、ソース・ドレイン−基板間の
ＰＮ接合位置における評価精度の向上が図れる。
段及び処理手段により基板に印加する直流バイアス電圧
ＶSUBをソース・ドレインが順バイアスされる限界まで
順方向に追い込むようにして測定し、データ処理するこ
とによりオーバーラップ長を求めるようにしたので、容
量測定におけるソース・ドレイン−基板間に形成される
空乏層の影響を抑制でき、ソース・ドレイン−基板間の
ＰＮ接合位置における評価精度の向上が図れる。
【０１１８】またＭＯＳＦＥＴの容量測定の対象となる
領域のエネルギーバンドがフラットになるようにバイア
ス設定（Ｖｇ＝ＶSUB＋ＶFB）するようにしたので、ソ
ース・ドレイン−基板間に形成される空乏層がＰＮ接合
に平行な形で分布し、ＰＮ接合位置決定に対する擾乱が
少なくなる。したがって、冶金学的接合位置に近いオー
バーラップ長を求めることができる。
領域のエネルギーバンドがフラットになるようにバイア
ス設定（Ｖｇ＝ＶSUB＋ＶFB）するようにしたので、ソ
ース・ドレイン−基板間に形成される空乏層がＰＮ接合
に平行な形で分布し、ＰＮ接合位置決定に対する擾乱が
少なくなる。したがって、冶金学的接合位置に近いオー
バーラップ長を求めることができる。
【０１１９】請求項１４に記載の発明によれば、計測手
段及び処理手段により基板に印加する直流バイアス電圧
ＶSUBをＭＯＳＦＥＴがオン状態になる限界まで順方向
に追い込むようにして測定し、データ処理することによ
りオーバーラップ長を求めるようにしているので、容量
測定におけるソース・ドレイン−基板間に形成される空
乏層の影響を抑制でき、ソース・ドレイン−基板間にお
けるＰＮ接合位置の評価精度の向上が図れる。
段及び処理手段により基板に印加する直流バイアス電圧
ＶSUBをＭＯＳＦＥＴがオン状態になる限界まで順方向
に追い込むようにして測定し、データ処理することによ
りオーバーラップ長を求めるようにしているので、容量
測定におけるソース・ドレイン−基板間に形成される空
乏層の影響を抑制でき、ソース・ドレイン−基板間にお
けるＰＮ接合位置の評価精度の向上が図れる。
【０１２０】またＭＯＳＦＥＴの容量測定の対象となる
領域のエネルギーバンドがフラットになるようにバイア
ス設定（Ｖｇ＝０Ｖ）するようにしたので、ソース・ド
レイン−基板間に形成される空乏層がＰＮ接合に平行な
形で分布し、ＰＮ接合位置決定に対する擾乱が少なくな
る。したがって、冶金学的接合位置に近いオーバーラッ
プ長を求めることができる。
領域のエネルギーバンドがフラットになるようにバイア
ス設定（Ｖｇ＝０Ｖ）するようにしたので、ソース・ド
レイン−基板間に形成される空乏層がＰＮ接合に平行な
形で分布し、ＰＮ接合位置決定に対する擾乱が少なくな
る。したがって、冶金学的接合位置に近いオーバーラッ
プ長を求めることができる。
【０１２１】請求項１５に記載の発明によれば、半導体
基板の表面部または該表面部のウェル内に形成されたゲ
ート長の異なる複数のＭＯＳＦＥＴについて、ゲート−
ソース・ドレイン間に直流バイアス電圧Ｖｇおよび交流
電圧を印加し、ゲート電圧としての前記直流バイアス電
圧Ｖｇを変化させてゲート−ソース・ドレイン間に流れ
る電流を計測し、該計測結果に基づいてゲート−ソース
・ドレイン間容量Ｃｇｃとゲート電圧Ｖｇとの関係を示
す複数のＣｇｃ−Ｖｇ特性を求める第１の処理と、前記
複数のＣｇｃ−Ｖｇ特性においてゲート長Ｌｇに対する
依存性が現れるゲート電圧Ｖｇの値Ｖｘを求め、かつ前
記Ｃｇｃ−Ｖｇ特性からゲート電圧値Ｖｘでのゲート−
ソース・ドレイン間容量Ｃｇｃの値Ｃｘを求める第２の
処理と、前記複数のＣｇｃ−Ｖｇ特性においてゲート−
ソース・ドレイン間容量Ｃｇｃが飽和するゲート電圧Ｖ
ｇにおける各ゲート長Ｌｇに対するゲート−ソース・ド
レイン間容量Ｃｇｃを求めてプロットすることによりＣ
ｇｃ−Ｌｇ特性を求める第３の処理と、前記第３の処理
により求めたＣｇｃ−Ｌｇ特性のＣｇｃ軸切片よりフリ
ンジ容量Ｃｆを求める第４の処理と、前記Ｃｇｃ−Ｌｇ
特性においてＣｇｃ＝Ｃｘとなる点からフリンジ容量Ｃ
ｆに基づいてゲートとソースまたはドレインとなる拡散
領域とのオーバーラップ領域におけるゲート長方向の長
さであるオーバーラップ長ΔＬ及び前記オーバーラップ
領域におけるゲートと前記拡散領域との間で形成される
オーバーラップ容量Ｃｏｖを求める第５の処理と、を有
することを特徴とするＭＯＳＦＥＴのオーバーラップ長
・オーバーラップ容量測定方法をコンピュータに実行さ
せるためのプログラムをコンピュータにより読み取り可
能な記録媒体に記録するようにしたので、このプログラ
ムをコンピュータシステムに読み込ませ、実行させるこ
とにより、短チャネルＭＯＳＦＥＴにおいても、正確に
オーバーラップ長ΔＬを求めることができる。また同時
にオーバーラップ容量Ｃｏｖおよびフリンジ容量を求め
ることができる。
基板の表面部または該表面部のウェル内に形成されたゲ
ート長の異なる複数のＭＯＳＦＥＴについて、ゲート−
ソース・ドレイン間に直流バイアス電圧Ｖｇおよび交流
電圧を印加し、ゲート電圧としての前記直流バイアス電
圧Ｖｇを変化させてゲート−ソース・ドレイン間に流れ
る電流を計測し、該計測結果に基づいてゲート−ソース
・ドレイン間容量Ｃｇｃとゲート電圧Ｖｇとの関係を示
す複数のＣｇｃ−Ｖｇ特性を求める第１の処理と、前記
複数のＣｇｃ−Ｖｇ特性においてゲート長Ｌｇに対する
依存性が現れるゲート電圧Ｖｇの値Ｖｘを求め、かつ前
記Ｃｇｃ−Ｖｇ特性からゲート電圧値Ｖｘでのゲート−
ソース・ドレイン間容量Ｃｇｃの値Ｃｘを求める第２の
処理と、前記複数のＣｇｃ−Ｖｇ特性においてゲート−
ソース・ドレイン間容量Ｃｇｃが飽和するゲート電圧Ｖ
ｇにおける各ゲート長Ｌｇに対するゲート−ソース・ド
レイン間容量Ｃｇｃを求めてプロットすることによりＣ
ｇｃ−Ｌｇ特性を求める第３の処理と、前記第３の処理
により求めたＣｇｃ−Ｌｇ特性のＣｇｃ軸切片よりフリ
ンジ容量Ｃｆを求める第４の処理と、前記Ｃｇｃ−Ｌｇ
特性においてＣｇｃ＝Ｃｘとなる点からフリンジ容量Ｃ
ｆに基づいてゲートとソースまたはドレインとなる拡散
領域とのオーバーラップ領域におけるゲート長方向の長
さであるオーバーラップ長ΔＬ及び前記オーバーラップ
領域におけるゲートと前記拡散領域との間で形成される
オーバーラップ容量Ｃｏｖを求める第５の処理と、を有
することを特徴とするＭＯＳＦＥＴのオーバーラップ長
・オーバーラップ容量測定方法をコンピュータに実行さ
せるためのプログラムをコンピュータにより読み取り可
能な記録媒体に記録するようにしたので、このプログラ
ムをコンピュータシステムに読み込ませ、実行させるこ
とにより、短チャネルＭＯＳＦＥＴにおいても、正確に
オーバーラップ長ΔＬを求めることができる。また同時
にオーバーラップ容量Ｃｏｖおよびフリンジ容量を求め
ることができる。
【０１２２】請求項１６に記載の発明によれば、前記第
２の処理の代わりに、前記複数のＣｇｃ−Ｖｇ特性にお
いて任意の２つのゲート長Ｌｍ，Ｌｎ（ｍ≠ｎ）におけ
るゲート−ソース・ドレイン間容量Ｃｇｃの差分をと
り、その差分が最大値に対してある割合の値でのゲート
電圧Ｖｇの値を前記複数のＣｇｃ−Ｖｇ特性においてゲ
ート長Ｌｇに対する依存性が現れるゲート電圧値Ｖｘと
し、かつ前記Ｃｇｃ−Ｖｇ特性からゲート電圧値Ｖｘで
のゲート−ソース・ドレイン間容量Ｃｇｃの値Ｃｘを求
める第６の処理を有することを特徴とする請求項１に記
載のＭＯＳＦＥＴのオーバーラップ長・オーバーラップ
容量測定方法をコンピュータに実行させるためのプログ
ラムをコンピュータにより読み取り可能な記録媒体に記
録するようにしたので、このプログラムをコンピュータ
システムに読み込ませ、実行させることにより、短チャ
ネルＭＯＳＦＥＴにおいても、正確にオーバーラップ長
ΔＬを求めることができる。また同時にオーバーラップ
容量Ｃｏｖおよびフリンジ容量を求めることができる。
２の処理の代わりに、前記複数のＣｇｃ−Ｖｇ特性にお
いて任意の２つのゲート長Ｌｍ，Ｌｎ（ｍ≠ｎ）におけ
るゲート−ソース・ドレイン間容量Ｃｇｃの差分をと
り、その差分が最大値に対してある割合の値でのゲート
電圧Ｖｇの値を前記複数のＣｇｃ−Ｖｇ特性においてゲ
ート長Ｌｇに対する依存性が現れるゲート電圧値Ｖｘと
し、かつ前記Ｃｇｃ−Ｖｇ特性からゲート電圧値Ｖｘで
のゲート−ソース・ドレイン間容量Ｃｇｃの値Ｃｘを求
める第６の処理を有することを特徴とする請求項１に記
載のＭＯＳＦＥＴのオーバーラップ長・オーバーラップ
容量測定方法をコンピュータに実行させるためのプログ
ラムをコンピュータにより読み取り可能な記録媒体に記
録するようにしたので、このプログラムをコンピュータ
システムに読み込ませ、実行させることにより、短チャ
ネルＭＯＳＦＥＴにおいても、正確にオーバーラップ長
ΔＬを求めることができる。また同時にオーバーラップ
容量Ｃｏｖおよびフリンジ容量を求めることができる。
【０１２３】請求項１７に記載の発明によれば、請求項
１７に記載の発明によれば、前記第２の処理の代わり
に、第１の処理で求めた前記複数のＣｇｃ−Ｖｇ特性に
おいてゲート−ソース・ドレイン間容量Ｃｇｃをゲート
電圧Ｖｇで微分した∂Ｃｇｃ／∂Ｖｇとゲート電圧Ｖｇ
との関係を示す複数の∂Ｃｇｃ／∂Ｖｇ−Ｖｇ特性を求
める第７の処理と、前記複数の∂Ｃｇｃ／∂Ｖｇ−Ｖｇ
特性の立ち上がり点を求めて前記複数の∂Ｃｇｃ／∂Ｖ
ｇ−Ｖｇ特性においてゲート長Ｌｇに対する依存性が現
れるゲート電圧Ｖｇの値をＶｘとし、かつ前記Ｃｇｃ−
Ｖｇ特性からゲート電圧値Ｖｘでのゲート−ソース・ド
レイン間容量Ｃｇｃの値Ｃｘを求める第８の処理とを有
することを特徴とする請求項１に記載のＭＯＳＦＥＴの
オーバーラップ長・オーバーラップ容量測定方法をコン
ピュータに実行させるためのプログラムをコンピュータ
により読み取り可能な記録媒体に記録するようにしたの
で、このプログラムをコンピュータシステムに読み込ま
せ、実行させることにより、短チャネルＭＯＳＦＥＴに
おいても、正確にオーバーラップ長ΔＬを求めることが
できる。また同時にオーバーラップ容量Ｃｏｖおよびフ
リンジ容量を求めることができる。
１７に記載の発明によれば、前記第２の処理の代わり
に、第１の処理で求めた前記複数のＣｇｃ−Ｖｇ特性に
おいてゲート−ソース・ドレイン間容量Ｃｇｃをゲート
電圧Ｖｇで微分した∂Ｃｇｃ／∂Ｖｇとゲート電圧Ｖｇ
との関係を示す複数の∂Ｃｇｃ／∂Ｖｇ−Ｖｇ特性を求
める第７の処理と、前記複数の∂Ｃｇｃ／∂Ｖｇ−Ｖｇ
特性の立ち上がり点を求めて前記複数の∂Ｃｇｃ／∂Ｖ
ｇ−Ｖｇ特性においてゲート長Ｌｇに対する依存性が現
れるゲート電圧Ｖｇの値をＶｘとし、かつ前記Ｃｇｃ−
Ｖｇ特性からゲート電圧値Ｖｘでのゲート−ソース・ド
レイン間容量Ｃｇｃの値Ｃｘを求める第８の処理とを有
することを特徴とする請求項１に記載のＭＯＳＦＥＴの
オーバーラップ長・オーバーラップ容量測定方法をコン
ピュータに実行させるためのプログラムをコンピュータ
により読み取り可能な記録媒体に記録するようにしたの
で、このプログラムをコンピュータシステムに読み込ま
せ、実行させることにより、短チャネルＭＯＳＦＥＴに
おいても、正確にオーバーラップ長ΔＬを求めることが
できる。また同時にオーバーラップ容量Ｃｏｖおよびフ
リンジ容量を求めることができる。
【０１２４】請求項１８に記載の発明によれば、前記第
２の処理の代わりに、第１の処理で求めたＣｇｃ−Ｖｇ
特性のゲート−ソース・ドレイン間容量Ｃｇｃをゲート
電圧Ｖｇで微分し、かつ微分したゲート−ソース・ドレ
イン間容量Ｃｇｃを更に、ゲート長Ｌｇで微分した∂／
∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）とゲート電圧Ｖｇとの関係
を示す∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性を求
める第９の処理と、前記∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖ
ｇ）−Ｖｇ特性の立ち上がり点を求めて前記複数のＣｇ
ｃ−Ｖｇ特性においてゲート長Ｌｇに対する依存性が現
れるゲート電圧Ｖｇの値をＶｘとし、かつ前記Ｃｇｃ−
Ｖｇ特性からゲート電圧値Ｖｘでのゲート−ソース・ド
レイン間容量Ｃｇｃの値Ｃｘを求める第１０の処理と、
を有することを特徴とする請求項１に記載のＭＯＳＦ
ＥＴのオーバーラップ長・オーバーラップ容量測定方法
をコンピュータに実行させるためのプログラムをコンピ
ュータにより読み取り可能な記録媒体に記録するように
したので、このプログラムをコンピュータシステムに読
み込ませ、実行させることにより、短チャネルＭＯＳＦ
ＥＴにおいても、正確にオーバーラップ長ΔＬを求める
ことができる。また同時にオーバーラップ容量Ｃｏｖお
よびフリンジ容量を求めることができる。
２の処理の代わりに、第１の処理で求めたＣｇｃ−Ｖｇ
特性のゲート−ソース・ドレイン間容量Ｃｇｃをゲート
電圧Ｖｇで微分し、かつ微分したゲート−ソース・ドレ
イン間容量Ｃｇｃを更に、ゲート長Ｌｇで微分した∂／
∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）とゲート電圧Ｖｇとの関係
を示す∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性を求
める第９の処理と、前記∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖ
ｇ）−Ｖｇ特性の立ち上がり点を求めて前記複数のＣｇ
ｃ−Ｖｇ特性においてゲート長Ｌｇに対する依存性が現
れるゲート電圧Ｖｇの値をＶｘとし、かつ前記Ｃｇｃ−
Ｖｇ特性からゲート電圧値Ｖｘでのゲート−ソース・ド
レイン間容量Ｃｇｃの値Ｃｘを求める第１０の処理と、
を有することを特徴とする請求項１に記載のＭＯＳＦ
ＥＴのオーバーラップ長・オーバーラップ容量測定方法
をコンピュータに実行させるためのプログラムをコンピ
ュータにより読み取り可能な記録媒体に記録するように
したので、このプログラムをコンピュータシステムに読
み込ませ、実行させることにより、短チャネルＭＯＳＦ
ＥＴにおいても、正確にオーバーラップ長ΔＬを求める
ことができる。また同時にオーバーラップ容量Ｃｏｖお
よびフリンジ容量を求めることができる。
【０１２５】請求項１９に記載の発明によれば、前記第
２の処理の代わりに、第１の処理で求めたＣｇｃ−Ｖｇ
特性のゲート−ソース・ドレイン間容量Ｃｇｃをゲート
電圧Ｖｇで微分し、かつ微分したゲート−ソース・ドレ
イン間容量Ｃｇｃを更に、ゲート長Ｌｇで微分した∂／
∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）とゲート電圧Ｖｇとの関係
を示す∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性を求
める第９の処理と、前記∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖ
ｇ）−Ｖｇ特性においてピークが生じるゲート電圧の値
Ｖｐと、前記∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特
性における半値幅をＶｗ、定数をｋ（1.0＜ｋ＜1.5）と
してＶｘ＝Ｖｐ−ｋ・Ｖｗとして求まるゲート電圧値Ｖ
ｘを前記複数のＣｇｃ−Ｖｇ特性においてゲート長Ｌｇ
に対する依存性が現れるゲート電圧値Ｖｘとし、かつ前
記Ｃｇｃ−Ｖｇ特性からゲート電圧値Ｖｘでのゲート−
ソース・ドレイン間容量Ｃｇｃの値Ｃｘを求める第１１
の処理とを有することを特徴とする請求項１に記載のＭ
ＯＳＦＥＴのオーバーラップ長・オーバーラップ容量測
定方法をコンピュータに実行させるためのプログラムを
コンピュータにより読み取り可能な記録媒体に記録する
ようにしたので、このプログラムをコンピュータシステ
ムに読み込ませ、実行させることにより、短チャネルＭ
ＯＳＦＥＴにおいても、正確にオーバーラップ長ΔＬを
求めることができる。また同時にオーバーラップ容量Ｃ
ｏｖおよびフリンジ容量を求めることができる。
２の処理の代わりに、第１の処理で求めたＣｇｃ−Ｖｇ
特性のゲート−ソース・ドレイン間容量Ｃｇｃをゲート
電圧Ｖｇで微分し、かつ微分したゲート−ソース・ドレ
イン間容量Ｃｇｃを更に、ゲート長Ｌｇで微分した∂／
∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）とゲート電圧Ｖｇとの関係
を示す∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性を求
める第９の処理と、前記∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖ
ｇ）−Ｖｇ特性においてピークが生じるゲート電圧の値
Ｖｐと、前記∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特
性における半値幅をＶｗ、定数をｋ（1.0＜ｋ＜1.5）と
してＶｘ＝Ｖｐ−ｋ・Ｖｗとして求まるゲート電圧値Ｖ
ｘを前記複数のＣｇｃ−Ｖｇ特性においてゲート長Ｌｇ
に対する依存性が現れるゲート電圧値Ｖｘとし、かつ前
記Ｃｇｃ−Ｖｇ特性からゲート電圧値Ｖｘでのゲート−
ソース・ドレイン間容量Ｃｇｃの値Ｃｘを求める第１１
の処理とを有することを特徴とする請求項１に記載のＭ
ＯＳＦＥＴのオーバーラップ長・オーバーラップ容量測
定方法をコンピュータに実行させるためのプログラムを
コンピュータにより読み取り可能な記録媒体に記録する
ようにしたので、このプログラムをコンピュータシステ
ムに読み込ませ、実行させることにより、短チャネルＭ
ＯＳＦＥＴにおいても、正確にオーバーラップ長ΔＬを
求めることができる。また同時にオーバーラップ容量Ｃ
ｏｖおよびフリンジ容量を求めることができる。
【０１２６】請求項２０に記載の発明によれば、ＭＯＳ
容量パターンのゲート電極と基板間に印加される直流バ
イアス電圧Ｖｇと容量Ｃとの関係を示すＣ−Ｖ特性を求
め、該Ｃ−Ｖ特性より前記直流バイアス電圧Ｖｇがフラ
ットバンド電圧ＶFBに等しくなる点におけるゲート電極
の単位面積当たりのフラットバンド容量ＣFBを求める第
１の処理と、半導体基板の表面部または該表面部のウェ
ル内に形成された、オーバーラップ長ＬSD及びゲート幅
Ｗは一定であってゲート長Ｌｇの異なる複数のＭＯＳＦ
ＥＴについて基板に直流バイアス電圧ＶSUBを印加し、
かつゲート−ソース・ドレイン間に直流バイアス電圧Ｖ
ｇ、直流バイアス電圧ＶSUBおよび交流電圧を印加する
と共に、直流バイアス電圧ＶSUBを変化させながらＶｇ
＝ＶSUB＋ＶFBにおけるゲート−基板間容量ＣGSUBを測
定する第２の処理と、シミュレーションにより基板−ソ
ース・ドレイン間のビルトインポテンシャルＶbiを求め
る第３の処理と、前記ゲート−基板間容量ＣGSUBを√
（Ｖbi−ＶSUB）に対してプロットして回帰直線を求
め、該回帰直線におけるＣGSUB軸の切片の値がＣFB・
（Ｌｇ−２ＬSD）・Ｗであることからゲートとソースま
たはドレインとなる拡散領域とのオーバーラップ領域に
おけるゲート長方向の長さであるオーバーラップ長ＬSD
を求める第４の処理とを有することを特徴とするＭＯＳ
ＦＥＴのオーバーラップ長測定方法をコンピュータに実
行させるためのプログラムをコンピュータにより読み取
り可能な記録媒体に記録するようにしたので、このプロ
グラムをコンピュータシステムに読み込ませ、実行させ
ることにより、基板に印加する直流バイアス電圧ＶSUB
をソース・ドレインが順バイアスされる限界まで順方向
に追い込むようにして測定し、データ処理することがで
き、この結果、容量測定におけるソース・ドレイン−基
板間に形成される空乏層の影響を抑制でき、ソース・ド
レイン−基板間におけるＰＮ接合位置の評価精度の向上
が図れる。
容量パターンのゲート電極と基板間に印加される直流バ
イアス電圧Ｖｇと容量Ｃとの関係を示すＣ−Ｖ特性を求
め、該Ｃ−Ｖ特性より前記直流バイアス電圧Ｖｇがフラ
ットバンド電圧ＶFBに等しくなる点におけるゲート電極
の単位面積当たりのフラットバンド容量ＣFBを求める第
１の処理と、半導体基板の表面部または該表面部のウェ
ル内に形成された、オーバーラップ長ＬSD及びゲート幅
Ｗは一定であってゲート長Ｌｇの異なる複数のＭＯＳＦ
ＥＴについて基板に直流バイアス電圧ＶSUBを印加し、
かつゲート−ソース・ドレイン間に直流バイアス電圧Ｖ
ｇ、直流バイアス電圧ＶSUBおよび交流電圧を印加する
と共に、直流バイアス電圧ＶSUBを変化させながらＶｇ
＝ＶSUB＋ＶFBにおけるゲート−基板間容量ＣGSUBを測
定する第２の処理と、シミュレーションにより基板−ソ
ース・ドレイン間のビルトインポテンシャルＶbiを求め
る第３の処理と、前記ゲート−基板間容量ＣGSUBを√
（Ｖbi−ＶSUB）に対してプロットして回帰直線を求
め、該回帰直線におけるＣGSUB軸の切片の値がＣFB・
（Ｌｇ−２ＬSD）・Ｗであることからゲートとソースま
たはドレインとなる拡散領域とのオーバーラップ領域に
おけるゲート長方向の長さであるオーバーラップ長ＬSD
を求める第４の処理とを有することを特徴とするＭＯＳ
ＦＥＴのオーバーラップ長測定方法をコンピュータに実
行させるためのプログラムをコンピュータにより読み取
り可能な記録媒体に記録するようにしたので、このプロ
グラムをコンピュータシステムに読み込ませ、実行させ
ることにより、基板に印加する直流バイアス電圧ＶSUB
をソース・ドレインが順バイアスされる限界まで順方向
に追い込むようにして測定し、データ処理することがで
き、この結果、容量測定におけるソース・ドレイン−基
板間に形成される空乏層の影響を抑制でき、ソース・ド
レイン−基板間におけるＰＮ接合位置の評価精度の向上
が図れる。
【０１２７】またＭＯＳＦＥＴの容量測定の対象となる
領域のエネルギーバンドがフラットになるようにバイア
ス設定（Ｖｇ＝ＶSUB＋ＶFB）するようにしたので、ソ
ース・ドレイン−基板間に形成される空乏層がＰＮ接合
に平行な形で分布し、ＰＮ接合位置決定に対する擾乱が
少なくなる。したがって、冶金学的接合位置に近いオー
バーラップ長を求めることができる。
領域のエネルギーバンドがフラットになるようにバイア
ス設定（Ｖｇ＝ＶSUB＋ＶFB）するようにしたので、ソ
ース・ドレイン−基板間に形成される空乏層がＰＮ接合
に平行な形で分布し、ＰＮ接合位置決定に対する擾乱が
少なくなる。したがって、冶金学的接合位置に近いオー
バーラップ長を求めることができる。
【０１２８】請求項２１に記載の発明によれば、拡散層
上のＭＯＳ容量パターンのゲート電極と拡散層間に印加
される直流バイアス電圧Ｖｇと容量Ｃとの関係を示すＣ
−Ｖ特性を求め、該Ｃ−Ｖ特性より前記直流バイアス電
圧Ｖｇがフラットバンド電圧ＶFBに等しくなる点におけ
るゲート電極の単位面積当たりの対拡散層フラットバン
ド容量ＣFB'を 求める第１の処理と、半導体基板の表面
部または該表面部のウェル内に形成された、オーバーラ
ップ長ＬSD及びゲート幅Ｗは一定であってゲート長Ｌｇ
の異なる複数のＭＯＳＦＥＴについて、ゲート−ソース
・ドレイン間に直流バイアス電圧Ｖｇおよび交流電圧を
印加し、ゲート電圧としての前記直流バイアス電圧Ｖｇ
を変化させてゲート−ソース・ドレイン間に流れる電流
を計測し、該計測結果に基づいてゲート−ソース・ドレ
イン間容量Ｃｇｃとゲート電圧Ｖｇとの関係を示す複数
のＣｇｃ−Ｖｇ特性を求める第２の処理と、前記複数の
Ｃｇｃ−Ｖｇ特性においてゲート−ソース・ドレイン間
容量Ｃｇｃが飽和するゲート電圧Ｖｇにおける各ゲート
長Ｌｇに対するゲート−ソース・ドレイン間容量Ｃｇｃ
を求めてプロットすることによりＣｇｃ−Ｌｇ特性を求
める第３の処理と、前記Ｃｇｃ−Ｌｇ特性のＣｇｃ軸の
切片より片側のゲートフリンジ容量ＣFLを求める第４の
処理と、ＭＯＳＦＥＴの基板に印加する直流バイアス電
圧ＶSUBを変化させながらゲート電圧ＶｇがＶｇ＝０に
おけるゲート−ソース・ドレイン間容量ＣGSDを測定す
る第５の処理と、シミュレーションにより基板−ソース
・ドレイン間のビルトインポテンシャルＶbiを求める第
６の処理と、前記ゲート−ソース・ドレイン間容量ＣGS
Dを√（Ｖbi−ＶSUB）に対してプロットしてＣGSD−√
（Ｖbi−ＶSUB）特性を求め、該ＣGSD−√（Ｖbi−ＶSU
B）特性におけるゲート−ソース・ドレイン間容量ＣGSD
の最小値がＣFB'・ＬSD・Ｗ＋２ＣFLであることからゲ
ートとソースまたはドレインとなる拡散領域とのオーバ
ーラップ領域におけるゲート長方向の長さであるオーバ
ーラップ長ＬSDを求める第７の処理とを有することを特
徴とするＭＯＳＦＥＴのオーバーラップ長測定方法をコ
ンピュータに実行させるためのプログラムをコンピュー
タにより読み取り可能な記録媒体に記録するようにした
ので、このプログラムをコンピュータシステムに読み込
ませ、実行させることにより、基板に印加する直流バイ
アス電圧ＶSUBをＭＯＳＦＥＴがオン状態になる限界ま
で順方向に追い込むようにして測定し、データ処理する
ことができ、この結果、容量測定におけるソース・ドレ
イン−基板間に形成される空乏層の影響を抑制でき、ソ
ース・ドレイン−基板間におけるＰＮ接合位置の評価精
度の向上が図れる。
上のＭＯＳ容量パターンのゲート電極と拡散層間に印加
される直流バイアス電圧Ｖｇと容量Ｃとの関係を示すＣ
−Ｖ特性を求め、該Ｃ−Ｖ特性より前記直流バイアス電
圧Ｖｇがフラットバンド電圧ＶFBに等しくなる点におけ
るゲート電極の単位面積当たりの対拡散層フラットバン
ド容量ＣFB'を 求める第１の処理と、半導体基板の表面
部または該表面部のウェル内に形成された、オーバーラ
ップ長ＬSD及びゲート幅Ｗは一定であってゲート長Ｌｇ
の異なる複数のＭＯＳＦＥＴについて、ゲート−ソース
・ドレイン間に直流バイアス電圧Ｖｇおよび交流電圧を
印加し、ゲート電圧としての前記直流バイアス電圧Ｖｇ
を変化させてゲート−ソース・ドレイン間に流れる電流
を計測し、該計測結果に基づいてゲート−ソース・ドレ
イン間容量Ｃｇｃとゲート電圧Ｖｇとの関係を示す複数
のＣｇｃ−Ｖｇ特性を求める第２の処理と、前記複数の
Ｃｇｃ−Ｖｇ特性においてゲート−ソース・ドレイン間
容量Ｃｇｃが飽和するゲート電圧Ｖｇにおける各ゲート
長Ｌｇに対するゲート−ソース・ドレイン間容量Ｃｇｃ
を求めてプロットすることによりＣｇｃ−Ｌｇ特性を求
める第３の処理と、前記Ｃｇｃ−Ｌｇ特性のＣｇｃ軸の
切片より片側のゲートフリンジ容量ＣFLを求める第４の
処理と、ＭＯＳＦＥＴの基板に印加する直流バイアス電
圧ＶSUBを変化させながらゲート電圧ＶｇがＶｇ＝０に
おけるゲート−ソース・ドレイン間容量ＣGSDを測定す
る第５の処理と、シミュレーションにより基板−ソース
・ドレイン間のビルトインポテンシャルＶbiを求める第
６の処理と、前記ゲート−ソース・ドレイン間容量ＣGS
Dを√（Ｖbi−ＶSUB）に対してプロットしてＣGSD−√
（Ｖbi−ＶSUB）特性を求め、該ＣGSD−√（Ｖbi−ＶSU
B）特性におけるゲート−ソース・ドレイン間容量ＣGSD
の最小値がＣFB'・ＬSD・Ｗ＋２ＣFLであることからゲ
ートとソースまたはドレインとなる拡散領域とのオーバ
ーラップ領域におけるゲート長方向の長さであるオーバ
ーラップ長ＬSDを求める第７の処理とを有することを特
徴とするＭＯＳＦＥＴのオーバーラップ長測定方法をコ
ンピュータに実行させるためのプログラムをコンピュー
タにより読み取り可能な記録媒体に記録するようにした
ので、このプログラムをコンピュータシステムに読み込
ませ、実行させることにより、基板に印加する直流バイ
アス電圧ＶSUBをＭＯＳＦＥＴがオン状態になる限界ま
で順方向に追い込むようにして測定し、データ処理する
ことができ、この結果、容量測定におけるソース・ドレ
イン−基板間に形成される空乏層の影響を抑制でき、ソ
ース・ドレイン−基板間におけるＰＮ接合位置の評価精
度の向上が図れる。
【０１２９】またＭＯＳＦＥＴの容量測定の対象となる
領域のエネルギーバンドがフラットになるようにバイア
ス設定（Ｖｇ＝０Ｖ）するようにしたので、ソース・ド
レイン−基板間に形成される空乏層がＰＮ接合に平行な
形で分布し、ＰＮ接合位置決定に対する擾乱が少なくな
る。したがって、冶金学的接合位置に近いオーバーラッ
プ長を求めることができる。
領域のエネルギーバンドがフラットになるようにバイア
ス設定（Ｖｇ＝０Ｖ）するようにしたので、ソース・ド
レイン−基板間に形成される空乏層がＰＮ接合に平行な
形で分布し、ＰＮ接合位置決定に対する擾乱が少なくな
る。したがって、冶金学的接合位置に近いオーバーラッ
プ長を求めることができる。
【図１】 本発明の第１の実施形態に係るＭＯＳＦＥＴ
のオーバーラップ長・オーバーラップ容量測定装置の電
気的構成を示すブロック図。
のオーバーラップ長・オーバーラップ容量測定装置の電
気的構成を示すブロック図。
【図２】 図１における電気計測装置の構成を示す回路
図。
図。
【図３】 図１におけるデータ処理装置の処理内容を示
すフローチャート。
すフローチャート。
【図４】 電気計測装置によるＭＯＳＦＥＴの各部の計
測結果に基づいて得られたゲート−ソース・ドレイン間
容量Ｃｇｃとゲート電圧Ｖｇとの関係を示すＣｇｃ−Ｖ
ｇ特性図。
測結果に基づいて得られたゲート−ソース・ドレイン間
容量Ｃｇｃとゲート電圧Ｖｇとの関係を示すＣｇｃ−Ｖ
ｇ特性図。
【図５】 Ｃｇｃ−Ｖｇ特性より求められたｄＣｇｃ／
ｄＶｇとゲート電圧Ｖｇとの関係を示すｄＣｇｃ／ｄＶ
ｇ−Ｖｇ特性図。
ｄＶｇとゲート電圧Ｖｇとの関係を示すｄＣｇｃ／ｄＶ
ｇ−Ｖｇ特性図。
【図６】 ＭＯＳＦＥＴのゲート長Ｌｇに対するゲート
−ソース・ドレイン容量Ｃｇｃの関係を示すＣｇｃ−Ｌ
ｇ特性図。
−ソース・ドレイン容量Ｃｇｃの関係を示すＣｇｃ−Ｌ
ｇ特性図。
【図７】 電気計測装置によるＭＯＳＦＥＴの各部の計
測結果に基づいて得られたゲート−ソース・ドレイン間
容量Ｃｇｃとゲート電圧Ｖｇとの関係を示すＣｇｃ−Ｖ
ｇ特性の実測図。
測結果に基づいて得られたゲート−ソース・ドレイン間
容量Ｃｇｃとゲート電圧Ｖｇとの関係を示すＣｇｃ−Ｖ
ｇ特性の実測図。
【図８】 図７に示すＣｇｃ−Ｖｇ特性の差分を示す特
性図。
性図。
【図９】 図７に示すＣｇｃ−Ｖｇ特性の微分特性を示
す図。
す図。
【図１０】 図７に示すＣｇｃ−Ｖｇ特性に基づいて得
られＭＯＳＦＥＴのゲート長Ｌｇに対するゲート−ソー
ス・ドレイン間容量Ｃｇｃの関係を示す特性図。
られＭＯＳＦＥＴのゲート長Ｌｇに対するゲート−ソー
ス・ドレイン間容量Ｃｇｃの関係を示す特性図。
【図１１】 本発明の第２の実施形態に係るＭＯＳＦＥ
Ｔのオーバーラップ長・オーバーラップ容量測定装置の
データ処理装置の処理内容を示すフローチャート。
Ｔのオーバーラップ長・オーバーラップ容量測定装置の
データ処理装置の処理内容を示すフローチャート。
【図１２】 図５に示すｄＣｇｃ／ｄＶｇ−Ｖｇ特性を
ゲート長Ｌｇで微分することにより得られる∂／∂Ｌｇ
（∂Ｃｇｃ／∂Ｖｇ）とゲート電圧Ｖｇとの関係を示す
∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性図。
ゲート長Ｌｇで微分することにより得られる∂／∂Ｌｇ
（∂Ｃｇｃ／∂Ｖｇ）とゲート電圧Ｖｇとの関係を示す
∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性図。
【図１３】 ＭＯＳＦＥＴのゲート長Ｌｇに対するゲー
ト−ソース・ドレイン間容量Ｃｇｃの関係を示すＣｇｃ
−Ｌｇ特性図。
ト−ソース・ドレイン間容量Ｃｇｃの関係を示すＣｇｃ
−Ｌｇ特性図。
【図１４】 電気計測装置によるＭＯＳＦＥＴの各部の
計測結果に基づいて得られたゲート−ソース・ドレイン
間容量Ｃｇｃとゲート電圧Ｖｇとの関係を示すＣｇｃ−
Ｖｇ特性の実測例を示す特性図。
計測結果に基づいて得られたゲート−ソース・ドレイン
間容量Ｃｇｃとゲート電圧Ｖｇとの関係を示すＣｇｃ−
Ｖｇ特性の実測例を示す特性図。
【図１５】 図１４に示すＣｇｃ−Ｖｇ特性から得られ
る∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）とゲート電圧Ｖｇと
の関係を示す∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特
性図。
る∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）とゲート電圧Ｖｇと
の関係を示す∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特
性図。
【図１６】 図１５に示す∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖ
ｇ）−Ｖｇ特性のうち、ゲート長が最大のＭＯＳＦＥＴ
の特性と、ゲート長が最小のＭＯＳＦＥＴの特性との差
分を示す特性を示す図。
ｇ）−Ｖｇ特性のうち、ゲート長が最大のＭＯＳＦＥＴ
の特性と、ゲート長が最小のＭＯＳＦＥＴの特性との差
分を示す特性を示す図。
【図１７】 図１４に示すＣｇｃ−Ｖｇ特性に基づいて
得られＭＯＳＦＥＴのゲート長Ｌｇに対するゲート−ソ
ース・ドレイン間容量Ｃｇｃの関係を示す特性図。
得られＭＯＳＦＥＴのゲート長Ｌｇに対するゲート−ソ
ース・ドレイン間容量Ｃｇｃの関係を示す特性図。
【図１８】 本発明の第３の実施の形態に係るオーバー
ラップ長測定装置における電気計測装置の構成を示す回
路図。
ラップ長測定装置における電気計測装置の構成を示す回
路図。
【図１９】 図１９（ａ）はＭＯＳキャパシタの構造を
示す説明図、図１９（ｂ）は拡散層上に形成されたＭＯ
Ｓキャパシタの構造を示す説明図。
示す説明図、図１９（ｂ）は拡散層上に形成されたＭＯ
Ｓキャパシタの構造を示す説明図。
【図２０】 本発明の第３の実施の形態に係るオーバー
ラップ長測定装置におけるデータ処理装置の処理内容を
示すフローチャート。
ラップ長測定装置におけるデータ処理装置の処理内容を
示すフローチャート。
【図２１】 ＭＯＳキャパシタのＣ−Ｖ特性を示す特性
図。
図。
【図２２】 本発明の第３の実施の形態に係るオーバー
ラップ長測定装置にによるオーバーラップ長計測時にお
けるＭＯＳＦＥＴのソース・ドレイン−基板間において
形成される空乏層の状態を示す説明図。
ラップ長測定装置にによるオーバーラップ長計測時にお
けるＭＯＳＦＥＴのソース・ドレイン−基板間において
形成される空乏層の状態を示す説明図。
【図２３】 本発明の第３の実施の形態に係るオーバー
ラップ長測定装置にによるオーバーラップ長計測時にお
けるＭＯＳＦＥＴのゲート−基板間容量ＣGSUBを√（Ｖ
bi−ＶSUB）に対してプロットした特性図。
ラップ長測定装置にによるオーバーラップ長計測時にお
けるＭＯＳＦＥＴのゲート−基板間容量ＣGSUBを√（Ｖ
bi−ＶSUB）に対してプロットした特性図。
【図２４】 本発明の第４の実施の形態に係るオーバー
ラップ長測定装置におけるデータ処理装置の処理内容を
示すフローチャート。
ラップ長測定装置におけるデータ処理装置の処理内容を
示すフローチャート。
【図２５】 本発明の第３の実施の形態に係るオーバー
ラップ長測定装置にによるオーバーラップ長計測時にお
けるＭＯＳＦＥＴのソース・ドレイン−基板間において
形成される空乏層の状態を示す説明図。
ラップ長測定装置にによるオーバーラップ長計測時にお
けるＭＯＳＦＥＴのソース・ドレイン−基板間において
形成される空乏層の状態を示す説明図。
【図２６】 本発明の第３の実施の形態に係るオーバー
ラップ長測定装置にによるオーバーラップ長計測時にお
けるＭＯＳＦＥＴのゲート−基板間容量ＣGSUBを√（Ｖ
bi−ＶSUB）に対してプロットした特性図。
ラップ長測定装置にによるオーバーラップ長計測時にお
けるＭＯＳＦＥＴのゲート−基板間容量ＣGSUBを√（Ｖ
bi−ＶSUB）に対してプロットした特性図。
【図２７】 従来のオーバーラップ長測定方法によりオ
ーバーラップ長を測定する際に用いられたデバイスの構
造を示す断面図。
ーバーラップ長を測定する際に用いられたデバイスの構
造を示す断面図。
【図２８】 図２７に示す各デバイスのゲート電圧に対
するゲート−基板間容量の測定結果を示す特性図。
するゲート−基板間容量の測定結果を示す特性図。
１ 被測定素子群 ２ 電気計測装置 ３ 入力装置 ４ 記録媒体 ５ データ処理装置 ６ 記憶装置 ７ 出力装置 ２１ 素子取付部 ２２ 計測部 ２２１ 可変直流バイアス電圧源 ２２２ 交流電圧源 ２２３ 電圧計 ２２４ 電流計 ２２５ 可変直流バイアス電圧源
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/00 Ｆターム(参考） 2G003 AA02 AB00 AB07 AH01 2G028 AA01 BB13 CG07 CG30 DH03 DH05 5F048 AB10 AC03 BA01 BB03
Claims (21)
- 【請求項１】 半導体基板の表面部または該表面部のウ
ェル内に形成されたゲート長の異なる複数のＭＯＳＦＥ
Ｔについて、ゲート−ソース・ドレイン間に直流バイア
ス電圧Ｖｇおよび交流電圧を印加し、ゲート電圧として
の前記直流バイアス電圧Ｖｇを変化させてゲート−ソー
ス・ドレイン間に流れる電流を計測し、該計測結果に基
づいてゲート−ソース・ドレイン間容量Ｃｇｃとゲート
電圧Ｖｇとの関係を示す複数のＣｇｃ−Ｖｇ特性を求め
る第１の処理と、 前記複数のＣｇｃ−Ｖｇ特性においてゲート長Ｌｇに対
する依存性が現れるゲート電圧Ｖｇの値Ｖｘを求め、か
つ前記Ｃｇｃ−Ｖｇ特性からゲート電圧値Ｖｘでのゲー
ト−ソース・ドレイン間容量Ｃｇｃの値Ｃｘを求める第
２の処理と、 前記複数のＣｇｃ−Ｖｇ特性においてゲート−ソース・
ドレイン間容量Ｃｇｃが飽和するゲート電圧Ｖｇにおけ
る各ゲート長Ｌｇに対するゲート−ソース・ドレイン間
容量Ｃｇｃを求めてプロットすることによりＣｇｃ−Ｌ
ｇ特性を求める第３の処理と、 前記第３の処理により求めたＣｇｃ−Ｌｇ特性のＣｇｃ
軸切片よりフリンジ容量Ｃｆを求める第４の処理と、 前記Ｃｇｃ−Ｌｇ特性においてＣｇｃ＝Ｃｘとなる点か
らフリンジ容量Ｃｆに基づいてゲートとソースまたはド
レインとなる拡散領域とのオーバーラップ領域における
ゲート長方向の長さであるオーバーラップ長ΔＬ及び前
記オーバーラップ領域におけるゲートと前記拡散領域と
の間で形成されるオーバーラップ容量Ｃｏｖを求める第
５の処理と、を有することを特徴とするＭＯＳＦＥＴの
オーバーラップ長・オーバーラップ容量測定方法。 - 【請求項２】 前記第２の処理の代わりに、前記複数の
Ｃｇｃ−Ｖｇ特性において任意の２つのゲート長Ｌｍ，
Ｌｎ（ｍ≠ｎ）におけるゲート−ソース・ドレイン間容
量Ｃｇｃの差分をとり、その差分が最大値に対してある
割合の値でのゲート電圧Ｖｇの値を前記複数のＣｇｃ−
Ｖｇ特性においてゲート長Ｌｇに対する依存性が現れる
ゲート電圧値Ｖｘとし、かつ前記Ｃｇｃ−Ｖｇ特性から
ゲート電圧値Ｖｘでのゲート−ソース・ドレイン間容量
Ｃｇｃの値Ｃｘを求める第６の処理、 を有することを特徴とする請求項１に記載のＭＯＳＦＥ
Ｔのオーバーラップ長・オーバーラップ容量測定方法。 - 【請求項３】 前記第２の処理の代わりに、第１の処理
で求めた前記複数のＣｇｃ−Ｖｇ特性においてゲート−
ソース・ドレイン間容量Ｃｇｃをゲート電圧Ｖｇで微分
した∂Ｃｇｃ／∂Ｖｇとゲート電圧Ｖｇとの関係を示す
複数の∂Ｃｇｃ／∂Ｖｇ−Ｖｇ特性を求める第７の処理
と、 前記複数の∂Ｃｇｃ／∂Ｖｇ−Ｖｇ特性の分岐点を求め
て前記複数の∂Ｃｇｃ／∂Ｖｇ−Ｖｇ特性においてゲー
ト長Ｌｇに対する依存性が現れるゲート電圧Ｖｇの値を
Ｖｘとし、かつ前記Ｃｇｃ−Ｖｇ特性からゲート電圧値
Ｖｘでのゲート−ソース・ドレイン間容量Ｃｇｃの値Ｃ
ｘを求める第８の処理と、 を有することを特徴とする請求項１に記載のＭＯＳＦＥ
Ｔのオーバーラップ長・オーバーラップ容量測定方法。 - 【請求項４】 前記第２の処理の代わりに、第１の処理
で求めたＣｇｃ−Ｖｇ特性のゲート−ソース・ドレイン
間容量Ｃｇｃをゲート電圧Ｖｇで微分し、かつ微分した
ゲート−ソース・ドレイン間容量Ｃｇｃを更に、ゲート
長Ｌｇで微分した∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）とゲ
ート電圧Ｖｇとの関係を示す∂／∂Ｌｇ（∂Ｃｇｃ／∂
Ｖｇ）−Ｖｇ特性を求める第９の処理と、 前記∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性の立ち
上がり点を求めて前記複数のＣｇｃ−Ｖｇ特性において
ゲート長Ｌｇに対する依存性が現れるゲート電圧Ｖｇの
値をＶｘとし、かつ前記Ｃｇｃ−Ｖｇ特性からゲート電
圧値Ｖｘでのゲート−ソース・ドレイン間容量Ｃｇｃの
値Ｃｘを求める第１０の処理と、を有することを特徴と
する請求項１に記載のＭＯＳＦＥＴのオーバーラップ長
・オーバーラップ容量測定方法。 - 【請求項５】 前記第２の処理の代わりに、第１の処理
で求めたＣｇｃ−Ｖｇ特性のゲート−ソース・ドレイン
間容量Ｃｇｃをゲート電圧Ｖｇで微分し、かつ微分した
ゲート−ソース・ドレイン間容量Ｃｇｃを更に、ゲート
長Ｌｇで微分した∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）とゲ
ート電圧Ｖｇとの関係を示す∂／∂Ｌｇ（∂Ｃｇｃ／∂
Ｖｇ）−Ｖｇ特性を求める第９の処理と、 前記∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性におい
てピークが生じるゲート電圧の値Ｖｐと、前記∂／∂Ｌ
ｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性における半値幅をＶ
ｗ、定数をｋ（1.0＜ｋ＜1.5）としてＶｘ＝Ｖｐ−ｋ・
Ｖｗとして求まるゲート電圧値Ｖｘを前記複数のＣｇｃ
−Ｖｇ特性においてゲート長Ｌｇに対する依存性が現れ
るゲート電圧値Ｖｘとし、かつ前記Ｃｇｃ−Ｖｇ特性か
らゲート電圧値Ｖｘでのゲート−ソース・ドレイン間容
量Ｃｇｃの値Ｃｘを求める第１１の処理と、 を有することを特徴とする請求項１に記載のＭＯＳＦＥ
Ｔのオーバーラップ長・オーバーラップ容量測定方法。 - 【請求項６】 ＭＯＳ容量パターンのゲート電極と基板
間に印加される直流バイアス電圧Ｖｇと容量Ｃとの関係
を示すＣ−Ｖ特性を求め、該Ｃ−Ｖ特性より前記直流バ
イアス電圧Ｖｇがフラットバンド電圧ＶFBに等しくなる
点におけるゲート電極の単位面積当たりのフラットバン
ド容量ＣFBを求める第１の処理と、 半導体基板の表面部または該表面部のウェル内に形成さ
れた、オーバーラップ長ＬSD及びゲート幅Ｗは一定であ
ってゲート長Ｌｇの異なる複数のＭＯＳＦＥＴについて
基板に直流バイアス電圧ＶSUBを印加し、かつゲート−
ソース・ドレイン間に直流バイアス電圧Ｖｇ、直流バイ
アス電圧ＶSUBおよび交流電圧を印加すると共に、直流
バイアス電圧ＶSUBを変化させながらＶｇ＝ＶSUB＋ＶFB
におけるゲート−基板間容量ＣGSUBを測定する第２の処
理と、 シミュレーションにより基板−ソース・ドレイン間のビ
ルトインポテンシャルＶbiを求める第３の処理と、 前記ゲート−基板間容量ＣGSUBを√（Ｖbi−ＶSUB）に
対してプロットして回帰直線を求め、該回帰直線におけ
るＣGSUB軸の切片の値がＣFB・（Ｌｇ−２ＬSD）・Ｗで
あることからゲートとソースまたはドレインとなる拡散
領域とのオーバーラップ領域におけるゲート長方向の長
さであるオーバーラップ長ＬSDを求める第４の処理と、 を有することを特徴とするＭＯＳＦＥＴのオーバーラッ
プ長測定方法。 - 【請求項７】 拡散層上のＭＯＳ容量パターンのゲート
電極と拡散層間に印加される直流バイアス電圧Ｖｇと容
量Ｃとの関係を示すＣ−Ｖ特性を求め、該Ｃ−Ｖ特性よ
り前記直流バイアス電圧Ｖｇがフラットバンド電圧ＶFB
に等しくなる点におけるゲート電極の単位面積当たりの
対拡散層フラットバンド容量ＣFB'を求める第１の処理
と、 半導体基板の表面部または該表面部のウェル内に形成さ
れた、オーバーラップ長ＬSD及びゲート幅Ｗは一定であ
ってゲート長Ｌｇの異なる複数のＭＯＳＦＥＴについ
て、ゲート−ソース・ドレイン間に直流バイアス電圧Ｖ
ｇおよび交流電圧を印加し、ゲート電圧としての前記直
流バイアス電圧Ｖｇを変化させてゲート−ソース・ドレ
イン間に流れる電流を計測し、該計測結果に基づいてゲ
ート−ソース・ドレイン間容量Ｃｇｃとゲート電圧Ｖｇ
との関係を示す複数のＣｇｃ−Ｖｇ特性を求める第２の
処理と、 前記複数のＣｇｃ−Ｖｇ特性においてゲート−ソース・
ドレイン間容量Ｃｇｃが飽和するゲート電圧Ｖｇにおけ
る各ゲート長Ｌｇに対するゲート−ソース・ドレイン間
容量Ｃｇｃを求めてプロットすることによりＣｇｃ−Ｌ
ｇ特性を求める第３の処理と、 前記Ｃｇｃ−Ｌｇ特性のＣｇｃ軸の切片より片側のゲー
トフリンジ容量ＣFLを求める第４の処理と、 ＭＯＳＦＥＴの基板に印加する直流バイアス電圧ＶSUB
を変化させながらゲート電圧ＶｇがＶｇ＝０におけるゲ
ート−ソース・ドレイン間容量ＣGSDを測定する第５の
処理と シミュレーションにより基板−ソース・ドレイン間のビ
ルトインポテンシャルＶbiを求める第６の処理と、 前記ゲート−ソース・ドレイン間容量ＣGSDを√（Ｖbi
−ＶSUB）に対してプロットしてＣGSD−√（Ｖbi−ＶSU
B）特性を求め、該ＣGSD−√（Ｖbi−ＶSUB）特性にお
けるゲート−ソース・ドレイン間容量ＣGSDの最小値が
ＣFB'・ＬSD・Ｗ＋２ＣFLであることからゲートとソー
スまたはドレインとなる拡散領域とのオーバーラップ領
域におけるゲート長方向の長さであるオーバーラップ長
ＬSDを求める第７の処理と、 を有することを特徴とするＭＯＳＦＥＴのオーバーラッ
プ長測定方法。 - 【請求項８】 半導体基板の表面部または該表面部のウ
ェル内に形成されたゲート長の異なる複数のＭＯＳＦＥ
Ｔについて、ゲート−ソース・ドレイン間に直流バイア
ス電圧Ｖｇおよび交流電圧を印加し、ゲート電圧として
の前記直流バイアス電圧Ｖｇを変化させてゲート−ソー
ス・ドレイン間に流れる電流を計測する計測手段と、 前記計測手段の計測結果に基づいてゲート−ソース・ド
レイン間容量Ｃｇｃとゲート電圧Ｖｇとの関係を示す複
数のＣｇｃ−Ｖｇ特性を求める第１の処理と、前記複数
のＣｇｃ−Ｖｇ特性においてゲート長Ｌｇに対する依存
性が現れるゲート電圧Ｖｇの値Ｖｘを求め、かつ前記Ｃ
ｇｃ−Ｖｇ特性からゲート電圧値Ｖｘでのゲート−ソー
ス・ドレイン間容量Ｃｇｃの値Ｃｘを求める第２の処理
と、前記複数のＣｇｃ−Ｖｇ特性においてゲート−ソー
ス・ドレイン間容量Ｃｇｃが飽和するゲート電圧Ｖｇに
おける各ゲート長Ｌｇに対するゲート−ソース・ドレイ
ン間容量Ｃｇｃを求めてプロットすることによりＣｇｃ
−Ｌｇ特性を求める第３の処理と、前記第３の処理によ
り求めたＣｇｃ−Ｌｇ特性のＣｇｃ軸切片よりフリンジ
容量Ｃｆを求める第４の処理と、前記Ｃｇｃ−Ｌｇ特性
においてＣｇｃ＝Ｃｘとなる点からフリンジ容量Ｃｆに
基づいてゲートとソースまたはドレインとなる拡散領域
とのオーバーラップ領域におけるゲート長方向の長さで
あるオーバーラップ長ΔＬ及び前記オーバーラップ領域
におけるゲートと前記拡散領域との間で形成されるオー
バーラップ容量Ｃｏｖを求める第５の処理とを行う処理
手段と、を有することを特徴とするＭＯＳＦＥＴのオー
バーラップ長・オーバーラップ容量測定装置。 - 【請求項９】 前記処理手段は、前記第２の処理の代わ
りに、前記複数のＣｇｃ−Ｖｇ特性において任意の２つ
のゲート長Ｌｍ，Ｌｎ（ｍ≠ｎ）におけるゲート−ソー
ス・ドレイン間容量Ｃｇｃの差分をとり、その差分が最
大値に対してある割合の値でのゲート電圧Ｖｇの値を前
記複数のＣｇｃ−Ｖｇ特性においてゲート長Ｌｇに対す
る依存性が現れるゲート電圧値Ｖｘとし、かつ前記Ｃｇ
ｃ−Ｖｇ特性からゲート電圧値Ｖｘでのゲート−ソース
・ドレイン間容量Ｃｇｃの値Ｃｘを求める第６の処理を
行うことを特徴とする請求項８に記載のＭＯＳＦＥＴの
オーバーラップ長・オーバーラップ容量測定装置。 - 【請求項１０】 前記処理手段は、前記第２の処理の代
わりに、第１の処理で求めた前記複数のＣｇｃ−Ｖｇ特
性においてゲート−ソース・ドレイン間容量Ｃｇｃをゲ
ート電圧Ｖｇで微分した∂Ｃｇｃ／∂Ｖｇとゲート電圧
Ｖｇとの関係を示す複数の∂Ｃｇｃ／∂Ｖｇ−Ｖｇ特性
を求める第７の処理と、前記複数の∂Ｃｇｃ／∂Ｖｇ−
Ｖｇ特性の分岐点を求めて前記複数の∂Ｃｇｃ／∂Ｖｇ
−Ｖｇ特性においてゲート長Ｌｇに対する依存性が現れ
るゲート電圧Ｖｇの値をＶｘとし、かつ前記Ｃｇｃ−Ｖ
ｇ特性からゲート電圧値Ｖｘでのゲート−ソース・ドレ
イン間容量Ｃｇｃの値Ｃｘを求める第８の処理とを行う
ことを特徴とする請求項８に記載のＭＯＳＦＥＴのオー
バーラップ長・オーバーラップ容量測定装置。 - 【請求項１１】 前記処理手段は、前記第２の処理の代
わりに、第１の処理で求めたＣｇｃ−Ｖｇ特性のゲート
−ソース・ドレイン間容量Ｃｇｃをゲート電圧Ｖｇで微
分し、かつ微分したゲート−ソース・ドレイン間容量Ｃ
ｇｃを更に、ゲート長Ｌｇで微分した∂／∂Ｌｇ（∂Ｃ
ｇｃ／∂Ｖｇ）とゲート電圧Ｖｇとの関係を示す∂／∂
Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性を求める第９の処
理と、前記∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性
の立ち上がり点を求めて前記複数のＣｇｃ−Ｖｇ特性に
おいてゲート長Ｌｇに対する依存性が現れるゲート電圧
Ｖｇの値をＶｘとし、かつ前記Ｃｇｃ−Ｖｇ特性からゲ
ート電圧値Ｖｘでのゲート−ソース・ドレイン間容量Ｃ
ｇｃの値Ｃｘを求める第１０の処理とを行うことを特徴
とする請求項８に記載のＭＯＳＦＥＴのオーバーラップ
長・オーバーラップ容量測定装置。 - 【請求項１２】 前記処理手段は、前記第２の処理の代
わりに、第１の処理で求めたＣｇｃ−Ｖｇ特性のゲート
−ソース・ドレイン間容量Ｃｇｃをゲート電圧Ｖｇで微
分し、かつ微分したゲート−ソース・ドレイン間容量Ｃ
ｇｃを更に、ゲート長Ｌｇで微分した∂／∂Ｌｇ（∂Ｃ
ｇｃ／∂Ｖｇ）とゲート電圧Ｖｇとの関係を示す∂／∂
Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性を求める第９の処
理と、前記∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性
においてピークが生じるゲート電圧の値Ｖｐと、前記∂
／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性における半値
幅をＶｗ、定数をｋ（1.0＜ｋ＜1.5）としてＶｘ＝Ｖｐ
−ｋ・Ｖｗとして求まるゲート電圧値Ｖｘを前記複数の
Ｃｇｃ−Ｖｇ特性においてゲート長Ｌｇに対する依存性
が現れるゲート電圧値Ｖｘとし、かつ前記Ｃｇｃ−Ｖｇ
特性からゲート電圧値Ｖｘでのゲート−ソース・ドレイ
ン間容量Ｃｇｃの値Ｃｘを求める第１１の処理とを行う
ことを特徴とする請求項８に記載のＭＯＳＦＥＴのオー
バーラップ長・オーバーラップ容量測定装置。 - 【請求項１３】 ＭＯＳ容量パターンのＣ−Ｖ特性を測
定する際には、ＭＯＳ容量パターンのゲート電極と基板
間に交流電圧および直流バイアス電圧Ｖｇを印加し、Ｍ
ＯＳ容量パターンのゲート電極と基板間に流れる電流お
よび前記ゲート電極と基板との間に印加される電圧を計
測し、半導体基板の表面部または該表面部のウェル内に
形成されたゲート長Ｌｇの異なる複数のＭＯＳＦＥＴに
ついてゲート−基板間容量ＣGSUBを測定する際には、基
板に直流バイアス電圧ＶSUBを印加し、かつゲート−ソ
ース・ドレイン間に直流バイアス電圧Ｖｇ、直流バイア
ス電圧ＶSUBおよび交流電圧を印加すると共に、直流バ
イアス電圧ＶSUBを変化させて前記複数のＭＯＳＦＥＴ
のゲート−基板間に流れる電流を計測する計測手段と、 前記計測手段の計測結果に基づいて、前記ＭＯＳ容量パ
ターンのゲート電極と基板間に印加される直流バイアス
電圧Ｖｇと容量Ｃとの関係を示すＣ−Ｖ特性を求め、該
Ｃ−Ｖ特性より前記直流バイアス電圧Ｖｇがフラットバ
ンド電圧ＶFBに等しくなる点におけるゲート電極の単位
面積当たりのフラットバンド容量ＣFBを求める第１の処
理と、前記半導体基板の表面部または該表面部のウェル
内に形成された、オーバーラップ長ＬSD及びゲート幅は
一定であってゲート長Ｌｇの異なる複数のＭＯＳＦＥＴ
について基板に直流バイアス電圧ＶSUBが印加され、か
つゲート−ソース・ドレイン間に直流バイアス電圧Ｖ
ｇ、直流バイアス電圧ＶSUBおよび交流電圧が印加され
ると共に、直流バイアス電圧ＶSUBを変化させた際に得
られたＶｇ＝ＶSUB＋ＶFBにおけるゲート−基板間に流
れる電流に基づいてゲート−基板間容量ＣGSUBを求める
第２の処理と、シミュレーションにより基板−ソース・
ドレイン間のビルトインポテンシャルＶbiを求める第３
の処理と、前記ゲート−基板間容量ＣGSUBを√（Ｖbi−
ＶSUB）に対してプロットして回帰直線を求め、該回帰
直線におけるＣGSUB軸の切片の値がＣFB・（Ｌｇ−２Ｌ
SD）・Ｗであることからゲートとソースまたはドレイン
となる拡散領域とのオーバーラップ領域におけるゲート
長方向の長さであるオーバーラップ長ＬSDを求める第４
の処理とを行う処理手段と、 を有することを特徴とするＭＯＳＦＥＴのオーバーラッ
プ長測定装置。 - 【請求項１４】 ＭＯＳ容量パターンのＣ−Ｖ特性を測
定する際には、拡散層上のＭＯＳ容量パターンのゲート
電極と拡散層間に交流電圧および直流バイアス電圧Ｖｇ
を印加し、ＭＯＳ容量パターンのゲート電極と拡散層間
に流れる電流および前記ゲート電極と拡散層との間に印
加される電圧を計測し、半導体基板の表面部または該表
面部のウェル内に形成されたゲート長Ｌｇの異なる複数
のＭＯＳＦＥＴについてゲート−ソース・ドレイン間容
量Ｃｇｃを測定する際には、ゲート−ソース・ドレイン
間に直流バイアス電圧Ｖｇおよび交流電圧を印加し、ゲ
ート電圧としての前記直流バイアス電圧Ｖｇもしくは基
板に印加する直流バイアス電圧ＶSUBを変化させてゲー
ト−ソース・ドレイン間に流れる電流を計測する計測手
段と、前記計測手段の計測結果に基づいて、前記ＭＯＳ
容量パターンのゲート電極と拡散層間に印加される直流
バイアス電圧Ｖｇと容量Ｃとの関係を示すＣ−Ｖ特性を
求め、該Ｃ−Ｖ特性より前記直流バイアス電圧Ｖｇがフ
ラットバンド電圧ＶFBに等しくなる点におけるゲート電
極の単位面積当たりの対拡散層フラットバンド容量ＣF
B'を求める第１の処理と、半導体基板の表面部または該
表面部のウェル内に形成された、オーバーラップ長ＬSD
及びゲート幅Ｗは一定であってゲート長Ｌｇの異なる複
数のＭＯＳＦＥＴについて、ゲート−ソース・ドレイン
間に直流バイアス電圧Ｖｇおよび交流電圧が印加され、
ゲート電圧としての前記直流バイアス電圧Ｖｇを変化さ
せた際に前記計測手段により計測されたゲート−ソース
・ドレイン間に流れる電流に基づいてゲート−ソース・
ドレイン間容量Ｃｇｃとゲート電圧Ｖｇとの関係を示す
複数のＣｇｃ−Ｖｇ特性を求める第２の処理と、前記複
数のＣｇｃ−Ｖｇ特性においてゲート−ソース・ドレイ
ン間容量Ｃｇｃが飽和するゲート電圧Ｖｇにおける各ゲ
ート長Ｌｇに対するゲート−ソース・ドレイン間容量Ｃ
ｇｃを求めてプロットすることによりＣｇｃ−Ｌｇ特性
を求める第３の処理と、前記Ｃｇｃ−Ｌｇ特性のＣｇｃ
軸の切片より片側のゲートフリンジ容量ＣFLを求める第
４の処理と、ＭＯＳＦＥＴの基板に印加する直流バイア
ス電圧ＶSUBを変化させながらゲート電圧ＶｇがＶｇ＝
０におけるゲート−ソース・ドレイン間容量ＣGSDを測
定する第５の処理と、シミュレーションにより基板−ソ
ース・ドレイン間のビルトインポテンシャルＶbiを求め
る第６の処理と、前記ゲート−ソース・ドレイン間容量
ＣGSDを√（Ｖbi−ＶSUB）に対してプロットしてＣGSD
−√（Ｖbi−ＶSUB）特性を求め、該ＣGSD−√（Ｖbi−
ＶSUB）特性におけるゲート−ソース・ドレイン間容量
ＣGSDの最小値がＣFB'・ＬSD・Ｗ＋２ＣFLであることか
らゲートとソースまたはドレインとなる拡散領域とのオ
ーバーラップ領域におけるゲート長方向の長さであるオ
ーバーラップ長ＬSDを求める第７の処理とを行う処理手
段と、を有することを特徴とするＭＯＳＦＥＴのオーバ
ーラップ長測定装置。 - 【請求項１５】 半導体基板の表面部または該表面部の
ウェル内に形成されたゲート長の異なる複数のＭＯＳＦ
ＥＴについて、ゲート−ソース・ドレイン間に直流バイ
アス電圧Ｖｇおよび交流電圧を印加し、ゲート電圧とし
ての前記直流バイアス電圧Ｖｇを変化させてゲート−ソ
ース・ドレイン間に流れる電流を計測し、該計測結果に
基づいてゲート−ソース・ドレイン間容量Ｃｇｃとゲー
ト電圧Ｖｇとの関係を示す複数のＣｇｃ−Ｖｇ特性を求
める第１の処理と、 前記複数のＣｇｃ−Ｖｇ特性においてゲート長Ｌｇに対
する依存性が現れるゲート電圧Ｖｇの値Ｖｘを求め、か
つ前記Ｃｇｃ−Ｖｇ特性からゲート電圧値Ｖｘでのゲー
ト−ソース・ドレイン間容量Ｃｇｃの値Ｃｘを求める第
２の処理と、前記複数のＣｇｃ−Ｖｇ特性においてゲー
ト−ソース・ドレイン間容量Ｃｇｃが飽和するゲート電
圧Ｖｇにおける各ゲート長Ｌｇに対するゲート−ソース
・ドレイン間容量Ｃｇｃを求めてプロットすることによ
りＣｇｃ−Ｌｇ特性を求める第３の処理と、 前記第３の処理により求めたＣｇｃ−Ｌｇ特性のＣｇｃ
軸切片よりフリンジ容量Ｃｆを求める第４の処理と、 前記Ｃｇｃ−Ｌｇ特性においてＣｇｃ＝Ｃｘとなる点か
らフリンジ容量Ｃｆに基づいてゲートとソースまたはド
レインとなる拡散領域とのオーバーラップ領域における
ゲート長方向の長さであるオーバーラップ長ΔＬ及び前
記オーバーラップ領域におけるゲートと前記拡散領域と
の間で形成されるオーバーラップ容量Ｃｏｖを求める第
５の処理と、を有することを特徴とするＭＯＳＦＥＴの
オーバーラップ長・オーバーラップ容量測定方法をコン
ピュータに実行させるためのプログラムを記録したコン
ピュータにより読み取り可能な記録媒体。 - 【請求項１６】 前記第２の処理の代わりに、前記複数
のＣｇｃ−Ｖｇ特性において任意の２つのゲート長Ｌ
ｍ，Ｌｎ（ｍ≠ｎ）におけるゲート−ソース・ドレイン
間容量Ｃｇｃの差分をとり、その差分が最大値に対して
ある割合の値でのゲート電圧Ｖｇの値を前記複数のＣｇ
ｃ−Ｖｇ特性においてゲート長Ｌｇに対する依存性が現
れるゲート電圧値Ｖｘとし、かつ前記Ｃｇｃ−Ｖｇ特性
からゲート電圧値Ｖｘでのゲート−ソース・ドレイン間
容量Ｃｇｃの値Ｃｘを求める第６の処理、 を有することを特徴とする請求項１に記載のＭＯＳＦＥ
Ｔのオーバーラップ長・オーバーラップ容量測定方法を
コンピュータに実行させるためのプログラムを記録した
コンピュータにより読み取り可能な記録媒体。 - 【請求項１７】 前記第２の処理の代わりに、第１の処
理で求めた前記複数のＣｇｃ−Ｖｇ特性においてゲート
−ソース・ドレイン間容量Ｃｇｃをゲート電圧Ｖｇで微
分した∂Ｃｇｃ／∂Ｖｇとゲート電圧Ｖｇとの関係を示
す複数の∂Ｃｇｃ／∂Ｖｇ−Ｖｇ特性を求める第７の処
理と、 前記複数の∂Ｃｇｃ／∂Ｖｇ−Ｖｇ特性の分岐点を求め
て前記複数の∂Ｃｇｃ／∂Ｖｇ−Ｖｇ特性においてゲー
ト長Ｌｇに対する依存性が現れるゲート電圧Ｖｇの値を
Ｖｘとし、かつ前記Ｃｇｃ−Ｖｇ特性からゲート電圧値
Ｖｘでのゲート−ソース・ドレイン間容量Ｃｇｃの値Ｃ
ｘを求める第８の処理と、 を有することを特徴とする請求項１に記載のＭＯＳＦＥ
Ｔのオーバーラップ長・オーバーラップ容量測定方法を
コンピュータに実行させるためのプログラムを記録した
コンピュータにより読み取り可能な記録媒体。 - 【請求項１８】 前記第２の処理の代わりに、第１の処
理で求めたＣｇｃ−Ｖｇ特性のゲート−ソース・ドレイ
ン間容量Ｃｇｃをゲート電圧Ｖｇで微分し、かつ微分し
たゲート−ソース・ドレイン間容量Ｃｇｃを更に、ゲー
ト長Ｌｇで微分した∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）と
ゲート電圧Ｖｇとの関係を示す∂／∂Ｌｇ（∂Ｃｇｃ／
∂Ｖｇ）−Ｖｇ特性を求める第９の処理と、 前記∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性の立ち
上がり点を求めて前記複数のＣｇｃ−Ｖｇ特性において
ゲート長Ｌｇに対する依存性が現れるゲート電圧Ｖｇの
値をＶｘとし、かつ前記Ｃｇｃ−Ｖｇ特性からゲート電
圧値Ｖｘでのゲート−ソース・ドレイン間容量Ｃｇｃの
値Ｃｘを求める第１０の処理と、 を有することを特徴とする請求項１に記載のＭＯＳＦＥ
Ｔのオーバーラップ長・オーバーラップ容量測定方法を
コンピュータに実行させるためのプログラムを記録した
コンピュータにより読み取り可能な記録媒体。 - 【請求項１９】 前記第２の処理の代わりに、第１の処
理で求めたＣｇｃ−Ｖｇ特性のゲート−ソース・ドレイ
ン間容量Ｃｇｃをゲート電圧Ｖｇで微分し、かつ微分し
たゲート−ソース・ドレイン間容量Ｃｇｃを更に、ゲー
ト長Ｌｇで微分した∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）と
ゲート電圧Ｖｇとの関係を示す∂／∂Ｌｇ（∂Ｃｇｃ／
∂Ｖｇ）−Ｖｇ特性を求める第９の処理と、 前記∂／∂Ｌｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性におい
てピークが生じるゲート電圧の値Ｖｐと、前記∂／∂Ｌ
ｇ（∂Ｃｇｃ／∂Ｖｇ）−Ｖｇ特性における半値幅をＶ
ｗ、定数をｋ（1.0＜ｋ＜1.5）としてＶｘ＝Ｖｐ−ｋ・
Ｖｗとして求まるゲート電圧値Ｖｘを前記複数のＣｇｃ
−Ｖｇ特性においてゲート長Ｌｇに対する依存性が現れ
るゲート電圧値Ｖｘとし、かつ前記Ｃｇｃ−Ｖｇ特性か
らゲート電圧値Ｖｘでのゲート−ソース・ドレイン間容
量Ｃｇｃの値Ｃｘを求める第１１の処理と、 を有することを特徴とする請求項１に記載のＭＯＳＦＥ
Ｔのオーバーラップ長・オーバーラップ容量測定方法を
コンピュータに実行させるためのプログラムを記録した
コンピュータにより読み取り可能な記録媒体。 - 【請求項２０】 ＭＯＳ容量パターンのゲート電極と基
板間に印加される直流バイアス電圧Ｖｇと容量Ｃとの関
係を示すＣ−Ｖ特性を求め、該Ｃ−Ｖ特性より前記直流
バイアス電圧Ｖｇがフラットバンド電圧ＶFBに等しくな
る点におけるゲート電極の単位面積当たりのフラットバ
ンド容量ＣFBを求める第１の処理と、 半導体基板の表面部または該表面部のウェル内に形成さ
れた、オーバーラップ長ＬSD及びゲート幅Ｗは一定であ
ってゲート長Ｌｇの異なる複数のＭＯＳＦＥＴについて
基板に直流バイアス電圧ＶSUBを印加し、かつゲート−
ソース・ドレイン間に直流バイアス電圧Ｖｇ、直流バイ
アス電圧ＶSUBおよび交流電圧を印加すると共に、直流
バイアス電圧ＶSUBを変化させながらＶｇ＝ＶSUB＋ＶFB
におけるゲート−基板間容量ＣGSUBを測定する第２の処
理と、 シミュレーションにより基板−ソース・ドレイン間のビ
ルトインポテンシャルＶbiを求める第３の処理と、 前記ゲート−基板間容量ＣGSUBを√（Ｖbi−ＶSUB）に
対してプロットして回帰直線を求め、該回帰直線におけ
るＣGSUB軸の切片の値がＣFB・（Ｌｇ−２ＬSD）・Ｗで
あることからゲートとソースまたはドレインとなる拡散
領域とのオーバーラップ領域におけるゲート長方向の長
さであるオーバーラップ長ＬSDを求める第４の処理と、 を有することを特徴とするＭＯＳＦＥＴのオーバーラッ
プ長測定方法をコンピュータに実行させるためのプログ
ラムを記録したコンピュータにより読み取り可能な記録
媒体。 - 【請求項２１】 拡散層上のＭＯＳ容量パターンのゲー
ト電極と拡散層間に印加される直流バイアス電圧Ｖｇと
容量Ｃとの関係を示すＣ−Ｖ特性を求め、該Ｃ−Ｖ特性
より前記直流バイアス電圧Ｖｇがフラットバンド電圧Ｖ
FBに等しくなる点におけるゲート電極の単位面積当たり
の対拡散層フラットバンド容量ＣFB'を 求める第１の処
理と、半導体基板の表面部または該表面部のウェル内に
形成された、オーバーラップ長ＬSD及びゲート幅Ｗは一
定であってゲート長Ｌｇの異なる複数のＭＯＳＦＥＴに
ついて、ゲート−ソース・ドレイン間に直流バイアス電
圧Ｖｇおよび交流電圧を印加し、ゲート電圧としての前
記直流バイアス電圧Ｖｇを変化させてゲート−ソース・
ドレイン間に流れる電流を計測し、該計測結果に基づい
てゲート−ソース・ドレイン間容量Ｃｇｃとゲート電圧
Ｖｇとの関係を示す複数のＣｇｃ−Ｖｇ特性を求める第
２の処理と、 前記複数のＣｇｃ−Ｖｇ特性においてゲート−ソース・
ドレイン間容量Ｃｇｃが飽和するゲート電圧Ｖｇにおけ
る各ゲート長Ｌｇに対するゲート−ソース・ドレイン間
容量Ｃｇｃを求めてプロットすることによりＣｇｃ−Ｌ
ｇ特性を求める第３の処理と、 前記Ｃｇｃ−Ｌｇ特性のＣｇｃ軸の切片より片側のゲー
トフリンジ容量ＣFLを求める第４の処理と、 ＭＯＳＦＥＴの基板に印加する直流バイアス電圧ＶSUB
を変化させながらゲート電圧ＶｇがＶｇ＝０におけるゲ
ート−ソース・ドレイン間容量ＣGSDを測定する第５の
処理とシミュレーションにより基板−ソース・ドレイン
間のビルトインポテンシャルＶbiを求める第６の処理
と、前記ゲート−ソース・ドレイン間容量ＣGSDを√
（Ｖbi−ＶSUB）に対してプロットしてＣGSD−√（Ｖbi
−ＶSUB）特性を求め、該ＣGSD−√（Ｖbi−ＶSUB）特
性におけるゲート−ソース・ドレイン間容量ＣGSDの最
小値がＣFB'・ＬSD・Ｗ＋２ＣFLであることからゲート
とソースまたはドレインとなる拡散領域とのオーバーラ
ップ領域におけるゲート長方向の長さであるオーバーラ
ップ長ＬSDを求める第７の処理と、を有することを特徴
とするＭＯＳＦＥＴのオーバーラップ長測定方法をコン
ピュータに実行させるためのプログラムを記録したコン
ピュータにより読み取り可能な記録媒体。
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